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Dokumentenidentifikation DE3920585A1 15.02.1990
Titel Verfahren zur Herstellung einer kathodenseitigen Emitterstruktur für ein MOS-gesteuertes Leistungshalbleiterbauelement
Anmelder Asea Brown Boveri AG, Baden, Aargau, CH
Erfinder Bauer, Friedhelm, Dr., Würenlingen, CH;
Blatter, Andreas, Oberrohrdorf, CH
Vertreter Rupprecht, K., Dipl.-Ing., Pat.-Anw., 6242 Kronberg
DE-Anmeldedatum 23.06.1989
DE-Aktenzeichen 3920585
Offenlegungstag 15.02.1990
Veröffentlichungstag im Patentblatt 15.02.1990
IPC-Hauptklasse H01L 21/334
Zusammenfassung Bei einem MOS-gesteuerten Leistungshalbleiter mit doppelt diffundierter Emitterstruktur werden die jeweils aus Zentralemitter (5) und Emitterperipherie (4) bestehenden Einzelemitter in einem selbstjustierenden Verfahren hergestellt, bei welchem die für die Diffusion notwendigen ersten und zweiten Fenster (20, 21) auseinander durch isotrope Vergrößerung hervorgehen.
Da nur ein photolithographischer Strukturierungsprozeß benötigt wird, lassen sich leicht die notwendigen engen Toleranzen in der Emitterstruktur erreichen.

Beschreibung[de]
Technisches Gebiet

Die vorliegende Erfindung bezieht sich auf das Gebiet der Leistungshalbleiter. Sie betrifft insbesondere ein Verfahren zur Herstellung einer kathodenseitigen Emitterstruktur aus einer Mehrzahl von Einzelemittern für ein MOS-gesteuertes Leistungshalbleiterbauelement vom Typ eines MOSFET, eines IGBT, oder eines MCT, wobei ein Einzelemitter jeweils ein zentrales, hochdotiertes Gebiet, den Zentralemitter, und eine laterale Erweiterung mit einer niedrigen Dotierung des gleichen Typs, die Emitterperipherie, umfaßt, bei welchem Verfahren zunächst durch ein erstes Fenster der Zentralemitter und anschließend durch ein größeres zweites Fenster die Emitterperipherie in ein Substrat eindiffundiert wird.

Ein solches Verfahren, das Standard-DMOS-Prozesse verwendet, ist zum Beispiel aus dem Artikel von B. J. Baliga et al., IEEE Electron Device Letters, Vol. EDL-5, No. 8 (1984), S. 323-325, bekannt. Stand der Technik

Eine wichtige Entwicklung in der Leistungselektronik der neueren Zeit betrifft die sogenannten MOS-gesteuerten Leistungshalbleiter. Zu dieser Klasse von Bauelementen zählen vertikale MOSFETs für den unteren Leistungsbereich, IGBTs (Insulated Gate Bipolar Transistors) für den mittleren Leistungsbereich sowie MOS-kontrollierte Thyristoren (MCTs = MOS Controlled Thyristors) für mittlere und höchste Leistungen.

Die drei genannten Bauelement-Typen besitzen eine ähnlich gestaltete, zellular aufgebaute Kathode (siehe Fig. 1A-C). Die kathodenseitige Emitterstruktur besteht dementsprechend aus einer Mehrzahl von Einzelemittern. Jeder Einzelemitter seinerseits umfaßt ein zentrales, hochdotiertes Gebiet, den Zentralemitter, und eine laterale Erweiterung mit einer niedrigen Dotierung des gleichen Typs, die Emitterperipherie.

Zur Herstellung dieser Emitterstruktur werden üblicherweise Standard-DMOS-Prozeßschritte benutzt. Die Herstellung erfolgt dabei in mehreren Schritten:

Zunächst werden durch eine erste strukturierte Maskierungsschicht (z. B. aus SiO2) die Zentralemitter (z. B. mittels einer Bor-Hochdosisimplantation) in das Halbleitersubstrat eingebracht. Die erste Maskierungsschicht wird anschließend entfernt.

Danach wird auf der kathodenseitigen Substratoberfläche als Gateisolator eine durchgehende Isolierschicht (z. B. durch Aufwachsen von SiO2) aufgebracht und darüber eine Polysiliziumschicht abgeschieden.

Diese Polysiliziumschicht wird in einem weiteren Schritt strukturiert und dient dann als zweite Maskierungsschicht bei der nachfolgenden Dotierung der Emitterperipherie.

Da die Emitterperipherie von der Fläche her geringfügig größer ist als der innerhalb dieser Fläche liegende Zentralemitter, müssen die entsprechenden Fenster in der zweiten Maskierungsschicht (Polysiliziumschicht) geringfügig größer ausfallen als die Fenster in der ersten Maskierungsschicht.

Da die beiden Maskierungsschichten jedoch unabhängig voneinander strukturiert werden, kommt es bei diesem herkömmlichen Verfahren zu unvermeidlichen Justierfehlern, die zu einer nicht zentrischen Anordnung von Zentralemitter und Emitterperipherie und damit zu einer Verschlechterung der elektrischen Eigenschaften des Bauelements führen.

Darstellung der Erfindung

Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur Herstellung solcher Emitterstrukturen anzugeben, welches die beschriebenen Justierfehler vermeidet.

Die Aufgabe wird bei einem Verfahren der eingangs genannten Art dadurch gelöst, daß das zweite Fenster nach dem Eindiffundieren des Zentralemitters durch eine laterale Erweiterung des ersten Fensters erzeugt wird.

Dieses erfindungsgemäße Vorgehen ermöglicht es, mit nur einem Lithographieschritt für die Maskenherstellung auszukommen, so daß die ineinanderliegenden Emittergebiete (Zentralemitter und Emitterperipherie) selbstjustierend hergestellt werden und damit Justierfehler sicher vermieden werden können.

Gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung ist das Verfahren dadurch gekennzeichnet, daß

  • (a) in eine Maskierungsschicht auf dem Substrat zunächst das zweite Fenster eingebracht wird;
  • (b) die Maskierungsschicht und das zweite Fenster anschließend ganzflächig mit einer Hilfsschicht überdeckt werden;
  • (c) dann die Hilfsschicht anisotrop abgetragen wird, wobei an den Rändern des zweiten Fensters Materialreste der Hilfsschicht in Form von Wandbelägen zurückbleiben, welche zusammen mit der Maskierungsschicht das erste Fenster bilden; und
  • (d) nach dem Eindiffundieren des Zentralemitters durch das erste Fenster die Wandbeläge isotrop abgetragen werden und auf diese Weise das zweite Fenster geöffnet wird.


Gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung ist das Verfahren dadurch gekennzeichnet, daß

  • (a) in eine Maskierungsschicht auf dem Substrat zunächst mittels einer darüberliegenden Ätzmaske das erste Fenster durch anisotropes Ätzen eingebracht wird; und
  • (b) nach dem Eindiffundieren des Zentralemitters das erste Fenster durch isotropes Unterätzen der Maskierungsschicht unter der Ätzmaske zum zweiten Fenster erweitert wird.


Weitere Ausführungsbeispiele der Erfindung ergeben sich aus den Unteransprüchen.

An dieser Stelle muß darauf hingewiesen werden, daß die hier vorgeschlagenen Verfahren zur Herstellung selbstjustierender Emitterstrukturen gegenüber den bekannten Verfahren keine Vereinfachung des Prozeßablaufs erlauben. Durch die Selbstjustierung werden aber erhebliche Verbesserungen von gewissen, sehr wichtigen Bauelementeigenschaften erreicht. Dies wird nachfolgend näher erläutert.

Sowohl für DMOSFETs als auch für IGBTs ist es ein wesentliches Kriterium, den Emitterbahnwiderstand unterhalb der Sourcegebiete (3 in Fig. 1A, B) zu eliminieren oder zumindest so klein wie möglich zu halten.

Für den IGBT besteht diese Forderung aus dem Grund, das unerwünschte Einrasten der parasitäten p-n-p-n-Struktur zu verhindern (sieh dazu: B. J. Baliga et al., IEEE Electron Dev. Lett., EDL-5, S. 323-325 (1984)). Nur unter der Voraussetzung der Einrast(Latch-up)-Immunität kann die vorteilhafte Steuerung dieses Leistungsbauelements über das MOS-Gate tatsächlich ausgenutzt werden.

Bei den DMOSFETs führen große Emitterbahnwiderstände zu einer Begrenzung der dV/dt-Stabilität oder, mit anderen Worten, zu einer unter dynamischen Bedingungen erheblich reduzierten Durchbruchspannung (siehe dazu: D. S. Kuo et al., IEEE Electron Dev. Lett., EDL-4, S. 1-2 (1983)).

Beim MCT schließlich kann eine Filamentbildung im Stromfluß zu einer empfindlichen Reduzierung der maximal abschaltbaren Stromdichten führen (siehe dazu: M. Stoisiek et al., Festkörperprobleme XXVI, S. 361 ff (1986). Es wird angenommen, daß diese Filamentbildung durch kleine Fluktuationen in den Abmessungen der individuellen Bauelementzellen ausgelöst wird. Eine Solche elektrisch wirksame Fluktuation kann auch durch die Justierfehler bei der Herstellung der Emitterstruktur nach dem bekannten Verfahren hervorgerufen werden.

Aus dieser kurzen Darstellung wird die Bedeutung der Minimierung des Emitterbahnwiderstandes sowie der Minimierung der Herstellungstoleranzen für diesen Widerstand ersichtlich.

Die exakt zentrische Anordnung von Zentralemitter und Emitterperipherie, wie sie mit dem erfindungsgemäßen Verfahren möglich ist, schließt die größte Quelle für Fertigungstoleranzen dieses Emitterbahnwiderstands, nämlich die im bekannten Verfahren unvermeidlichen Justierfehler, praktisch vollständig aus.

Der Vollständigkeit halber sei hier darauf hingewiesen, daß jeder Justierfehler bei der betrachteten Struktur sowohl mit einer Zunahme als auch mit einer Ausnahme des Emitterbahnwiderstandes in unterschiedlichen Bereichen der Einheitszelle verbunden ist.

Einrast-Immunität und dV/dt-Stabilität werden aber in jedem Fall durch den maximalen, im gesamten Bauelement vorkommenden Wert des Emitterbahnwiderstandes bestimmt.

Schließlich sollte noch angemerkt werden, daß der erfindungsgemäße Prozeß prinzipiell kleinere Werte des Emitterbahnwiderstandes ermöglicht als das bekannte Verfahren. Dieses Ergebnis ist typisch für die meisten selbstjustierenden Verfahren. Kurze Beschreibung der Zeichnung

Die Erfindung soll nun nachfolgend anhand von Ausführungsbeispielen im Zusammenhang mit der Zeichnung näher erläutert werden. Es zeigt

Fig. 1A im Schnitt die Einheitszelle eines bekannten DMOSFET;

Fig. 1B eine entsprechende Darstellung für die Einheitszelle eines bekannten IGBT;

Fig. 1C eine entsprechende Darstellung für die Einheitszelle eines bekannten MCT;

Fig. 2A, B die beiden Dotierungsschritte bei der Herstellung der Emitterstruktur im Verfahren nach dem Stand der Technik;

Fig. 3 schematisch die Fehljustierung beim Verfahren gemäß Fig. 2A, B;

Fig. 4A-E die verschiedenen Verfahrensschritte gemäß einem ersten Ausführungsbeispiel der Erfindung; und

Fig. 5A-E die verschiedenen Verfahrensschritte gemäß einem zweiten Ausführungsbeispiel der Erfindung.

Wege zur Ausführung der Erfindung

Wie bereits erwähnt, bezieht sich das erfindungsgemäße Verfahren auf eine kathodenseitige Emitterstruktur, wie sie mehreren Leistungshalbleiterbauelementen eigen ist, nämlich dem DMOSFET, dem IGBT und dem MCT.

Die Einheitszelle eines DMOSFET bekannter Art ist in Fig. 1A wiedergegeben. In einem Halbleitersubstrat 14 ist eine Schichtfolge aus einer stark n-dotierten Drainschicht 7, einer n-dotierten Epi-Schicht 6 und einer Emitterstruktur angeordnet, welche für die Einheitszelle aus einem stark p-dotierten Zentralemitter 5 und einer p-dotierten Emitterperipherie 4 besteht.

Auf der Oberseite des Halbleitersubstrats 14 sind im Bereich der Emitterstruktur lokal stark n-dotierte Sourcegebiete 3 eingelassen, welche die äußeren Bereich der Emitterperipherie 4 vom Zentrum der Emitterstruktur trennen. Diese äußeren Bereiche der Emitterperipherie 4 bilden die Kanalgebiete einer steuerbaren MOS-Struktur, die zusätzlich Gateelektroden 2 umfaßt, welche auf dem Halbleitersubstrat 14 angeordnet und von ihm durch eine Gateisolierung 1 elektrisch isoliert sind. Die Arbeitsweise eines solchen DMOSFET kann beispielsweise der Druckschrift von C. Hu et al., IEEE Trans. Electron Devices, Vol. ED- 31, No. 12, S. 1693-1700 (1984), entnommen werden.

Eine dem DMOSFET vergleichbare Emitterstruktur weist auch der IGBT (oder IGT) der Fig. 1B auf, der in dem bereits zitierten Artikel von B. J. Baliga et al. näher erläutert ist. Beim IGBT tritt an die Stelle der Epi-Schicht 6 eine n-dotierte Basisschicht 8, und an die Stelle der Drainschicht 7 eine stark p- dotierte Kollektorschicht 9.

Der in Fig. 1C dargestellte p-Kanal-MCT hat in seiner Emitterstruktur die gleiche geometrische Auslegung wie die Bauelemente aus den Fig. 1A und 1B. Unterschiedlich ist hier die komplementäre Dotierungsfolge sowie die Anordnung einer stark p-dotierten p-Emitterschicht 12, einer n-dotierten n-Basisschicht 11 und einer p-dotierten p-Basisschicht 10 im Halbleitersubstrat 14 (siehe dazu auch den Artikel von V. A. K. Temple, IEEE Trans. Electron Devices, Vol. ED-33, No. 10, S. 1609-1618 (1986)).

Allen drei Bauelementen gemeinsam ist die durch zwei aufeinanderfolgende Diffusionsschritte entstehende, den Zentralemitter 5 und die Emitterperipherie 4 umfassende Emitterstruktur.

Beim herkömmlichen Verfahren, wie es in den Fig. 2A und 2B erläutert ist, wird in einem ersten Diffusionsschritt durch ein erstes Fenster 20 in einer strukturierten Maskierungsschicht 13 der Zentralemitter 5 in das Halbleitersubstrat 14 eingebracht (Fig. 2A).

Die Maskierungsschicht 13 wird anschließend entfernt, das Halbleitersubstrat 14 mit einer Isolierschicht 16 ganzflächig bedeckt und über der Isolierschicht 16 eine Polysiliziumschicht 15 abgeschieden, bei deren Strukturierung dann ein zweites Fenster 21 geöffnet wird, welches geringfügig größer ist als das erste Fenster 20. Durch das zweite Fenster 21 hindurch wird dann in einem zweiten Diffusionsschritt die Emitterperipherie 4 in das Halbleitersubstrat 14 eindiffundiert (Fig. 2B).

Nachteilig ist bei diesem Verfahren, daß für die Öffnung der beiden Fenster 20 und 21 die zugehörigen Schichten 13 und 15 getrennt und nacheinander photolithographisch strukturiert werden. Beide photolithographischen Prozesse müssen nämlich aufeinander einjustiert werden, was zu unvermeidlichen Justierabweichungen D führt, die sich in einer mangelhaften Zentrierung von Zentralemitter 5 und Emitterperipherie 4 ausdrücken (Fig. 3). Da die Flächen der beiden Fenster nur wenig unterschiedlich sind, kommt gerade dieser Zentrierung im Hinblick auf die Eigenschaften des Bauelements eine besondere Bedeutung zu, wie bereits vorher erläutert worden ist.

Um derartige Justierabweichungen D zu vermeiden, wird mit der Erfindung ein selbstjustierendes Verfahren vorgeschlagen, welches mit nur einem photolithographischen Strukturierungsprozeß auskommt und das zweite, größere Fenster 21 direkt aus dem ersten Fenster 20 durch eine gleichmäßige Vergrößerung ableitet.

Ein erstes bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist in seinen wesentlichen Schritten in den Fig. 4A-4E dargestellt.

Zunächst wird hierbei das Halbleitersubstrat 14, welches bereits die übrige Schichtenfolge (6, 7 oder 8, 9 oder 10, 11, 12) enthält, ganzflächig mit der Isolierschicht 16 (vorzugsweise aus SiO2) und darüber mit einer Maskierungsschicht 22 (vorzugsweise aus Polysilizium) versehen (Fig. 4A).

Dann wird mit Hilfe eines einzigen photolithographischen Prozeßschritts in der Maskierungsschicht 22 das größere zweite Fenster 21 geöffnet (Fig. 4B). Hierzu kann jedes herkömmliche Strukturierungsverfahren verwendet werden.

Nach der Öffnung des zweiten Fensters 21 werden die Maskierungsschicht 22 und das zweite Fenster 21 ganzflächig mit einer Hilfsschicht 17 überdeckt (Fig. 4C). Diese Hilfsschicht 17 besteht gemäß einem bevorzugten Ausführungsbeispiel der Erfindung aus SiO2 und wird durch eine Niedrigtemperaturabscheidung aus der Gasphase erzeugt.

Gemäß einem zweiten bevorzugten Ausführungsbeispiel wird als Hilfsschicht 17 eine Schicht aus Polyimid verwendet, die vorteilhaft durch Aufschleudern (Spin-On) aufgebracht werden kann.

Im nächsten Verfahrensschritt wird die soeben aufgebrachte Hilfsschicht 17 wieder ganzflächig anisotrop abgeätzt. Bei dieser Art der Ätzung bleiben wegen der Dickenunterschiede an den Fensterkanten der Maskierungsschicht 22 Materialreste der Hilfsschicht 17 in Form von Wandbelägen 18 zurück (Fig. 4D).

Diese Wandbeläge 18 verkleinern die Fensteröffnung und bilden zusammen mit der übrigen Maskierungsschicht 22 das gewünschte erste Fenster 20. Durch das erste Fenster 20 kann nun in einem ersten Dotierungsschritt der Zentralemitter 5 in das Halbleitersubstrat 14 eindiffundiert werden (in Fig. 4D durch die senkrechten Pfeile angedeutet).

Nach dem ersten Dotierungsschritt werden die Wandbeläge 18 isotrop weggeätzt und damit das ursprüngliche zweite Fenster 21 freigelegt (Fig. 4E).

Obwohl im Falle einer Hilfsschicht 17 aus SiO2 naßchemische, isotrop angreifende Ätzmittel verfügbar sind, muß wegen der Gefahr des Unterätzens dem Bereich der Fensterkanten besondere Aufmerksamkeit geschenkt werden.

Unproblematischer gestaltet sich hier die Verwendung einer Hilfsschicht 17 aus Polyimid, da in diesem Fall die entsprechenden Wandbeläge 18 in einem O2-Plasma isotrop und ohne Angriff auf die Isolierschicht 16 weggeätzt werden können. Darüber hinaus bietet das für Polyimide geeignete Aufschleuderverfahren eine größere Flexibilität bei der Erzeugung definierter Abmessungen für die Wandbeläge 18.

In diesem Zusammenhang sei darauf hingewiesen, daß ähnliche Prozeßfolgen unter dem Stichwort "Sidewall Spacers" auch aus der Technologie höchstintegrierter MOS-Schaltkreise bekannt sind (siehe dazu: S. H. Dhong et al., J. Electrochem. Soc., Vol. 133, S. 389-396 (1986)).

Nach dem Freilegen des zweiten Fensters 21 kann schließlich in einem zweiten Dotierungsschritt die Emitterperipherie 4 in das Halbleitersubstrat 14 eindiffundiert werden (Fig. 4E, senkrechte Pfeile). Die aus Zentralemitter 5 und Emitterperipherie 4 bestehende Emitterstruktur ist damit fertiggestellt, so daß sich die weiteren üblichen Prozeßschritte zur Vollendung des Bauelements anschließen können.

Ein zweites bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens ergibt sich aus den Fig. 5A-5E. Ausgangspunkt ist hier wiederum (wie in Fig. 4A) das mit der Isolierschicht 16 und der Maskierungsschicht 22 ganzflächig bedeckte Halbleitersubstrat 14 (Fig. 5A).

In die Maskierungsschicht 22 (aus Polysilizium) wird nun mittels einer photolithographisch strukturierten Ätzmaske 19 aus Photolack durch anisotropes Ätzen das erste Fenster 20 eingebracht (Fig. 5B). Dies geschieht vorzugsweise in einer SF 6-Gasentladung, die mit einem Zusatz von CFC 13 versehen worden ist (siehe dazu: M. Mieth et al., J. Vac. Sci. Technol. A., Vol. 1, S. 629 ff (1983)).

Ohne Entfernen des Ätzmaske 19 wird dann in einem ersten Dotierungsschritt der Zentralemitter 5 in das Halbleitersubstrat 14 eindiffundiert (Fig. 5C) und anschließend durch isotropes Unterätzen (in einer SF 6-Entladung ohne Zusatz) die Maskierungsschicht 22 soweit abgetragen, daß das erste Fenster 20 zum zweiten Fenster 21 vergrößert wird (Fig. 5D).

Nach dem Entfernen der Ätzmaske 19 kann schließlich (entsprechend Fig. 4E) der zweite Dotierungsschritt zum Eindiffundieren der Emitterperipherie 4 durchgeführt werden (Fig. 5E).

Wie man an den Ausführungsbeispielen leicht erkennt, ist für die Herstellung der doppelt diffundierten Emitterstruktur nur ein photolithographischer Prozeßschritt erforderlich, während der Übergang vom ersten zum zweiten Fenster selbstjustierend durch eine einfache isotrope Vergrößerung vorgenommen wird. Damit steht ein Verfahren zur Verfügung, mit dem sicher die für ein einwandfreies Funktionieren der Bauelemente notwendigen engen Toleranzen in der Emitterstruktur erfüllt werden können.


Anspruch[de]
  1. 1. Verfahren zur Herstellung einer kathodenseitigen Emitterstruktur aus einer Mehrzahl von Einzelemittern für ein MOS-gesteuertes Leistungshalbleiterbauelement vom Typ eines MOSFET, eines IGBT, oder eines MCT, wobei ein Einzelemitter jeweils ein zentrales, hochdotiertes Gebiet, den Zentralemitter (5), und eine laterale Erweiterung mit einer niedrigen Dotierung des gleichen Typs, die Emitterperipherie (4), umfaßt, bei welchem Verfahren zunächst durch ein erstes Fenster (20) der Zentralemitter (5) und anschließend durch ein größeres zweites Fenster (21) die Emitterperipherie (4) in ein Substrat (14) eindiffundiert werden, dadurch gekennzeichnet, daß das zweite Fenster (21) nach dem Eindiffundieren des Zentralemitters (5) durch eine laterale Erweiterung des ersten Fensters (20) erzeugt wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
    1. (a) in eine Maskierungsschicht (22) auf dem Substrat (14) zunächst das zweite Fenster (21) eingebracht wird;
    2. (b) die Maskierungsschicht (22) und das zweite Fenster (21) anschließend ganzflächig mit einer Hilfsschicht (17) überdeckt werden;
    3. (c) dann die Hilfsschicht (17) anisotrop abgetragen wird, wobei an den Rändern des zweiten Fensters (21) Materialreste der Hilfsschicht (17) in Form von Wandbelägen (18) zurückbleiben, welche zusammen mit der Maskierungsschicht (22) das erste Fenster (20) bilden; und
    4. (d) nach dem Eindiffundieren des Zentralemitters (5) durch das erste Fenster (20) die Wandbeläge (18) isotrop abgetragen werden und auf diese Weise das zweite Fenster (21) geöffnet wird.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß als Maskierungsschicht (22) eine Schicht aus Polysilizium verwendet wird, die von dem Substrat (14) durch eine Isolierschicht (16) getrennt ist.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß als Hilfsschicht (17) eine Schicht aus Siliziumdioxid verwendet und durch Niedrigtemperaturabscheidung aus der Gasphase erzeugt wird.
  5. 5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß als Hilfsschicht (17) eine Schicht aus Polyimid verwendet und durch Aufschleudern auf das Substrat (14) aufgebracht wird.
  6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Wandbeläge (18) aus Polyimid in einem Sauerstoff-Plasma isotrop abgeätzt werden.
  7. 7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
    1. (a) in eine Maskierungsschicht (22) auf dem Substrat (14) zunächst mittels einer darüberliegenden Ätzmaske (19) das erste Fenster (20) durch anisotropes Ätzen eingebracht wird; und
    2. (b) nach dem Eindiffundieren des Zentralemitters (5) das erste Fenster (20) durch isotropes Unterätzen der Maskierungsschicht (22) unter der Ätzmaske (19) zum zweiten Fenster (21) erweitert wird.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß als Maskierungsschicht (22) eine Schicht aus Polysilizium verwendet wird, die von dem Substrat (14) durch eine Isolierschicht (16) getrennt ist.
  9. 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß als Ätzmaske (19) eine Schicht aus Photolack verwendet wird.
  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß
    1. (a) das anisotrope Ätzen in einer SF 6-Gasentladung mit einem Zusatz von CFC 13 vorgenommen wird; und
    2. (b) das isotrope Unterätzen in einer SF 6-Gasentladung ohne Zusatz erfolgt.






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