Die Erfindung wird nachstehend anhand der in der Zeichnung dargestellten Ausführungsbeispiele erläutert. Es zeigen:

Fig. 1 einen Pulswechselrichter mit Summenbeschaltung auf der Gleichspannungsseite und Kurzschlußinduktivitäten auf der Wechselspannungsseite,

Fig. 2 bis 6 den zeitlichen Verlauf von interessierenden Ansteuerimpulsen, der Eingangsgleichspannung, des Stromes über die Kurzschlußinduktivitäten und des Eingangsstromes jeweils bei üblicher Überstrom-Abschaltung,

Fig. 7 den prinzipiellen Aufbau einer selektiven Überstromschutzeinrichtung,

Fig. 8 bis 12 den zeitlichen Verlauf von interessierenden Ansteuerimpulsen, der Eingangsgleichspannung, des Stromes über die Kurzschlußinduktivitäten und des Eingangsstromes jeweils bei selektiver Überstrom-Abschaltung,

Fig. 13 eine Schaltung zur Ermittlung selektiver Abschaltsignale.

In Fig. 1 ist ein Pulswechselrichter mit Summenbeschaltung auf der Gleichspannungsseite und Kurzschlußinduktivitäten auf der Wechselspannungsseite dargestellt. Es ist ein Pulswechselrichter 1 mit mit dem positiven Gleichspannungsanschluß verbundenen Halbleiterschaltern U+, V+, W+ sowie mit mit dem negativen Gleichspannungsanschluß verbundenen Halbleiterschaltern U-, V-, W- zu erkennen, wobei im Beispiel IGBTs als Halbleiterschalter verwendet werden. Jedem der Halbleiterschalter U+, U-, V+, V-, W+, W- liegt eine Diode (Freilaufdiode) D1, D2, D3, D4, D5, D6 antiparallel.

Der Pulswechselrichter 1 liegt gleichspannungsseitig an einem Gleichspannungszwischenkreis mit einer zwischen beiden Gleichsspannungsanschlüssen angeordneten Zwischenkreiskapazität CZK. Die durch die Leitungen zwischen CZK und den Schaltern bedingte und unvermeidbare Induktivität der Hauptstromkreise ist mit LZK und der Eingangsstrom ist mit ILZK bezeichnet. Am positiven Gleichspannungsanschluß liegen ein Widerstand RB sowie eine Diode DB mit ihrer Anode. Die Diode DB und der Widerstand RB sind andererseits zusammengeschaltet und führen über einen Kondensator CB zum negativen Gleichspannungsanschluß (Reihenschaltung kann auch vertauscht werden). Die Bauelemente CG, DB und RB stellen eine Summenbeschaltung auf der Gleichspannungsseite zur Reduzierung von Überspannungen und somit zum Schutz der Halbleiterschalter dar. Die Induktivität dieser Summenbeschaltung ist mit LB bezeichnet. Die Eingangsgleichspannung über einem Zweigpaar U+/U- oder V+/V- oder W+/W- ist mit UZK bezeichnet.

Im Zuge der Wechselspannungsanschlüsse U, V, W des Pulswechselrichters 1 sind Kurzschlußinduktivitäten LKS1, LKS2, LKS3 angeordnet. Die Ströme über diese Kurzschlußinduktivitäten sind mit ILKS1, ILKS2, ILKS3 bezeichnet.

Für die nachfolgenden Betrachtungen wird angenommen, daß ein Kurzschluß KS zwischen U und V auftritt (überbrückte Ausgänge).

In den Fig. 2 bzw. 3 sind die zeitlichen Verläufe der Ansteuerimpulse SU+ bzw. SV- für die Halbleiterschalter U+ bzw. V-, in Fig. 4 ist der zeitliche Verlauf der Eingangsgleichspannung UZK, in Fig. 5 ist der zeitliche Verlauf der Ströme ILKS1=-ILKS2 über die Kurzschlußinduktivitäten LKS1 und LKS2 sowie in Fig. 6 ist der zeitliche Verlauf des Eingangsstromes ILZK jeweils bei üblicher Überstromabschaltung dargestellt.

Das Abschalten des Kurzschlußstromes über die Ausgangsphasen U, V hat z. B. folgenden zeitlichen Verlauf: Zum Zeitpunkt t1 (Kurzschluß beginnt) sind die beiden den Überstrom führenden Halbleiterschalter U+ und V- eingeschaltet, d. h. die Ansteuerimpulse SU+ und SV- weisen den Wert H (= High) auf. Folglich erreicht der vom positiven Gleichspannungsanschluß über U+, LKS1, LKS2, V- zum negativen Gleichspannungsanschluß fließende Kurzschlußstrom seinen maximalen Wert (siehe Ströme gemäß Fig. 5 und 6). Zum Zeitpunkt t2 wird der Halbleiterschalter U+ ausgeschaltet (SU+=L=Low). Nachfolgend verläuft ILZK, d. h. der Strom in der positiven Gleichspannungszuleitung, nach Null. Es ergibt sich ein Freilaufstrom über LKS1, LKS2, V- und D2 (siehe Strom gemäß Fig. 5).

Andererseits steigt jedoch die Eingangsgleichspannung UZK auf den Wert UZK1. Zum Zeitpunkt t3 wird der Halbleiterschalter V- ausgeschaltet (SV-=L). Nachfolgend ergibt sich ein Strom über LKS1, LKS2, D3, CZK und D2, d. h. der Strom erreicht seinen Freilauf nur noch über CZK. Da die Eingangsgleichspannung UZK bereits größer als die Spannung an CZK ist und der Strom über CZK in Gegenrichtung aufgebaut werden muß (siehe Fig. 6), wird der Halbleiterschalter V- während des Ausschaltens mit einer stark erhöhten Ausschaltspannung belastet (siehe Fig. 4: UZK weist zum Zeitpunkt t3 den Wert UZK2 mit UZK2 größer UZK1 auf). Die Zeitspanne zwischen den Zeitpunkten t2 und t3 kann beliebig sein, wobei die Zeitpunkte t2 und t3 auch zusammenfallen können. Zum Zeitpunkt t4 weisen die Ströme ILKS1=-ILKS2 und ILZK den Wert Null auf, d. h. der Kurzschlußstrom ist abgeschaltet.

Wie vorstehend bereits erwähnt, soll die Ausschaltung des den Überstrom führenden zweiten Halbleiterschalters verhindert werden, was durch eine selektive Abschaltung erreicht wird. Gleichzeitig wird durch diese selektive Abschaltung die Abschaltung eines von zwei den Überstrom führenden Halbleiterschaltern ermöglicht.

Fig. 7 zeigt hierzu den prinzipiellen Aufbau einer selektiven Überstromschutzeinrichtung. Es ist ein übergeordneter Logikkreis 2 inklusive Regler zu erkennen, der die Ansteuersignale SU bzw. SV bzw. SW für beide Halbleiterschalter U+/U- bzw. V+/V- bzw. W+/W- eines Zweigpaares vorgibt. Diese Ansteuersignale SU, SV, SW gelangen über einen Verriegelungs/Blockierungsblock 3 zu einem Auswahllogikkreis 4 sowie zu Invertern 6, 7, 8 und UND-Gattern 9, 11, 13. Im einzelnen wird das Ansteuersignal SU über den Block 3 zu einem Inverter 6 und dem ersten Eingang eines UND-Gatters 9 geleitet. Das Ansteuersignal SV wird über den Block 3 einem Inverter 7 und dem ersten Eingang eines UND-Gatters 11 zugeführt. Das Ansteuersignal SW gelangt über den Block 3 zu einem Inverter 8 und zum ersten Eingang eines UND-Gatters 13. Die Ausgangssignale der Inverter 6 bzw. 7 bzw. 8 werden jeweils den ersten Eingängen von UND-Gattern 10 bzw. 12 bzw. 14 zugeführt.

Die jeweils zweiten Eingänge der UND-Gatter 9, 11 und 13 sind mit selektiven Abschaltsignalen S+ sowie die jeweils zweiten Eingänge der UND-Gatter 10, 12, 14 sind mit selektiven Abschaltsignalen S- beaufschlagbar.

Die selektiven Abschaltsignale S+, S- werden von einer Ablaufsteuerung 5 abgegeben, der eingangsseitig Signale des Auswahllogikkreises 4 sowie Fehlermeldesignale F zuführbar sind und die Blockierungssignale B an den Block 3 abgeben kann.

Weisen die selektiven Abschaltsignale S+ den Wert H auf, so wird der momentane Einschaltzustand der mit dem positiven Gleichspannungsanschluß verbundenen Halbleiterschalter U+, V+, W+ beibehalten oder diese Halbleiterschalter können einschalten. Weisen die selektiven Abschaltsignale S+ den Wert L auf, so werden die momentan eingeschalteten, mit dem positiven Gleichspannungsanschluß verbundenen Halbleiterschalter U+, V+, W+ ausgeschaltet.

Weisen die selektiven Abschaltsignale S- den Wert H auf, so wird der momentane Einschaltzustand der mit dem negativen Gleichspannungsanschluß verbundenen Halbleiterschalter U-, V-, W- beibehalten oder diese Halbleiterschalter können einschalten. Weisen die selektiven Abschaltsignale S- den Wert L auf, so werden die momentan eingeschalteten, mit dem negativen Gleichspannungsanschluß verbundenen Halbleiterschalter U-, V-, W- ausgeschaltet.

Dem UND-Gatter 9 ist ausgangsseitig der Ansteuerimpuls SU+ für den Halbleiterschalter U+ entnehmbar. In analoger Weise sind den weiteren UND-Gattern 10 bzw. 11 bzw. 12 bzw. 13 bzw. 14 Ansteuerimpulse SU- für den Halbleiterschalter U- bzw. Ansteuerimpulse SV+ für den Halbleiterschalter V+ bzw. Ansteuerimpulse SV- für den Halbleiterschalter V- bzw. Ansteuerimpulse SW+ für den Halbleiterschalter W+ bzw. Ansteuerimpulse SW- für den Halbleiterschalter W- entnehmbar. Die Ansteuerimpulse gelangen jeweils über Treiberstufen (evtl. Potentialtrennungsstufen) zu den einzelnen Halbleiterschaltern.

Im ungestörten Normalbetrieb wird das Ein- und Ausschalten der einzelnen Halbleiterschalter durch den Logikkreis 2 in Verbindung mit den Invertern 6 bis 8 und UND-Gattern 9 bis 14 bestimmt. Der Block 3 ist für die Ansteuersignale SU, SV, SW durchlässig, wobei ein gegenphasiges Schalten von zwei Ausgangsphasen (z. B. SU: L → H, SV: H → L) während einer gewissen Zeit verhindert wird. Die selektiven Abschaltsignale S+ und S- weisen konstant den Wert H auf. Falls ein Überstrom (Kurzschluß) auftritt, wird dies durch das Fehlermeldesignal F mit dem Wert H an die Ablaufsteuerung 5 gemeldet. Die Erfassung des Überstromes kann dabei beispielsweise unter Einsatz von im Zuge der Phasen U, V, W angeordneten Stromerfassungseinrichtungen erfolgen, die einen über dem Nennwert liegenden Stromfluß melden. Alternativ hierzu können auch Stromerfassungseinrichtungen auf der Gleichspannungsseite oder in Serie zu jedem einzelnen Halbleiterschalter angeordnet sein. Da ein Kurzschluß prinzipiell zu einem beliebigen Zeitpunkt auftreten kann, ist es möglich, daß - bedingt durch die Totzeit der Kurzschlußerfassung und -meldung - einer der am Kurzschluß beteiligten, d. h. den Überstrom selbst führenden Halbleiterschalter durch den übergeordneten Logikkreis 2 bereits routinemäßig abgeschaltet wurde. Der zweite den Kurzschluß führenden Halbleiterschalter darf dann nicht mehr abgeschaltet werden, um zu verhindern, daß dieser Halbleiterschalter einer überhöhten Spannungsbelastung ausgesetzt wird (siehe UZK2 in Fig. 4).

Beim Auftreten eines Fehlermeldesignals F "Kurzschluß" gibt die Ablaufsteuerung 5 ein Blockierungssignal B mit dem Wert H an den Verriegelungs/Blockierungsblock 3 ab. Hierdurch werden die momentan vom Logikkreis 2 vorgegebenen Ansteuersignale SU, SV, SW festgehalten ("eingefroren"), d. h. gespeichert und den Invertern 6 bis 8, UND-Gattern 9 bis 14 sowie dem Auswahllogikkreis 4 unverändert vorgegeben.

Der Auswahllogikkreis 4 erkennt aus den zugeleiteten festgehaltenen Ansteuersignalen SU, SV, SW, ob die positive oder die negative Phasenhälfte gesperrt (abgeschaltet) werden muß. Im Gegensatz zu bisher üblichen Überstrom-Schutzkonzepten erfolgt nur eine selektive Sperrung, d. h. Abschaltung der positiven oder negativen Phasenhälfte bzw. oberen oder unteren Brückenhälfte. Soll die positive Phasenhälfte abgeschaltet werden, weisen das Abschaltsignal S+ den Wert L und das Abschaltsignal S- den Wert H auf, d. h. nachfolgend werden die momentan eingeschalteten Halbleiterschalter U+, V+, W+ abgeschaltet, während die Halbleiterschalter U-, V-, W- ihren momentanen Schaltzustand beibehalten. Soll die negative Phasenhälfte abgeschaltet werden, weisen das Abschaltsignal S+ den Wert H und das Abschaltsignal S- den Wert L auf, d. h. nachfolgend werden die momentan eingeschalteten Halbleiterschalter U-, V-, W- abgeschaltet, während die Halbleiterschalter U+, V+, W+ ihren momentanen Schaltzustand beibehalten.

Bei einem dreiphasigen Wechselrichter mit entsprechender Schutzbeschaltung, wie in den Fig. 1 und 7 dargestellt, kann durch den Auswahllogikkreis 4 z. B. eine einfache "2 aus 3"-Auswahl erfolgen, um die Ablaufsteuerung S zur Abgabe der entsprechenden selektiven Abschaltsignale S+, S- zu aktivieren. Tritt der Überstrom in einem Zeitraum auf, in dem zwei Ansteuersignale von drei Ansteuersignalen SU, SV, SW den Wert H aufweisen, wird die negative Phasenhälfte gesperrt (abgeschaltet), d. h. das Abschaltsignal S+ hat den Wert H und das Abschaltsignal S- hat den Wert L. Tritt der Überstrom in einem Zeitraum auf, in dem zwei Ansteuersignale von drei Ansteuersignalen SU, SV, SW den Wert L aufweisen, so wird die positive Phasenhälfte abgeschaltet, d. h. das Abschaltsignal S+ hat den Wert L und das Abschaltsignal S- hat den Wert H.

Bei einem Wechselrichter mit einer beliebigen Phasenanzahl kann die Entscheidung, ob die Halbleiterschalter der positiven oder der negativen Phasenhälfte abgeschaltet werden müssen, durch Speicherung der letzten Umschaltung (z. B. der letzten Einschaltung eines Halbleiterschalters) vor dem Auftreten des Fehlermeldesignals F erfolgen. Wurde bei dieser letzten Umschaltung ein Halbleiterschalter der positiven Phasenhälfte eingeschaltet (Wert wechselt von L nach H), so wird folglich die negative Phasenhälfte gesperrt (S+ hat den Wert H, S- hat den Wert L). Wurde bei der letzten Umschaltung ein Halbleiterschalter der negativen Phasenhälfte eingeschaltet, so wird folglich die positive Phasenhälfte abgeschaltet (S+ hat den Wert L, S- hat den Wert H).

In Fig. 13 ist eine Schaltung zur Ermittlung selektiver Abschaltsignale dargestellt, wie sie bei einem vorstehend erwähnten Wechselrichter mit beliebiger Phasenanzahl eingesetzt werden kann. Die Ausgangssignale des Verriegelungs/Blockierungsblocks 3 werden Monoflops 15, 16, 17 und über vorgeschaltete Inverter 18, 19, 20 weiteren Monoflops 21, 22, 23 zugeführt. Die Monoflops geben jeweils einen Kurzimpuls an den Eingang eines zugeordneten ODER-Gatters ab, wenn das entsprechende Ansteuersignal SU, SV, SW eine positive Flanke aufweist (Wechsel von L nach H, d. h. Einschaltung des entsprechenden Halbleiterschalters). Im einzelnen sind die Ausgänge der Monoflops 15, 16, 17 mit dem ODER-Gatter 24 und die Ausgänge der Monoflops 21, 22, 23 mit dem ODER-Gatter 25 verbunden. Der Ausgang des ODER-Gatters 24 führt zum Setzeingang S eines RS-Kippgliedes 26, während der Ausgang des ODER-Gatters 25 am Rücksetzeingang R dieses Kippgliedes 26 liegt. Auf diese Art und Weise wird die letzte Einschaltung eines Halbleiterschalters gespeichert und am Q-Ausgang des RS-Kippgliedes 26 steht ein Signal mit dem Wert H an, falls ein Halbleiterschalter der positiven Phasenhälfte zuletzt eingeschaltet wurde und es steht ein Signal mit dem Wert L an, falls ein Halbleiterschalter der negativen Phasenhälfte zuletzt eingeschaltet wurde. Das Signal am ≙-Ausgang des RS-Kippgliedes 26 ist stets invers zum Signal am Q-Ausgang. Die Baukomponenten 15 bis 26 stellen einen Auswahllogikkreis 4 dar.

Das Signal am Q-Ausgang des RS-Kippgliedes 26 stellt das selektive Abschaltsignal S bei Vorliegen eines Fehlermeldesignals F dar. Analog hierzu entspricht das Signal am ≙-Ausgang des RS-Kippgliedes dem selektiven Abschaltsignal S+. Eine einfach aufgebaute Ablaufsteuerung 5 weist deshalb drei Umschalter 27, 28, 29 auf, wobei Umschalter 27 das Abschaltsignal S+, Umschalter 28 das Abschaltsignal S- und Umschalter 29 das Blockierungssignal B abgeben. Bei Vorliegen eines Fehlermeldesignals F schalten die Umschalter 27 bzw. 28 die an den Ausgängen Q bzw. ≙ des RS-Kippgliedes 26 anstehenden Signale durch, während der Umschalter 29 ein Signal mit dem Wert H durchschaltet. Liegt jedoch kein Fehlermeldesignal F mit dem Wert H vor, schalten die Umschalter 27 und 28 Signale mit dem Wert H durch, während der Umschalter 29 ein Signal mit dem Wert L weitergibt.

In den Fig. 8 bzw. 9 sind die zeitlichen Verläufe der Ansteuerimpulse SU+ bzw. SV- für die Halbleiterschalter U+ bzw. V-, in Fig. 10 ist der zeitliche Verlauf der Eingangsgleichspannung UZK, in Fig. 11 ist der zeitliche Verlauf der Ströme ILKS1=-ILKS2 über die Kurzschlußinduktivitäten LKS1 und LKS2 sowie in Fig. 12 ist der zeitliche Verlauf des Eingangsstromes ILZK jeweils bei selektiver Überstrom-Abschaltung dargestellt.

Zum Zeitpunkt t1&min; sind die beiden am Kurzschluß direkt beteiligten Halbleiterschalter U+ und V- eingeschaltet, d. h. die Ansteuerimpulse SU+ und SV- weisen den Wert H auf. Folglich erreicht der vom positiven Gleichspannungsanschluß über U+, LKS1, LKS2, V- zum negativen Gleichspannungsanschluß fließende Kurzschlußstrom seinen maximalen Wert (siehe Ströme gemäß Fig. 11 und 12). Zum Zeitpunkt t2&min; wird routinemäßig über den Logikkreis 2 oder über die vorstehend beschriebene selektive Abschalteinrichtung der Halbleiterschalter U+ ausgeschaltet (SU+ hat den Wert L). Nachfolgend verläuft ILZK, d. h. der Strom in der positiven Gleichspannungszuleitung, nach Null. Es ergibt sich ein Freilaufstrom über LKS1, LKS2, V- und D2 (siehe Strom gemäß Fig. 11). Die Eingangsgleichspannung UZK steigt auf den Wert UZK1 an. Die routinemäßige Ausschaltung des Halbleiterschalters V- zum Zeitpunkt t3&min; wird durch die selektive Überstrom-Abschaltung verhindert, d. h. der Ansteuerimpuls SV- behält den Wert H bei. Dadurch wird verhindert, daß der Halbleiterschalter V- mit einer stark erhöhten Spannung vom Wert UZK2 belastet wird und daß die Summenbeschaltung für diesen erhöhten Spannungswert auszulegen ist.

Zu den Einrichtungen gemäß Fig. 7 und 13 ist allgemein anzumerken, daß die Logik zweckmäßig in Form einzelner Funktionsblöcke verwirklicht wird, wobei einzelne Funktionsblöcke auch gemeinsam realisiert sein können.