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Dokumentenidentifikation DE4221511A1 07.01.1993
Titel Verfahren zum Bilden von Bitstellenleitungen auf einem Halbleiter-Wafer
Anmelder Micron Technology, Inc., Boise, Id., US
Erfinder Rhodes, Howard E.;
Fazan, Pierre C.;
Chan, Hiang C.;
Dennison, Charles H.;
Liu, Yauh-Ching, Boise, Id., US
Vertreter Klunker, H., Dipl.-Ing. Dr.rer.nat.; Schmitt-Nilson, G., Dipl.-Ing. Dr.-Ing.; Hirsch, P., Dipl.-Ing., Pat.-Anwälte, 8000 München
DE-Anmeldedatum 01.07.1992
DE-Aktenzeichen 4221511
Offenlegungstag 07.01.1993
Veröffentlichungstag im Patentblatt 07.01.1993
IPC-Hauptklasse H01L 21/90
IPC-Nebenklasse H01L 23/522   H01L 27/108   H01L 21/72   
Zusammenfassung Ein DRAM-Herstellungsprozeß zum Herstellen einer Bitstellenleitung (24) verminderten Widerstandes wird geoffenbart. Die Bitstellenleitung (50, 52) ist derart konstruiert, daß sie einen niedrigen Widerstand aufrechterhält, während sie die Lücken zwischen Wortleitungen (22) kreuzt. Durch Überbrücken von Lücken mit einer Abmessung kleiner als eine berechnete kritische Lückenbeabstandung und Folgen der Korrekturen von Lücken mit einer Abmessung größer als die kritische Lückenabmessung kann der Bitstellenleitungswiderstand minimiert werden.

Beschreibung[de]

Die Erfindung betrifft Halbleiterspeichervorrichtungen und insbesondere einen Prozeß zum Herstellen von Bitstellenleitungen auf einem Halbleiter-Wafer. In Sonderheit betrifft die Erfindung einen Prozeß zum Herstellen von Bitstellenleitungen verminderten Widerstands in hochdichten dynamischen Speicherarrays mit wahlfreiem Zugriff (DRAMs).

Die Schaltungsdichte dynamischer Halbleiterspeichereinrichtungen steigt fortwährend mit einer ziemlich konstanten Zuwachsrate an. Ein Weg zum Ermöglichen eines derartigen Zuwachses an Kapazität besteht seit dem Aufkommen der dynamischen Stapelkondensatorspeicher mit wahlfreiem Zugriff (DRAMs). Um diesen Zuwachs an Speicherkapazität, den ein Stapelkondensator-DRAM ermöglicht, so effektiv wie möglich zu nutzen, ist eine Verminderung der Zugriffszeit erforderlich. Ein Hauptproblem bei Stapel-DRAMs wird jedoch durch die Stapelhöhe verursacht. Da die Stapelhöhe ansteigt, nimmt die Länge der Bitstellenleitung, die senkrecht zu der Wortleitung angeordnet ist und die in dieser Weise über die Topographie der Wortleitung verläuft, unter Zunahme ihres Widerstandes zu. Da der Widerstand einer DRAM-Bitstellenleitung ein kritischer Parameter ist, welcher die Durchsatzgeschwindigkeit der Anordnung bestimmt, sind verschiedene Verfahren erprobt worden, um einen derartigen Widerstand zu vermindern.

Ein unter dem Titel "1.28 µm2 Bit-Line Shielded Memory Cell Technology for 64 Mb DRAMs" von Y. Kawamoto et al. zum "Symposium on VLSI Technology", Seite 13, 1990, eingereichtes Papier, welches hierin durch Bezugnahme aufgenommen wird, behandelt ein Verfahren zum Herstellen eines Stapel-DRAM mit vermindertem Bitleitungswiderstand.

Der (in dem Aufsatz so bezeichnete) "planarisierte Bitleitungs-Prozeß" erfordert eine auf der Oberfläche abgelagerte dicke Polysiliziumschicht, um den Abstand zwischen den Wortleitungen zu füllen. Wenn die Planarisierung unter Verwendung eines Isolators, wie etwa SiO2, ausgeführt wird, ist es unmöglich, das bezüglich der Wortleitung selbstausgerichtete Bitleitungs-Kontaktloch zu öffnen. Dementsprechend wird das Polysilizium angepaßt, um die Stufen der Wortleitung zu planarisieren.

Danach wird eine WSiX-Schicht über der planarisierten Polysiliziumoberfläche abgelagert, nachdem das Polysilizium auf eine Restdicke von weniger als 100 nm über der Wortleitung zurückgeätzt ist. Diese planarisierte Wortleitung erzeugt ein DRAM mit geringem Energieumsatz.

Die in diesem Prozeß verwendete Polyzid-Bitleitung besteht aus den WSiX- und Polysilizium-Doppelschichten anstelle anderer Materialien niedrigen Widerstands, weil eine Hochtemperaturbehandlung zur Herstellung des Speicherkondensators nach der Verdrahtung der Bitleitung erforderlich ist. Demgemäß fugt dieses sog. "bridge-all"-Verfahren zusätzliche Prozeßkomplexität bei der Herstellung des Stapelkondensator-DRAMs hinzu, hingegen es zu einem geringeren Bitleitungswiderstand führt.

Ein weiterer Einsatz des planarisierten oder "bridge-all"-Verfahrens zum Herstellen einer Bitleitung wird in dem von T. Kaga et al. unter dem Titel "Crown-Shaped Stacked-Capacitor Cell for 1.5-V Operation 64-Mb DRAMs" eingereichten Aufsatz, IEEE Transactions on Electron Devices, Band 38, Nr. 2, Februar 1991, Seiten 255 bis 260, dargestellt. In diesem Aufsatz wird das "bridge-all"-Verfahren, insbesondere unter Bezugnahme auf die dortige Abbildung 8 auf Seite 258, nochmals beschrieben und mit einer herkömmlichen, nicht planarisierten Bitleitung verglichen. Wiederum erhöht der Einsatz des "bridge-all"-Verfahrens die Komplexität des Herstellungsprozesses. Beispielsweise impliziert eine kleine Wortleitungs-Lücke am vergrabenen Kontakt 2 (BC2) einen kleinen BC2-Kontaktbereich, wenn die Wortleitungs-Lücken klein gewählt werden, so daß die Ablagerung des Bitstellenleitungs-Polysiliziums (sog. Poly-2-Schicht) sie alle überbrückt. Dies bewirkt, daß der BC2-Kontaktprozeß weniger für die Produktion geeignet ist. Falls jedoch das Überbrücken alternativ durch Ablagern einer sehr dicken Poly-2-Schicht erreicht wird, wird das Zurückätzen der Poly-2-Schicht zu einem kritischen Schritt, der die Herstellungskomplexität der Anordnung erhöht.

Ein anderes Verfahren, das sog. "gap ALL"-Verfahren, ist vorgeschlagen worden, worin die Bitstellenleitung dergestalt abgelagert wird, so daß sie den Konturen aller Lücken zwischen Wortleitungen folgt. Sowohl bezüglich des "gap ALL"-Verfahrens als auch des vorstehend genannten "bridge-all"-Verfahrens haben wir herausgefunden, daß es eine kritische Lücke zwischen Wortleitungen gibt, bei der der Bitstellenleitungs-Widerstand abrupt ansteigt, wenn die Bitstellenleitung den Konturen oder der Lücke zwischen den Wortleitungen folgt. Bei der kritischen Lückenbeabstandung steigt der Widerstand der Bitstellenleitung um eine Größenordnung oder mehr an. Faktoren beim Bestimmen der kritischen Lücke schließen die Dicke der Poly-2-Schicht und die Dicke der Wortleitungs-Abstandshalter ein.

Mit der vorliegenden Erfindung wird eine Bitstellenleitung verminderten Widerstandes durch Verwendung eines Überbrückungs-Verfahrens hergestellt, wobei die Lücke zwischen den Wortleitungen kleiner als die oben beschriebene kritische Lücke ist, und wobei ein Lückenverfahren benutzt wird, bei dem der Abstand zwischen Wortleitungen länger oder größer als die kritische Lücke ist.

Die Erfindung ist darauf gerichtet, den Widerstand der Bitstellenleitung bei einem Herstellungsprozeß für DRAMs (dynamische Speicher mit wahlfreiem Zugriff) hoher Dichte und hoher Speicherkapazität zu vermindern. Ein bestehender Stapelkondensator-Herstellungsprozeß wird modifiziert, um ein Lückenüberbrückungs-Verfahren zum Bilden der Bitstellenleitung quer zu der Wortleitung und zu den Wortleitungs-Lücken der Anordnung zu ermöglichen. Obwohl die vorliegende Erfindung darauf gerichtet ist, bei einem DRAM-Prozeß verwendet zu werden, ist es für den einschlägigen Fachmann unmittelbar einleuchtend, diese Schritte in für andere Speicherzellen, wie etwa SRAMs, VRAMs oder dergleichen, erforderliche Prozesse einzubinden.

Nachdem ein Silizium-Wafer unter Verwendung herkömmlicher Prozeßschritte bis zu und einschließlich der Bildung der Wortleitungen, der Wortleitungs-Abstandshalter und der selbstausgerichteten vergrabenen Kontaktformation vorbereitet ist, wird eine zweite Polysiliziumschicht (Poly-2-Schicht) mit einer Dicke abgelagert, die derart gewählt ist, so daß die Lücke beim vergrabenen Kontakt 1 (BC1-Kontakt) und bei der Lücke (BC1&min;-Lücke) zwischen benachbarten BC1&min;s überbrückt wird, jedoch die Lücke (BC2-Lücke) zwischen benachbarten vergrabenen Kontakten 2&min;s (BC2&min;s) nicht überbrückt, sondern versetzt wird, d. h., die Poly-2-Schicht folgt den Konturen der sich zwischen den Wortleitungen bei der BC2-Lücke erstreckenden Lücke.

Die vorliegende Erfindung wird im folgenden in Gestalt von Ausführungsbeispielen anhand der Zeichnung näher erläutert:

Fig. 1 ist eine graphische Darstellung des Logarithmus des Bitleitungs-Widerstandes versus der Breite der Wortleitungs-Lücke, die den Zuwachs an Bitleitungswiderstand über der kritischen Lückenbeabstandung darstellt.

Fig. 2 ist eine Draufsicht auf einen Teil eines im Prozeß befindlichen Wafers, welche Bitstellenleitungen, Wortleitungen und vergrabene Kontakte zeigt.

Fig. 3 ist eine Querschnittsansicht durch die unterbrochene Linie A-A in Fig. 2 vor der Ablagerung einer Poly-2-Schicht.

Fig. 4 ist eine Querschnittsansicht von Fig. 3 nach der Ablagerung einer Poly-2-Schicht.

Fig. 5 ist eine Querschnittsansicht von Fig. 4 nach der Ablagerung der hochschmelzenden Bitstellenleitungs-Silizidschicht.

Fig. 6 stellt die Querschnittsansicht von Fig. 5 dar, wobei die abgelagerte Poly-2-Schicht in Fig. 4 dünner als eine vorbestimmte optimale Dicke ist, mit dem Ergebnis, daß Bereiche entlang der BC1-Kontaktseitenwand und der BC1&min;-Lücke-Seitenwand existieren, wo die Stufenabdeckung durch hochschmelzendes Silizid schlecht ist.

Fig. 7 zeigt die Querschnittsansicht von Fig. 5, wobei die abgelagerte Poly-2-Schicht in Fig. 4 größer als eine vorbestimmte optimale Dicke ist, mit dem Ergebnis, daß Bereiche entlang der BC2-Lücken-Seitenwand existieren, wo die Abdeckung durch hochschmelzendes Silizid schlecht ist.

Die vorliegende Erfindung ist auf das Vermindern des Bitleitungswiderstandes bei einem Herstellungsprozeß für DRAMs hoher Dichte und hoher Speicherkapazität durch Bilden von mit Silizid versehenen niederohmigen Polysilizium-Bitstellenleitungen gerichtet, um die Zugriffszeit der Anordnung zu vermindern. Die Bitstellenleitungen weisen normalerweise eine mit einer Schicht aus hochschmelzendem Metallsilizid wie etwa WSiX, MoSiX, SasiX und TiSiX oder dergleichen, oder mit einer Schicht aus elementarem hochschmelzendem Metall, wie etwa W, Mo, Ta und Ti oder dergleichen, beschichtete Poly- 2-Schicht auf.

Das Hauptproblem beim Einsatz von Stapel-DRAMs ist, daß der Pfad, entlang dem die Bitstellenleitung über die Topographie der Wortleitungen verläuft, in dem Maße, in dem die Stapelhöhe zunimmt, ebenfalls zunimmt, was einen entsprechenden Widerstandszuwachs verursacht. Bei DRAMs und dergleichen ist der Bitstellenwiderstand ein kritischer Parameter, der die Durchsatzgeschwindigkeit der Anordnung bestimmt.

Da die Bitstellenleitungen die Wortleitungen kreuzen müssen, müssen sie mit der Topographie der Wortleitungen konform sein. Nunmehr auf Fig. 1 Bezug nehmend, ist herausgefunden worden, daß der Widerstand der Bitstellenleitung eine Funktion der Lückenbreiten-Abmessung zwischen den Wortleitungen, über die die Bitleitung läuft, und der Dicke der zum Bilden der Bitstellenleitung verwendeten Polysilizium-2-Schicht, wie in Gleichung (1) untenstehend angegeben, ist. Die Implementation dieses aufgefundenen Zusammenhangs hat zu der Konzeption eines einzigen Prozesses/einer einzigen Konstruktion zum Erzielen eines niedrigen Bitstellenleitungs- Widerstandes geführt. Aus Fig. 1 enthält die kritische Lücke den durch die folgende Gleichung festgelegten Bereich:

2×(Dicke des Abstandshalters 1)+2×(Dicke der Poly-2-Schicht) ≤ kritische Lücke s 2×(Dicke des Abstandshalters 1)+2×(Dicke der Poly-2- Schicht)+0,4 µm (1)

Mit "Dicke des Abstandshalters 1" ist die Dicke des Abstandshalters 1 in der Nähe der Poly-1-Wortleitungen, gemessen am unteren Teil der Poly-1-Wortleitung vor der Ablagerung der Poly-2-Schicht, gemeint. Gleichung (1) ist geringfügig von der Höhe des Wortleitungs-Stapels und der Gleichförmigkeit des hochschmelzenden Silizids abhängig.

Weiter auf Fig. 1 Bezug nehmend, ist eine graphische Darstellung 10 des Logarithmus des Bitstellenleitungswiderstandes (Rdigit) über der eingezeichneten Lückenbreite oder Abmessung in µm zwischen benachbarten Wortleitungen dargestellt. Wie gezeigt, weist der als Linie 12 dargestellte Graph des Logarithmus (RDIGIT) über der Lückenbreite (µm) einen relativ niedrigen Widerstandsverlauf auf, bis die Lückenbreite die untere Grenze der kritischen Lücke 14, wie in der graphischen Darstellung 10 angezeigt, erreicht. Hier kann erkannt werden, daß RDIGIT rasch um mindestens eineinhalb Größenordnungen zunimmt. Ferner kann erkannt werden, daß der Verlauf von RDIGIT bei einer Lückenbreite, die größer als die obere Grenze der kritischen Lückenbreite 14 ist, wiederum relativ klein wird, wie durch Linie 16 gezeigt, wenn die Lückenbreite weiter ansteigt. Da die als Linie 16 dargestellte Lückenbreite, die der Bitstellenleitung folgt, größer als die in Linie 12 gezeigte ist, wird RDIGIT jedoch oberhalb der kritischen Lückenbreite einen minimalen Widerstand aufweisen, der größer als der minimale Widerstand von RDIGIT dort, wo die Lückenbreite kleiner als die kritische Lückenbreite ist, ist.

Die horizontale Achse in Fig. 1 bezieht sich auf die in µm gemessene tatsächliche Lücke zwischen benachbarten Poly-1-Wortleitungen. Das in Fig. 1 dargestellte Diagramm wird für den Fall gezeigt, bei dem die Dicke des Abstandshalters 1 0,28 µm und die Dicke der Poly-2-Schicht 0,22 µm beträgt. Falls unterschiedliche Dicken für den Abstandshalter 1 und/oder die Poly-2-Schicht gewählt werden, verändert sich der Ort der verbotenen Lücke wie durch Gleichung (1) gegeben.

Nunmehr auf Fig. 2 Bezug nehmend, wird ein Teil eines mehrschichtigen Speicherarrays mit einem massiven Silizium-Wafer 30 dargestellt, auf dem Wortleitungen 22 und Bitstellenleitungen 24 abgelagert worden sind. Ebenfalls ist eine Reihe von ersten vergrabenen Kontakten (BC1) 26 und eine Reihe von zweiten vergrabenen Kontakten (BC2) 28 dargestellt. Ebenfalls ist der Ort einer zwischen zweiten vergrabenen Kontakten (BC2) 28 gebildeten Lücke 29 und einer äquidistant entlang der Bitstellenleitung zwischen ersten vergrabenen Kontakten (BC1) 26 gebildeten Lücke 27 dargestellt.

Nunmehr einen entlang der Linie A-A von Fig. 2 aufgenommenen Querschnitt betrachtend und auf Fig. 3 Bezug nehmend, werden Wortleitungen 22 nach der Festlegung aktiver Bereiche und Felder auf dem massiven Silizium-Wafer 30 gebildet. Wie dargestellt, wird die mit einer hochschmelzenden Metallsilizidschicht 36 und einer dielektrischen Schicht 38 (entweder Oxid oder Nitrid) bedeckte Poly-1- Schicht 34 mit Mustern versehen, um als Wortleitungen 22 zu dienen. Wortleitungen 22 werden ferner untereinander als auch gegenüber nachfolgenden leitfähigen Schichten durch dielektrische Abstandshalter 40 (ebenfalls entweder Oxid oder Nitrid) getrennt, die über einer dünnen Schicht von Gate- Oxid (nicht dargestellt) oder einer dicken Schicht von Feld-Oxid 32 gebildet worden sind. Dielektrika für die Schicht 38 und die Abstandshalter 40 können durch chemische Abscheidung aus der Dampfphase (CVD), welche in Folge ihrer hervorragenden Konformität bevorzugt wird, abgelagert werden.

Wenn die Wortleitungen 22 gebildet sind, werden die ersten vergrabenen Kontakte (BC1) 26 festgelegt und geätzt. Wie in der Querschnittsansicht von Fig. 3 dargestellt, werden drei Lücken gebildet, von denen jede Abmessungen aufweist, die von der damit verbundenen Dicke der Poly-2-Schicht und der Abstandshalter 1 abhängen. Die erste Lücke wird durch BC1 26 gebildet und weist in der vorliegenden Ausführungsform eine Beabstandung oder Lücke zwischen Wortleitungen von 0,97 µm auf, eine zweite Lücke 29 wird zwischen zweiten vergrabenen Kontakten BC2 28 mit einer Beabstandung oder Lücke zwischen Wortleitungen oder Lücken 22 von 1,46 µm gebildet. Eine dritte Lücke 27 ist zwischen benachbarten BC1-Kontakten gebildet und weist eine Beabstandung oder Lücke zwischen Wortleitungen von 0,73 µm auf. Diese Lücken resultieren durch Auswahl einer Dicke des Abstandshalters 1 von 0,28 µm und einer Dicke einer Bitstellenleitungs-Polysiliziumschicht von 2.200 A, so daß keine Lücken in dem im Diagramm 10 von Fig. 1 dargestellten kritischen Lückenbereich 14 zu liegen kommen. Wenn unterschiedliche Dicken für den Abstandshalter 1 und die Bitstellenleitungs-Polysiliziumschicht ausgewählt werden, werden wiederum unterschiedliche Wortleitungs-Lücken benötigt, um den kritischen Lückenbereich zu vermeiden und um eine die Lücke überbrückende Bitstellenleitung zu erzielen.

Nunmehr auf Fig. 4 Bezug nehmend, wird eine Polysilizium-2-Schicht 50 mit einer vorbestimmten Dicke abgelagert, so daß der erste vergrabene Kontakt 26 und die Lücke 27 des ersten vergrabenen Kontakts durch die Poly-2-Schicht, wie bei Einzelheit 26&min; bzw. 27&min; gezeigt, überbrückt werden. Die BC2-Lücke 29 ist breit genug, so daß die Poly-2-Schicht 50 der Kontur der Lücke bis zu einer bei Einzelheit 29&min; angezeigten Tiefe folgt. Die Dicke der Poly-2- Schicht 50 ist unter Bezugnahme auf Fig. 1 derart gewählt, daß die Brücken an den Punkten 26&min; und 27&min; sowie die Tiefe, bei der sie der Lückenkontur 29&min; folgt, den in Diagramm 10 dargestellten kritischen Lückenbereich 14 vermeiden.

Nunmehr auf Fig. 5 Bezug nehmend, wird eine hochschmelzende Metallsilizidschicht 52 auf der Poly- 2-Schicht 50 gebildet. Die Silizidschicht 52 überbrückt den ersten vergrabenen Kontakt (BC1) bei 26&min; und die erste Lücke 27&min; des ersten vergrabenen Kontaktes in Folge Verfüllens mit der Poly-2- Schicht. Da die Poly-2-Schicht 50 die BC1-Lücke füllt, ist die Silizidschicht 52 entlang der Linie 12 positioniert, wodurch der kritische Lückenbereich 14 aus Diagramm 10 vermieden wird und eine Verminderung des Bitstellenleitungswiderstandes erzielt wird.

Bei der Lücke 29&min; des zweiten vergrabenen Kontaktes (BC2) überbrückt die Silizidschicht 52 nicht den Lückenpunkt 29&min;, sondern folgt statt dessen der Kontur der Poly-2-Schicht 50 zwischen den Wortleitungen 22. Die Dicke der Poly-2-Schicht ist derart gewählt, daß die Wortleitungs-Lücke bei 29&min; eine Lückenbreite aufweist, welche wiederum in dem Bereich geringen Bitstellenwiderstands, jedoch entlang Linie 16 des Diagramms 10, positioniert ist.

In einer anderen Ausführungsform kann auch eine Poly-2-Rückätzsequenz in dieses "Bridge-gap"-Verfahren eingefügt werden. Bei diesem Prozeß wird die Poly-2-Schicht 50 etwas dicker als obenstehend spezifiziert abgeschieden, in der Größenordnung von beispielsweise 2700 A. Die undotierte Poly-2- Schicht wird dann auf ungefähr 1400 A Dicke rückgeätzt, dotiert und eine Silizidschicht darauf, wie obenstehend angezeigt, gebildet. Dies führt zu einer Lücken überbrückenden Bitstellenleitung, die verbesserte Prozeßränder aufweist. Ferner ermöglicht sie eine größere Variation der kritischen Abmessung der Wortleitungslücken, während niedrige Bitstellenleitungswiderstände aufrecht erhalten werden. Ebenfalls kann der Prozeß durch Unterwerfen der Poly-2-Schicht unter einen isotropen Rückätzprozeß verbessert werden, um die bei 29&min; gezeigte Lücke des vergrabenen Kontakts 2 (BC2) der Poly-2- Schicht vor der Ablagerung des Silizids zu erweitern.

Damit der oben beschriebene Prozeß einwandfrei abläuft, muß die Dicke der Poly-2-Schicht in einem durch Gleichung (1) spezifizierten Bereich abgelagert werden. Nunmehr auf Fig. 6 Bezug nehmend, ist festzuhalten, daß, wenn die Poly-2-Schicht zu dünn ist, der erste vergrabene Kontakt (BC1) und die erste Lücke am ersten vergrabenen Kontakt nicht überbrückt werden. Dann wird daher die Silizid- Schicht auf der Poly-2-Schicht gebildet, wobei die Lücke innerhalb der in Diagramm 10 dargestellten kritischen Lückenbreite 14 mit dem angezeigten Anstieg des Bitstellenleitungs-Widerstandes zu liegen kommt.

Wenn umgekehrt die Poly-2-Schicht zu dick ist, wird die Lücke des zweiten vergrabenen Kontaktes, wie in Fig. 7 gezeigt, derart sein, daß die Ablagerung des Silizids die Lückenbreite in den kritischen Lückenbereich von Diagramm 10 mit einem begleitenden Anstieg des Bitstellenleitungs-Widerstandes versetzen wird.

Bei allen vorstehend beschriebenen Ausführungsformen wird Polysilizium abgelagert und leitfähig dotiert, um als leitfähige Leitungen zu dienen. Jedoch können anstelle von Polysilizium Materialien, die Leiterqualitäten besitzen und die abgelagert oder aufgesputtert werden können, benutzt werden, falls dies beabsichtigt wird. Ebenfalls ist bezüglich der Bildung einer Silizidschicht auf der Oberfläche einer Polysiliziumschicht festzuhalten, daß die hochschmelzende Metallsilizidschicht selbst auf der Polysiliziumschicht abgelagert oder aufgesputtert werden kann, oder ein hochschmelzendes Metall auf der Polysiliziumschicht abgelagert oder aufgesputtert werden und nachfolgend während eines thermischen Schrittes zur Reaktion mit dem darunter liegenden Polysilizium gebracht werden kann.


Anspruch[de]
  1. 1. Verfahren zum Bilden von Bitstellenleitungen (24) auf einem Halbleiter-Wafer (30) mit integrierten Schaltungen, die folgenden Schritte aufweisend:
    1. a) selektives Verarbeiten des Wafers (30) durch Ablagern und mit Mustern versehen verschiedener leitfähiger und isolierender Schichten, um Wortleitungen (20) und aktive Bereiche herzustellen;
    2. b) Festlegen von Lücken (26, 27, 29) in den leitfähigen und isolierenden Schichten;
    3. c) Festlegen eines Bereiches kritischer Abmessungen, die auf die Lücken (26, 27, 28) als Funktion des Bitleitungs-Widerstandes (RDIGIT) bezogen sind;
    4. d) Bemessen der Lücken, um eine erste Gruppe der Lücken (26, 27) vorzusehen, so daß diese Abmessungen aufweisen, welche kleiner als die kleinste Abmessung im dem Bereich kritischer Abmessungen sind, und um eine zweite Gruppe von Lücken (29) vorzusehen, welche Abmessungen aufweisen, die größer sind als die größte Abmessung in dem Bereich kritischer Abmessungen;
    5. e) Vorsehen einer Schicht aus dotiertem Polysilizium (50) mit einer ausgewählten Dicke oberhalb der Wortleitungen und der aktiven Bereiche, einschließlich der Schritte des Überbrückens der ersten Gruppe von Lücken (26, 27) und des Folgens der Topologie der zweiten Gruppe von Lücken (29) mit der dotierten Polysilizium-Schicht (50);
    6. f) Vorsehen einer Schicht (52) elektrisch leitfähigen Materials oberhalb der dotierten Siliziumschicht (50); und
    7. g) Entfernen von Teilen sowohl der dotierten Polysiliziumschicht (50) als auch der Schicht (52) elektrisch leitfähigem Materials, um Bitstellenleitungen (24) zu bilden.
  2. 2. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 1, dadurch gekennzeichnet, daß die Lücken (26, 27, 29) in Relation zu den Wortleitungen (22) und den aktiven Bereichen festgelegt werden.
  3. 3. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, daß es den Schritt des isotropen Ätzens der dotierten Polysilizium-Schicht (50) umfaßt.
  4. 4. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Bemessung der ersten (26, 27) und zweiten (29) Gruppe von Lücken das Vorsehen von Abstandshaltern (40) in den Lücken sowie das Ätzen derselben zum Ermöglichen von Lückenabmessungen außerhalb des Bereichs der kritischen Abmessungen umfaßt.
  5. 5. Verfahren zum Bilden von Bitstellenleitungen (24) nach einem oder mehreren der Patentansprüche 1 bis 4, dadurch gekennzeichnet, daß es das Bilden von dielektrischen Abstandshaltern (40) in beiden Gruppen von Lücken umfaßt.
  6. 6. Verfahren zum Bilden von Bitstellenleitungen (24) nach einem oder mehreren der Patentansprüche 1 bis 4, dadurch gekennzeichnet, daß es das Bilden von Siliziumdioxid enthaltenden dielektrischen Abstandshaltern (40) umfaßt.
  7. 7. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 4, dadurch gekennzeichnet, daß es das Bilden von Siliziumnitrid enthaltenden dielektrischen Abstandshaltern (40) umfaßt.
  8. 8. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 4, dadurch gekennzeichnet, daß es das Ätzen von in der ersten Gruppe von Lücken (26, 27) gebildeten dielektrischen Abstandshaltern (40) zum Ermöglichen von Lückenabmessungen, die kleiner als die kleinste Abmessung in dem Bereich kritischer Abmessungen sind, sowie das Ätzen von in der zweiten Gruppe von Lücken (29) gebildeten dielektrischen Abstandshaltern (40) zum Ermöglichen von Abmessungen, die größer als die größte Abmessung in dem Bereich kritischer Abmessungen sind, umfaßt.
  9. 9. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 7, dadurch gekennzeichnet, daß der Ätzvorgang anisotrop ist.
  10. 10. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 3, dadurch gekennzeichnet, daß es ein anisotropes Ätzen der Abstandshalter (40) umfaßt.
  11. 11. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 4, dadurch gekennzeichnet, daß es anisotropes Ätzen der dielektrischen Abstandshalter (40) umfaßt.
  12. 12. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 11, dadurch gekennzeichnet, daß es den Schritt des isotropen Ätzens der dotierten Polysiliziumschicht (50) umfaßt.
  13. 13. Verfahren zum Bilden von Bitstellenleitungen nach Patentanspruch 1, dadurch gekennzeichnet, daß der Schritt des Überbrückens der ersten Gruppe von Lücken (26, 27) das Vorsehen der Schicht aus dotiertem Polysilizium (50) mit einer ausgewählten Dicke umfaßt, wobei die ausgewählte Dicke geeignet ist, um die in der ersten Gruppe enthaltenen Lücken (26, 27) zu füllen.
  14. 14. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 13, dadurch gekennzeichnet, daß es den Schritt des isotropen Ätzens der dotierten Polysilizium-Schicht (50) umfaßt.
  15. 15. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 13, dadurch gekennzeichnet, daß die ausgewählte Dicke der Schicht aus dotiertem Polysilizium (50) der Topologie der in der zweiten Gruppe enthaltenen Lücken folgt.
  16. 16. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 15, dadurch gekennzeichnet, daß es den Schritt des isotropen Ätzens der dotierten Polysiliziumschicht (50) enthält.
  17. 17. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 14, dadurch gekennzeichnet, daß es das Vorsehen einer Schicht elektrisch leitfähigen Materials (52) oberhalb der Schicht aus dotiertem Polysilizium (50) und das Ätzen der Schicht aus dotiertem Polysilizium (50) und der Schicht aus elektrisch leitfähigem Material (52) vorsieht, um das gewünschte Muster der Bitstellenleitungen (24) zu bilden.
  18. 18. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 17, dadurch gekennzeichnet, daß es den Schritt des Ätzens der Schicht aus dotiertem Silizium (50) vor dem Vorsehen der Schicht (52) aus elektrisch leitfähigem Material enthält.
  19. 19. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 17, dadurch gekennzeichnet, daß das elektrisch leitfähige Material (52) ein aus der WSiX, MoSiX, TaSiX und TiSiX enthaltenden Gruppe ausgewähltes hochschmelzendes Silizid ist.
  20. 20. Verfahren zum Bilden von Bitstellenleitungen (24) nach Patentanspruch 18, dadurch gekennzeichnet, daß das elektrisch leitfähige Material (52) ein aus der W, Mo, Ta und Ti enthaltenden Gruppe ausgewähltes hochschmelzendes Metall ist.
  21. 21. Verfahren zum Bilden von Bitstellenleitungen (24) in einem Halbleiterspeicher auf einem Halbleiterwafer (30) mit integrierten Schaltungen, aufweisend die folgenden Schritte:
    1. a) selektives Verarbeiten des Wafers (30) durch Ablagern verschiedener leitfähiger und isolierender Schichten, um Wortleitungen (22) und aktive Bereiche herzustellen, welche Lücken (26, 27, 29) in den leitfähigen und isolierenden Schichten festlegen;
    2. b) Festlegen eines Bereiches kritischer Abmessungen, die den Widerstand über der Lückenbreite anzeigen und einen unteren und einen oberen Wert enthalten;
    3. c) Bemessen der Lücken (26, 27, 29) derart, so daß die Abmessungen außerhalb des Bereiches kritischer Abmessungen liegen;
    4. d) Vorsehen einer Schicht (50) aus dotiertem Polysilizium oberhalb der Wortleitungen (22) und der aktiven Bereiche, wobei die Schicht (50) eine Dicke aufweist, die derart ausgewählt ist, so daß sie die Lücken (26, 27) mit Abmessungen kleiner als der obere Wert des Bereiches kritischer Abmessungen überbrückt und der Topologie der Lücken (29) mit Abmessungen größer als der obere Wert des Bereiches kritischer Abmessungen folgt;
    5. e) Vorsehen einer Schicht (52) elektrisch leitfähigen Materials oberhalb der Schicht (50) aus dotiertem Polysilizium; und
    6. f) Entfernen von Teilen sowohl der Schicht (50) aus dotiertem Polysilizium als auch der Schicht (52) aus elektrisch leitfähigem Material, um Bitstellenleitungen (24) zu bilden.
  22. 22. Verfahren nach Patentanspruch 21, dadurch gekennzeichnet, daß es das Auswählen des elektrisch leitfähigen Materials aus einer WSiX, MoSiX, TaSiX und TiSiX enthaltenden Gruppe hochschmelzender Silizide enthält.
  23. 23. Verfahren nach Patentanspruch 21, dadurch gekennzeichnet, daß es das Auswählen des elektrisch leitfähigen Materials aus einer W, Mo, Ta und Ti enthaltenden Gruppe hochschmelzender Metalle enthält.
  24. 24. Verfahren nach Patentanspruch 23, dadurch gekennzeichnet, daß es den Schritt des Entfernens von Teilen der Schicht (50) aus dotiertem Polysilizium vor dem Vorsehen einer Schicht (52) aus hochschmelzendem Metall enthält.






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