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Dokumentenidentifikation DE3780551T2 11.03.1993
EP-Veröffentlichungsnummer 0262413
Titel Speichereinrichtung unter Verwendung von Adressenmultiplex.
Anmelder Fujitsu Ltd., Kawasaki, Kanagawa, JP;
Fujitsu Vlsi Ltd., Kasugai, Aichi, JP
Erfinder Nakano, Masao, Kasugai-shi Aichi, 487, JP;
Mochizuki, Hirohiko, Kawasaki-shi Kanagawa, 213, JP;
Ohira, Tsuyoshi, Takatsu-ku Kawasaki-shi Kanagawa 211, JP;
Kodama, Yukinori, Yokohama-shi Kanagawa, 222, JP;
Nomura, Hidenori, Yokohama-shi Kanagawa, 227, JP
Vertreter Mitscherlich, H., Dipl.-Ing.; Körber, W., Dipl.-Ing. Dr.rer.nat.; Schmidt-Evers, J., Dipl.-Ing.; Melzer, W., Dipl.-Ing., Pat.-Anwälte; Schulz, R., Dipl.-Phys. Dr.rer.nat., Pat.- u. Rechtsanw., 8000 München
DE-Aktenzeichen 3780551
Vertragsstaaten DE, FR, GB
Sprache des Dokument En
EP-Anmeldetag 28.08.1987
EP-Aktenzeichen 871125670
EP-Offenlegungsdatum 06.04.1988
EP date of grant 22.07.1992
Veröffentlichungstag im Patentblatt 11.03.1993
IPC-Hauptklasse G11C 8/00

Beschreibung[de]

Die vorliegende Erfindung betrifft allgemein Speichereinrichtungen, die Adressmultiplexing verwenden, und insbesondere eine Speichereinrichtung, die Adressmultiplexing verwendet und einen Zähler umfaßt, der eine Adresse eines Spaltendekodierers generiert, abhängig vom Umschalten eines Spaltenadressimpulses (CAS).

Als Modi zum Einschreiben und Auslesen von Daten in bzw. aus der Speichereinrichtung mit einer hohen Geschwindigkeit gibt es den Seitenmodus und den Nibblemodus. In einer Speichereinrichtung, die ein Adressmultiplexing verwendet werden die Spalten- und Zeilenadressen von außerhalb abhängig von einem Zeilenadressimpuls (RAS) bzw. einem Spaltenadressimpuls (CAS) empfangen. Die Synchronisation der RAS- und der CAS-Impulse werden effektiv im Seiten- und im Nibblemodus eingesetzt, um eine hohe Verarbeitungsgeschwindigkeit zu erreichen.

Im Seitenmodus werden mehrere invertierte Spaltenadressimpulse (im folgenden der Einfachheit wegen als bezeichnet) für eine aktive Zeitdauer eines invertierten Zeilenadressimpulses (im folgenden der Einfachheit wegen als bezeichnet) eingegeben, so daß das Einschreiben und Auslesen von Daten in bzw. aus den Speicherzellen mit einer hohen Geschwindigkeit ausgeführt werden kann. D.h., daß der Zugriff auf die Speicherzellen, die durch die Zeilenadresse, welche gesetzt wird, wenn der -Impuls aktiv ist, angegebenwerden, in dem sukzessive eine Spaltenadresse und der -Impuls eingegeben werden, in einem Zustand, in dem der -Impuls aktiv bleibt. Da der Zugriff auf die Speicherzellen ohne den Zeilenadresswechsel durchgeführt wird, gibt es weder eine Adressauswahlzeit oder eine Rücksetzzeit für die Zeilenauswahl, wodurch es möglich ist, eine schnelle Zugriffszeit und eine kurze Zykluszeit zu ermöglichen. Darüberhinaus ist es z. B. im Falle einer 64K- Speichereinrichtung möglich, während einer aktiven Zeitdauer des -Impulses auf die Speicherzellen entsprechend 256 Bits zuzugreifen, und es ist möglich, das Einschreiben und Auslesen von Daten in bzw. aus diesen Speicherzellen beliebig durchzuführen.

Andererseits ist es im Nibblemodus nur möglich, während einer aktiven Zeitdauer des -Impulses auf die Speicherzellen entsprechend 4 Bits zuzugreifen. Falls auf die 4 Bits zugegriffen wird, ist es jedoch nur nötig, zu Beginn das erste Bit durch eine externe Adresse zu bestimmen, und der Zugriff auf die restlichen Bits kann danach seriell und zyklisch durchgeführt werden, indem bloß der -Impuls eingegeben wird. Entsprechend ist, im Gegensatz zum Seitenmodus, nicht notwendig, die Spaltenadresse in Übereinstimmung mit jedem -Impuls einzugeben, und es ist deshalb möglich, das Einschreiben und Auslesen der Daten mit einer im Vergleich zum Seitenmodus höheren Geschwindigkeit durchzuführen.

Aber wie später in Verbindung mit den Zeichnungen beschrieben wird, gibt es Probleme in der Hinsicht, daß die Anzahl der Datenbuspaare, der Leseverstärker und Verriegelungsschaltungen und der Einschreibpuffer extrem groß wird für eine große Anzahl von parallelen Eingangs- und Ausgangsbits, und daß diese Datenbusse und Schaltungsteile einen großen Bereich der Speichereinrichtung belegen. Darüberhinaus existiert das Problem, daß der Energieverbrauch aufgrund der großen Anzahl von Schaltungsteilen hoch wird. Andererseits tauchen ähnliche Probleme auf, wenn die Anzahl der seriellen Bits, die im Nibblemodus ausgegeben werden, groß wird.

Die EP-A-0162234 offenbart eine Halbleiterspeichereinrichtung, die ein Schieberegister aufweist.

Dieses Schieberegister ist Teil eines Spaltendekodierers und einer Schieberegistereinheit, dessen Einheit parallel zu dem normalen Spaltendekodierer angeordnet ist. Eine ankommende Spaltenadressinformation wird auch durch den Spaltendekodierer dieser Einheit dekodiert und als eine dekodierte Adresse, die nur einen Bit gesetzt hat, in das Schieberegister eingeschrieben wird. Dies führt zum Setzen eines einzigen Bits in diesem Schieberegister. Der Zustand der Bits in dem Schieberegister bestimmt, welche Spaltenleitung (oder Bitleitung) mit der Datenausgangsleitung verbunden wird. Im Seitenmodus schiebt ein an das Schieberegister angelegtes Schiebetaktsignal das gesetzte Bit durch das Schieberegister, wodurch die Spaltenleitungen sequentiell mit der Datenausgangsleitung verbunden werden, so daß ein sequentieller Zugriff auf die Daten, die von den Speicherzellen einer Zeile zu den Spaltenleitungen übertragen wurden, erfolgt.

Der Oberbegriff des Anspruches 1 ist auf der Grundlage der EP-A-0162234 formuliert. Die Aufgabe der vorliegenden Erfindung besteht darin, eine neue und nützliche Speichereinrichtung anzugeben, die ein Adressmultiplexing verwendet, und die zuvor beschriebenen Probleme beseitigt.

Dies wird von der im Kennzeichenteil des Anspruches 1 definierten Speichereinrichtung erreicht.

Erfindungsgemäß ist es möglich, die Schreib- und Leseoperationen mit hoher Geschwindigkeit, wie im Fall des Nibblemodus, durchzuführen. Darüberhinaus ist der Schaltungsaufbau, selbst wenn die Anzahl der parallelen Eingangs- und Ausgangsbits groß ist, einfach und die durch Schaltungsteile, welche die Speichereinrichtung darstellen, belegte Fläche ist klein im Vergleich zu derjenigen der konventionellen Speichereinrichtung. Ebenso ist es möglich, die Anzahl der seriellen Bits, die durch einfaches Erhöhen der Anzahl der Bits des Zählers ausgegeben werden, zu vergrößern.

Der Schaltlogikschaltkreis schaltet die Adressbits im Zähler abhängig von Informationen, wie beispielsweise Verbindungsinformationen, Informationen die das Durchschmelzen einer Sicherung betreffen und Informationen bezüglich der Aluminiumverkabelung. Erfindungsgemäß ist es möglich, beliebig zu bestimmen, welche Adressbits im Zähler die Nibbleadresse bestimmen. Dadurch wird es ermöglicht, den selben Zähler für das Generieren der Nibbleadresse für die Speichereinrichtung mit unterschiedlichen Speicherstrukturen zu verwenden.

Weitere Merkmale der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung in Verbindung mit den begleitenden Zeichnungen deutlich.

Fig. 1 (A) bis 1 (D) zeigen Zeitdiagramme zur Erläuterung der Betriebsweise eines konventionellen Speichers im Seitenmodus;

Fig. 2 (A) bis 2 (D) zeigen Zeitdiagramme zur Erläuterung der Betriebsweise eines konventionellen Speichers im Nibblemodus;

Fig. 3 ist ein Systemschaltdiagramm, welches den essentiellen Teil der konventionellen Speichereinrichtung zeigt, zur Erläuterung des Nibblemodus;

Fig. 4 ist ein System im Blockdiagramm, welches einen essentiellen Teil eines ersten Ausführungsbeispiels der erfindungsgemäßen Speichereinrichtung zeigt, zur Erläuterung der prinzipiellen Betriebsweise;

Fig. 5 (A) bis 5 (C) zeigen Zeitdiagramme zur Erläuterung der Betriebsweise des Blocksystems gemäß Fig. 4;

Fig. 6 ist ein Systemblockdiagramm, das den Aufbau des ersten Ausführungsbeispieles detaillierter zeigt;

Fig. 7 ist ein Schaltdiagramm, das ein Ausführungsbeispiel des Schaltungsaufbaues eines Nibblezählers und eines Adresspuffers zeigt, wie in Fig. 6 für ein Adressbit dargestellt;

Fig. 8 ist ein Systemschaltungsdiagramm, das ein Ausführungsbeispiel der Verbindung der Zähler, die den Nibblezähler bilden, zeigt;

Fig. 9 ist ein Systemschaltungsdiagramm, welches ein Ausführungsbeispiel eines Taktgenerators zeigt, zum Generieren von Signalen, die das in Fig. 7 gezeigte Blocksystem steuern;

Fig. 10 (A) bis 10 (J) sind Zeitdiagramme zur Erläuterung der Betriebsweise des in Fig. 9 gezeigten Taktgenerator;

Fig. 11 ist ein Systemblockdiagramm, welches einen essentiellen Teil eines zweiten Ausführungsbeispiels der erfindungsgemäßen Speichereinrichtung zur Erläuterung der Funktionsweise zeigt;

Fig. 12 ist ein Systemblockdiagramm, welches einen detaillierten Aufbau des zweiten Ausführungsbeispiels zeigt;

Fig. 13 ist ein Systemschaltungsdiagramm, das einen detaillierten Aufbau des Blocksystems gemäß Fig. 11 zeigt;

Fig. 14 ist ein Diagramm zur Erläuterung der Nibbleadressumschaltung durch eine Verbindungsmöglichkeit;

Fig. 15 ist eine Draufsicht des in Fig. 14 gezeigten integrierten Schaltungspaketes; und

Fig. 16 ist ein Systemschaltungsdiagramm, das ein weiteres Ausführungsbeispiel der Umschaltlogikschaltung zusammen mit einem Teil des Nibblezählers zeigt.

Fig. 1(A) bis 1(D) sind Zeitdiagramme zur Erläuterung der Betriebsweise der konventionellen Speichereinrichtung, wie sie zuvor im Seitenmodus beschrieben wurde, wobei "Sp. Ad." die Spaltenadresse bezeichnet "Ze. Ad." die Zeilenadresse und DAUS das Ausgangssignal bezeichnet. Ebenso sind die Fig. 2(A) bis 2(D) Zeitdiagramme zur Erläuterung der Betriebsweise der konventionellen Speichereinrichtung, wie sie zuvor beim Nibblemodus beschrieben wurde, wo die gleichen Bezeichnungen wie in Fig. 1(A) bis 1(D) verwendet werden.

Im Seitenmodus werden mehrere -Impulse für eine aktive Zeitdauer des - Impulses eingegeben, so daß das Einschreiben und Auslesen von Daten in bzw. aus den Speicherzellen mit hoher Geschwindigkeit durchgeführt werden kann. D.h., daß der Zugriff auf die Speicherzellen, die durch eine Zeilenadresse bezeichnet sind, welche dann gesetzt wird, wenn der -Impuls aktiviert wird, durchgeführt wird, indem sukzessive eine Spaltenadresse und der -Impuls in einem Zustand, in dem der - Impuls aktiv bleibt, eingegeben werden.

Andererseits ist es im Nibblemodus nur möglich, auf die Speicherzellen entsprechend 4 Bits während einer aktiven Zeitdauer des -Impulses zuzugreifen. Falls man jedoch auf die 4 Bits zugreift, ist es nur notwendig, das erste Bit durch eine externe Adresse zu Beginn zu bestimmen, und der Zugriff auf die übrigen Bits kann danach seriell und zyklisch durch bloße Eingabe des -Impulses durchgeführt werden. Entsprechend ist es im Gegensatz zum Seitenmodus nicht notwendig, die Spaltenadresse in Übereinstimmung mit jedem -Impuls einzugeben, und es ist deshalb möglich, das Einschreiben und Auslesen von Daten mit einer im Vergleich zum Seitenmodus höheren Geschwindigkeit auszuführen.

Fig. 3 zeigt einen essentiellen Teil des konventionellen 64K-dynamischen Schreib/Lesespeichers (DRAM) mit dem Nibblemodus. Es gibt 4 Datenbuspaare 10&sub1; bis 10&sub4; für das Nibble, d. h. 4 Bits. Während dem Auslesen werden 4 Bits der gespeicherten Daten von den Speicherzellen (nicht gezeigt) den Leseverstärker- und Verriegelungsschaltungen 11&sub1; bis 11&sub4; parallel über die entsprechenden Datenbuspaare 10&sub1; bis 10&sub4; zugeführt. Ein Initialwert wird in einem Nibbleschieberegister 12 gesetzt, und der Inhalt des Nibble-Schieberegisters 12 wird in Abhängigkeit vom Umschalten des -Impulses sukzessive verschoben. Die 4 Datenbits werden aufeinanderfolgend in den Leseverstärker- und Verriegelungsschaltungen 11&sub1; bis 11&sub4; verriegelt und sequentiell als das Ausgangssignal DAUS vom Ausgangspuffer 13 in Abhängigkeit von einem Ausgangssignal des Nibbleschieberegisters 12 ausgegeben. Das serielle Ausgangssignal DAUS liegt an einem Anschluß 14 an.

Während des Schreibbetriebs wird ein serielles Eingangssignal DEIN an einen Anschluß 15 angelegt und einem Eingangspuffer 16 zugeführt. Der Eingangspuffer 16 liefert das serielle Eingangssignal Dein als paralleles 4 Bit-Datum an Einschreibpuffer 17&sub1; bis 17&sub4;, und die Einschreibpuffer 17&sub1; bis 17&sub4; liefern sukzessive 4 Bit-Paralleldaten an die Speicherzellen über die entsprechenden Datenbuspaare 10&sub1; bis 10&sub4; in Abhängigkeit von dem Ausgangssignal des Nibbleschieberegisters 12. Zur gleichen Zeit werden die 4 Bit- Daten auf den Datenbuspaaren 10&sub1; bis 10&sub4; durch die Leseverstärker- und Regelungsschaltungen 11&sub1; bis 11&sub4; verriegelt. Entsprechend können die gespeicherten Daten während einer aktiven Zeitdauer des -Impulses im Nibblemodus rückgeschrieben werden oder die eingeschriebenen Daten, die einzuschreiben sind, ausgelesen werden.

Entsprechend der konventionellen Speichereinrichtung treten jedoch Probleme auf, derart, daß die Anzahl der Datenbuspaare, Leseverstärker- und Verriegelungsschaltungen, und Einschreibpuffer für eine große Anzahl von parallelen Eingangs- und Ausgangsbits extrem groß wird, und daß diese Datenbusse und Schaltungsteile eine großen Fläche auf der Speichereinrichtung belegen. Z.B. ist es in dem Fall notwendig, in dem vier parallele Eingangs- und Ausgangsbits existieren, notwendig, 16 Datenbuspaare, 16 Leseverstärker- und Verriegelungsschaltungen, und 16 Einschreibpuffer vorzusehen. Darüberhinaus gibt es ein Problem in Bezug auf einen großen Energieverbrauch aufgrund der großen Anzahl von Schaltungsteilen. Andererseits treten ähnliche Probleme auf, wenn die Anzahl der seriellen Bits, die im Nibblemodus ausgegeben werden, groß wird.

Demgemäß beseitigt die vorliegende Erfindung diese Probleme der konventionellen Speichereinrichtung, indem ein Zähler vorgesehen ist, der eine Adresse eines Spaltendekodierer generiert, abhängig vom Umschalten des -Impulses im Nibblemodus.

Allgemein bezeichnet der Ausdruck "Nibble" ein halbes Byte oder 4 Bits. Jedoch beschränkt sich die vorliegende Erfindung nicht auf den konventionellen Nibblemodus, sondern der Ausdruck "Nibble" wird aus diesem Grund in einem allgemeineren Sinne in der vorliegenden verwendet und ist nicht auf 4 Bits beschränkt, wie das später in der vorliegenden Beschreibung erläutert wird.

Fig. 4 zeigt einen essentiellen Teil eines ersten Ausführungsbeispiels der erfindungsgemäßen Speichereinrichtung zur Erläuterung deren Betriebsweise. In Fig. 4 bezeichnete AD eine externe Adresse und Φ ein Taktsignal zum Setzen der Spaltenadresse der externen Adresse AD in einem Adressenpuffer 22. Dieses Taktsignal o wird abhängig von der fallenden Flanke des -Impulses generiert. Fig. 5(a) bis 5(C) sind Zeitdiagramme zur Erläuterung der Betriebsweise des in Fig. 4 gezeigten Blocksystems.

Im normalen Zyklus wird die Spaltenadresse der externen Adresse AD in einem Nibblezähler 21 wie in Fig. 5(C) gezeigt, gesetzt. Der Ablauf des Setzens dieser Spaltenadresse wird in Abhängigkeit vom Taktsignal Φ ausgeführt. Die externe Adresse AD kann im Nibblezähler 21 über den Adresspuffer 22, wie das durch die durchgezogene Linie (a) angedeutet ist, gesetzt werden, oder die Spaltenadresse kann direkt im Nibblezähler 21 gesetzt werden, wie das durch die gestrichelte Linie (b) gezeigt ist.

Nachdem die externe Adresse AD gesetzt ist, zählt der Nibblezähler 21 abhängig von einem Nibbletaktsignal ΦNBC aufwärts. Die Adresse im Nibbelzähler 21 wird im nächsten Nibblezyklus erhalten, und ein Spaltendekodierer (nicht gezeigt) wird betrieben. Die Adresse von dem Nibblezähler 21 kann dem Spaltendekodierer nach der Verstärkung im Adressenpuffer 22 zugeführt werden, wie dies durch die durchgezogene Linie (c) angedeutet ist, oder die Adresse vom Nibblezähler 21 kann direkt dem Spaltendekodierer zugeführt werden, wie das durch die gestrichelte Linie (d) gezeigt ist. Nachdem die Adresse aus dem Nibblezähler 21 ausgegeben ist, wird der gezählte Adressenwert im Nibblezähler 21 abhängig von dem Nibbletaktsignal ΦNBC erhöht.

Entsprechend gibt es folgende Vorteile, obwohl die Datenauslesegeschwindigkeit entsprechend der Zeit, die zum anfänglichen Setzen der externen Adresse AD benötigt wird, verlangsamt wird. Erstens ist es möglich, die Anzahl der Datenbuspaare, der Leseverstärker- und Verriegelungsschaltungen und die Einschreibpuffer im Vergleich zu der konventionellen Speichereinrichtung zu verringern. Als Ergebnis wird die durch die Datenbuspaare und die Schaltungsteile belegte Fläche im Vergleich zu der der konventionellen Speichereinrichtung verringert. Diese Vorteile werden insbesondere dann auffällig, wenn die Anzahl der parallelen Eingangs- und Ausgangsbits groß wird. Zweitens werden die 4 Bits durch das Umschalten des -Impulses im Nibblemodus der konventionellen Speichereinrichtung ausgegeben, aber erfindungsgemäß ist es möglich, eine große Anzahl von Bits durch Erhöhung der Anzahl der Bits des Nibblezählers 21 auszugeben.

Fig. 6 zeigt einen detaillierteren Aufbau des ersten Ausführungsbeispiels und Fig. 7 zeigt ein Ausführungsbeispiel der Schaltungsanordnung des Nipplezählers 21 und des Adresspufferspeichers 22 für ein Adressbit. In den Fig. 6 und 7 sind die Teile, die die gleichen wie die entsprechenden Teile in Fig. 4 sind, durch die gleichen Bezugszeichen bezeichnet und eine Beschreibung derselben wird ausgelassen. In Fig. 6 weist die Speichereinrichtung im allgemeinen den Nipplezähler 21, den Adresspufferspeicher 22, ein Adresszellenfeld 23 mit einer matrixförmigen Anordnung von Speicherzellen (nicht gezeigt), die jeweils einer Zeilenadresse und einer Spaltenadresse zugewiesen sind, einen Spaltendecoder 24, eine Abtast- und Halteschaltung (25) für vier Bits, einen Einschreibepufferspeicher 26 für vier Bits, einen Ausgangspufferspeicher 27 und einen Datenbus 28 auf.

In Fig. 7 weist der Adresspufferspeicher 22 ein Flip-Flop FF, Inverter 40 bis 42 und N-Kanal-Transistoren QN und QN5 auf. Das Flip-Flop FF weist P-Kanal-Transistoren QP1 bis QP4 und N-Kanal-Transistoren QN1 bis QN3 auf. Andererseits weist der Nipplezähler 21 ein Übertragungsgatter TG auf, das durch N-Kanal-Transistoren QN6 und QN7, N-Kanal-Transistoren QN8 und QN9, ein Haupt-Flip-Flop MFF und ein untergeordnetes Flip-Flop SFF gebildet wird. Das Haupt-Flip-Flop MFF weist Inverter 43 und 44 und N-Kanal-Transistoren QN10 bis QN13 auf. Das untergeordnete Flip- Flop SFF weist Inverter 45 und 46 und P-Kanal-Transistoren QP5 bis QP8 auf. In Fig. 7 bezeichnet Vcc eine Versorgungs-Spannung.

In dem Nipplemodus müssen die ersten Bits anfänglich durch die externe Adresse ADD bestimmt werden. Deshalb hat der Nipplezähler 21 die Funktion der anfänglichen Eintragung der ersten Bits von der externen Adresse ADD. Wie in Fig. 7 gezeigt ist, wird der Adresspufferspeicher 22 mit dem Flip-Flop FF zur Verfügung gestellt und speichert das erste Adressbit in Abhängigkeit von einem Verriegelungsfreigabetaktsignal ΦLE. Andererseits ist der Nipplezähler 21 mit dem Haupt-Flip-Flop MFF und dem untergeordneten Flip-Flop SFF ausgestattet, die abwechselnd arbeiten. Ausgehend von der externen Adresse ADD werden die Daten an den Knoten N&sub1; und N&sub2; in dem Adresspufferspeicher 22 auf diejenigen der Knoten N&sub3; und N&sub4; in dem untergeordneten Flip-Flop SFF durch den Betrieb der Transistoren QN8 und QN9 gesetzt. Ein Signal ΦAL wird so gesteuert, daß die Daten nur beim ersten Mal gesetzt werden. Nachfolgend wird der Pegel eines Steuertaktsignals ΦT für die Übertragungsgatter TG in dem Nipplezähler 21 angehoben, so daß die Zählerinformation Q und des Nipplezählers 21 an den Knoten N&sub1; und N&sub2; in dem Adresspufferspeicher 22 ausgegeben werden. Auf diese Weise wird der gewählte Adresswert des Nipplezählers 21 in Abhängigkeit von einem Taktsignal ΦCLK inkrementiert und die Zählerinformation Q und wird nachfolgend ausgegeben.

In Fig. 7 beziehen sich die gezeigten Schaltungsteile nur auf ein Bit des Nipplezählers 21 und des Adresspufferspeichers 22. Jedoch weisen der Nipplezähler 21 und der Adresspufferspeicher 22 tatsächlich Schaltungsteile entsprechend einer vorbestimmten Anzahl von Bits, die benötigt werden, um die externe Adresse ADD zu setzen. Z.B. entsprechen die tatsächlich zur Verfügung gestellten Schaltungsteile 2 Bits der variierten Adresse. Es ist möglich Schaltungsteile zur Verfügung zu stellen, die mehr als 2 Bits entsprechen, aber der Adressbereich der Bits, die zusätzlich zu den 2 Bits zur Verfügung gestellt werden, werden nicht variiert.

Fig. 8 zeigt eine Ausführungsform der Zusammenschaltung von Zählern, die den Nipplezähler 21 bilden. Der Nipplezähler 21 weist mehrere Zählerelemente 30&sub1;, 30&sub2;, 30&sub3;, . . . (nur drei sind gezeigt) entsprechend jedem Bit des Nipplezählers 21, einen Inverter INV&sub1; und mehrere NAND-Schaltungen 31&sub1;, 31&sub2;, 31&sub3;, . . . (nur drei sind gezeigt) auf. Jede NAND-Schaltung bestimmt auf der Grundlage der Informationen des Zählers in der vorangehenden Stufe, ob an einem Platz ein Muster aufgenommen werden soll oder nicht.

Fig. 9 zeigt ein Ausführungsbeispiel einer Takterzeugungsschaltung zur Erzeugung eines Signals, das das in Fig. 6 gezeigte Blocksystem steuert. Die Takterzeugungsschaltung weist Verzögerungsschaltungen 32 bis 36, NOR-Schaltungen 36 bis 39, Inverter 48&sub1; bis 48&sub5; und eine ODER-Schaltung 49 auf.

Die Fig. 10 (A) bis 10 (J) sind Zeitdiagramme zur Erklärung der Arbeitsweise der in Fig. 9 gezeigten Takterzeugungsschaltung. Die Fig. 10 (A) und 10 (B) zeigen bzw. und Fig. 10 (C) zeigt die Adresse. Aus den Signalwellenformen, die an den Knoten bis in Fig. 9 vorliegen zeigen die Fig. 10 (D), 10 (G) und 10 (H) Signalwellenformen, die an den Knoten , bzw. vorliegen. Die Fig. 10 (E), 10 (F), 10 (I) und 10 (J) stellen Signale ΦLE, ΦAL, ΦT bzw. ΦNBC dar. In den Fig. 10 (A) bis 10 (J) wird die erste externe Adresse ADD in den Nipplezähler 21 in Abhängigkeit von dem Signal ΦAL während einer Zeit t&sub1; eingetragen, der gezählte Adressenwert wird in Abhängigkeit von dem Nippletaktsignal ΦNBC während einer Zeit t&sub2; inkrementiert, die Adresse wird von dem Nipplezähler 21 während einer Zeit t&sub3; ausgegeben und der gezählte Adresswert wird in Abhängigkeit von dem Nippletaktsignal ΦNBC während einer Zeit t&sub4; inkrementiert.

Als nächstes wird eine detailliertere Beschreibung bezüglich der Arbeitsweise des in den Fig. 7 bis 9 gezeigten Schaltungssystems unter Bezugnahme auf die in den Fig. 10 (A) bis 10 (J) gezeigten Zeitdiagramme gegeben.

Wenn wie in Fig. 10 (A) gezeigt abfallt, erzeugt die Takterzeugungsschaltung das Signal ΦAL unter Benutzung eines Zeitintervalls zwischen der fallenden Flanke des Signals an dem Knoten und der fallenden Flanke des Signals an dem Knoten . In Fig. 7 wird die externe Adresse ADD in den Adresspufferspeicher 22 in Abhängiskeit von dem in Fig. 10 (F) gezeigten Signal ΦAL eingegeben und es wird in Abhängigkeit von dem in Fig. 10 (E) gezeigten Taktfreigabesignal ΦLE verriegelt. Die verriegelte Adresse wird als Adressen A und ausgegeben, um das erste Bit der Spaltenadresse zu bestimmen.

Wenn das Verriegelungsfreigabesignal ΦLE ein zweites Mal empfangen wird, fallt der Signalpegel am Knoten wie Fig. 10 (G) gezeigt ab, der Signalpegel an dem Knoten steigt wie in Fig. 10 (H) gezeigt an und das Signal ΦAL wird wie in Fig. 10 (F) gezeigt nur einmal erzeugt und wird bis zu einem Rücksetzen durch die verzögerte am Knoten , wie in Fig. 10 (D) gezeigt nicht mehr erzeugt. Die Daten werden in das untergeordnete Flip-Flop SFF des Nipplezählers 21 in Abhängigkeit von Signal ΦAL gesetzt.

Andererseits wird das in Fig. 10 (I) gezeigte Steuertaktsignal ΦT in Abhängigkeit von dem Abfallen in dem Signal am Knoten wie in Fig. 10 (G) gezeigt, und das zweite und die weiteren in Fig. 10 (B) gezeigten Umschaltungen von erzeugt. Das Nippletaktsignal ΦNBC wird durch Verzögern einer lokalen Summe der Signale ΦAL und ΦT erzeugt. Die Daten in dem untergeordneten Flip-Flop SFF werden zu dem Haupt-Flip-Flop MFF während der Periode mit hohem Pegel des Steuertaktsignals ΦT übertragen und die Daten in dem Haupt-Flip-Flop MFF werden zu dem untergeordneten Flip-Flop SFF während der Periode mit niedrigem Pegel des Steuertaktsignals ΦT übertragen.

Das Taktsignal ΦCLK, das zuvor beschrieben wurde, wird durch Ausführen einer NAND-Operation zwischen dem Nibbletaktsignal ΦNBC und einem Ausgangssignal des Zählers in der vorangehenden Stufe in Fig. 8 erzeugt. Folglich inkrementiert der Nibblezähler 21 den Zählwert in Abhängigkeit von dem Taktsignal ΦCLK in Fig. 7.

Als nächstes folgt eine Beschreibung eines zweiten Ausführungsbeispiels der Speichereinrichtung gemäß der vorliegenden Erfindung. Fig. 11 zeigt einen wesentlichen Teil des zweiten Ausführungsbeispiels zur Erklärung dessen Funktionsprinzips. In Fig. 11 werden die Teile, die jenen der Fig. 4 entsprechen, durch die gleichen Bezugszeichen bezeichnet und eine Beschreibung derselben wird ausgelassen. Bei dem vorliegenden Ausführungsbeispiel weist die Speichereinrichtung zusätzlich eine Umschaltlogikschaltung 51 auf und eine Schaltinformation ISW wird der Umschaltlogikschaltung 51 zugeführt. Die Schaltinformation ISW bezieht sich auf eine Bonding-Option (oder Information), eine Information bezüglich dem Durchschmelzen einer Sicherung, eine Information bezüglich einer Aluminiumverdrahtung oder dergleichen. Die zeitlichen Verläufe von , und der Adresse sind die gleichen wie die in den Fig. 5(A) bis 5(C) gezeigten.

In dem Nibblemodus werden die Bits der Daten, die sich auf die eingegebenen Spalten und Zeilenadressen beziehen, sukzessive in Abhängigkeit von dem Umschalten von ausgegeben, wie vorstehend beschrieben. Z.B. wird im Falle einer 1 M · 1 Bit- Speichereinrichtung die Nibbleadresse durch ein Zeilenadressbit RA9 und ein Spaltenadressbit CA9 bestimmt. Jedoch wird die Nibbleadresse im Falle einer 256 K · 4 Bit-Speichereinrichtung durch die Spaltenadressenbits CA0 und CA1 bestimmt. Entsprechend schaltet bei dem vorliegenden Ausführungsbeispiel die Umschaltlogikschaltung 51 die Bits des Nibblezählers 21 in Abhängigkeit von der Umschaltinformation ISW, so daß die Nibbleadresse unabhängig von der Speicherstruktur der Speichereinrichtung von dem gleichen Nibblezähler 21 erzeugt werden kann.

Fig. 12 zeigt einen detaillierteren Aufbau des zweiten Ausführungsbeispiels. In Fig. 12 werden die Teile, die gleichen Teilen in Fig. 6 und 11 entsprechen, mit gleichen Bezugszeichen bezeichnet und eine Beschreibung derselben wird ausgelassen.

Als nächstes wird die Arbeitsweise zum Schalten der Nibbleadresse unter Bezugnahme auf die Fig. 13 bis 15 beschrieben. Fig. 13 zeigt einen detaillierten Aufbau des in Fig. 11 gezeigten Blocksystems. Fig. 13 zeigt den Fall, bei welchem die Bits, die die Nibbleadresse bestimmen, zwischen Bits A0 und A1 und Bits A2 und A3 umgeschaltet werden. In Fig. 13 wird der Bequemlichkeit halber angenommen, daß nur die bestimmten Bits A0 und A1 und die bestimmten Bits A2 und A3 der externen Adresse ADD in dem Nibblezähler 21 anfänglich gesetzt werden. Die anderen Bits der externen Adresse ADD können z. B. separat in einem (nicht gezeigten) Register gespeichert werden. Es ist jedoch auch möglich, eine Vorkehrung zu treffen, daß alle Bits der externen Adresse ADD in den Nibblezähler 21 eingegeben werden, jedoch die Adresswerte der anderen als die die Nibbleadresse bestimmenden Bits unverändert bleiben.

Wie vorstehend beschrieben wird die externe Adresse ADD in dem Nibblezähler 21 über den Adresspufferspeicher 22 gespeichert. Ein Taktsignal zum Auslösen des Aufwärtszählens des Nibblezählers 21 wird durch die Umschaltlogikschaltung 51 bestimmt. Die Umschaltlogikschaltung 51 weist UND-Schaltungen ao bis a&sub3; und einen Inverter INV&sub2; auf. Die UND-Schaltung a&sub0; erhält ein logisches Produkt eines Ausgangs Q&sub1; eines Zählelementes 53&sub1; entsprechend dem Adressbit A1, das Nibbletaktsignal ΦNBC und die Umschaltinformation ISW Die UND-Schaltung a&sub1; erhält ein logisches Produkt eines Ausgangs Q&sub0; eines Zählelementes 53&sub0; entsprechend dem Adressbit A0, das Nibbletaktsignal ΦNBC und die Schaltinformation ISW. Die UND-Schaltung a2 erhält ein logisches Produkt eines Ausgangs Q&sub3; eines Zählelementes 53&sub3; entsprechend dem Adressbit A3, das Nibbletaktsignal ΦNBC und eine invertierte Schaltinformation SW. Zusätzlich erhält die UND-Schaltung a&sub3; ein logisches Produkt eines Ausgangs Q&sub2; eines Schaltelementes 53&sub2; entsprechend dem Adressbit A&sub2;, das Nibbletaktsignal ONBC und die invertierte Schaltinformation SW. Die Ausgangssignale der UND-Schaltungen a&sub0; bis a&sub3; werden Taktanschlüssen CLK der entsprechenden Zählerelemente 53&sub0; bis 53&sub3; des Nibblezählers 21 zugeführt. Als Ergebnis wird das Nibbletaktsignal ΦNBC selektiv den Taktanschlüssen CLK der Bits A0 und A1 oder der Bits A2 und A3 des Nibblezählers 21 in Abhängigkeit von der Schaltinformation SW zugeführt.

Wenn die Schaltinformation ISW ein Signal mit einem hohen Pegel ist, wird das Nibbletaktsignal ΦNBC z. B. selektiv den Taktanschlüssen CLK der Zählerelemente 43O und 53&sub1; entsprechend der Bits A0 und A1 des Nibblezählers 21 zugeführt und die Bits A0 und A1 ändern sich, wie dies in der folgenden Tabelle 1 gezeigt ist, während die Bits A2 und A3 in Abhängigkeit von jedem Nibbletaktsignal ΦNBC unverändert bleiben, wobei 1) bis 5) in der Tabelle 1 fünf sequentielle Pulse des Nibbletaktsignals ΦNBC bezeichnen.

Tabelle 1

Anderseits wird das Nibbletaktsignal ΦNBC selektiv den Taktanschlüssen CLK der Zählerelemente 52&sub2; und 53&sub3; entsprechend den Bits A2 und A3 des Nibblezählers 21 zugeführt, wenn die Schaltinformation ISW ein Signal mit niedrigem Pegel ist, und die Bits A2 und A3 ändern sich während die Bits A0 und A1 in Abhängigkeit von jedem Nibbletaktsignal ΦNBC nicht verändert werden.

Fig. 14 ist ein Diagramm zur Erklärung des Umschaltens der Nibbleadresse für den Fall, daß die vorliegende Erfindung bei einer 1M-Bit Speichereinrichtung verwendet wird. Die Speicherstruktur wird durch eine Bonding-Option ausgewählt. Fig. 15 ist eine Aufsicht, die das Gehäuse einer integrierten Schaltung zeigt.

In Fig. 14 ist ein Pin T eines Gehäuses 55 einer integrierten Schaltung (IC) auf eine Bondinganschlußfläche PAD auf einem IC-Chip 56 durch einen Aluminiumdraht 57 gebondet. Der Logikwert der Schaltinformation ISW, dies ist in diesem Fall die Bonding-Option, bestimmt sich aus der Tatsache, ob das Bonding ausgeführt wurde oder nicht. Z.B. hat die Schaltinformation ISW einen niedrigen Pegel (Logikwert "0"), wenn kein Bonding ausgeführt wurde und sie hat einen hohen Pegel (Logikwert "1"), wenn das Bonding mittels eines Aluminiumdrahtes 57 ausgeführt wurde.

Unter der Annahme, daß das Potential an dem Pin T des IC-Gehäuses 55 gleich der Versorgungsspannung Vcc ist, die einen hohen Pegel aufweist, ist das Potential an dem Knoten N groß, wenn der Anschluß T und die Anschlußfläche PAD mittels eines Aluminiumdrahtes 57 gebondet sind, und die Schaltinformation ISW hat einen hohen Pegel. Andererseits ist das Potential an dem Knoten N niedrig, wenn kein Bonding ausgeführt wurde, weil ein Widerstand den Knoten N und eine Massespannung Vss verbindet, die einen niedrigen Pegel aufweist, und die Schaltinformation ISW hat einen niedrigen Pegel.

Entsprechend dem Adressmultiplexing werden ein Zeilenadressbit RA und ein Spaltenadressbit CA über einen gemeinsamen Anschluß des IC-Gehäuses 55 eingegeben. Z.B. werden das Reihenadressbit RA0 und das Spaltenadressbit CA0 zeitlich hintereinander über einen Pin T0 zugeführt. Dies bedeutet, daß das Zeilenadressbit RA9 und das Spaltenadressbit CA9 eines nach dem anderen zeitlich verteilt über einen Anschluß T9 zugeführt werden. Folglich werden die Spaltenadressbits CA0 bis CA9 und das Zeilenadressbit RA9 dem Nibblezähler 21 über die Pins T0 bis T9 zugeführt.

Im Falle einer 1 M · 1Bit-Speichereinrichtung wird kein Bonding ausgeführt. In diesem Fall bestimmen die am wenigsten signifikanten Bits RA9 und CA9 die Nibbleadresse. Der Nibblezähler 21 zählt in Abhängigkeit eines jeden Nibbletaktsignals ΦNBC aufwärts, aber nur die Bits RA9 und CA9 ändern sich und die restlichen Bits einschließlich der am meisten signifikanten Bits CA0 und CA1 bleiben unverändert, wie dies in Tabelle 2 gezeigt ist. Im Falle einer 1 M · 1Bit-Speichereinrichtung ist der Speicher so ausgelegt, daß das Zeilenadressbit RA9 als Nibbleadresse verwendet wird. Aus diesem Grund ist die Bitanzahl (Speicherzellen), die durch die Zeilenadresse (Zeilenadressbits RA0 bis RA8) bestimmt wird, 2&sup9; = 512, während die Bitanzahl, die durch die Spaltenadresse (Bits CA0 bis CA9 und Bit RA9) bestimmt wird, 2¹¹ = 2048 ist.

Tabelle 2
Adreß-Bit Logik-Wert

Andererseits ist im Falle einer 256 K · 4 Bit-Speichereinrichtung der Pin T auf die Anschlußfläche PAD mittels eines Aluminiumdrahtes 57 gebondet. In diesem Fall stimmen die am meisten signifikanten Bits CA0 und CA1 die Nibbleadresse. Der Nibblezähler 21 zählt in Abhängigkeit eines jedes Nibbletaktsignals ΦNBC aufwärts, aber nur die Bits CA0 und CA1 ändern sich und die restlichen Bits einschließlich der am wenigsten signifikanten Bits CA9 und RA9 bleiben unverändert, wie dies in Tabelle 3 gezeigt ist.

Tabelle 3
Adreß-Bit Logik-Wert

Fig. 16 zeigt ein anderes Ausführungsbeispiel der Umschaltlogikschaltung zusammen mit einem Teil des Nibblezählers. Bei dem vorliegenden Ausführungsbeispiel werden die Nibbleadressen für die 256 K · 4 Bit-Speichereinrichtung und die 1 M · Bit- Speichereinrichtung durch den gleichen Nibblezähler erzeugt, wie dies von dem Joint Electron Devices Engineering Council (JEDEC) festgelegt wurde. Die Umschaltlogikschaltung 51 weist NAND-Schaltungen 60&sub0; bis 60&sub1;&sub1; auf und ein Teil des Nibblezählers 21 weist Zähler 61&sub1; bis 61&sub1;&sub1; auf. Taktsignale Φx1 und Φx4 werden durch die Schaltinformation, z. B. die Bondinformation festgelegt. Im Falle der 256 K · 4 Bit-Speichereinrichtung gibt der Nibblezähler 21 die Adressbits CA0 und CA1 während einer Periode mit hohem Pegel des Taktsignals Φx4 aus. Andererseits gibt der Nibblezähler der 1 M · 1 Bit-Speichereinrichtung die Adressbits RA9 und CA9 während einer Periode mit hohem Pegel des Taktsignals Φx1 aus, wenn der Pegel des Taktsignals Φ&sub4; niedrig ist.

Gemäß der vorliegenden Erfindung ist es möglich, die Speicherstruktur einer 1M Bit- Speichereinrichtung zwischen 1 M ·1 Bits und 256 K · 4 Bits durch Ausführen oder Nichtausführen von Bonding zwischen dem Anschluß und der Bondinganschlußfläche des IC-Gehäuses, auszuwählen und die Nibbleadresse der verschiedenen Speicherstrukturen kann durch den gleichen Nibblezähler erzeugt werden.

Bei dem vorliegenden Ausführungsbeispiel ist die Schaltinformation (ISW, Φx1 und Φx4), die zum Schalten der Bits des Nibblezählers, die die Nibbleadresse bestimmen, benutzt werden, nicht auf die Information bezüglich des Bondings begrenzt sondern kann eine andere Information sein, wie eine Information, die anzeigt, ob eine Sicherung geschmolzen ist oder nicht, und eine Information bezüglich einer Aluminiumverdrahtung, die anzeigt, ob eine Aluminiumverdrahtung bezüglich bestimmten Anschlüssen ausgeführt wurde oder nicht, oder dergleichen.

Desweiteren ist die vorliegende Erfindung nicht auf diese Ausführungsbeispiele beschränkt, sondern verschiedene Variationen und Modifikationen können durchgeführt werden, ohne den Bereich der vorliegenden Erfindung zu verlassen.


Anspruch[de]

1. Speichereinrichtung, die ein Adressenmultiplex-Verfahren verwendet, wobei jeweils eine externe Zeilenadresse und eine externe Spaltenadresse von einer externen Einrichtung empfangen werden, die auf einen Zeilenadressen-Abrufimpuls und einen Spaltenadressen-Abrufimpuls anspricht, welche Speichereinrichtung ein Speicherzellenfeld (23). das eine Matrixanordnung von Speicherzellen hat auf die in einem normalen Zugriffsmodus durch die externe Zeilenadresse und die externe Spaltenadresse zugegriffen wird, einen Adressen-Pufferspeicher (22) zum Aufnehmen der externen Spaltenadresse, einen Spaltendecoder (24). der mit einem Adressensignal über den Adressen-Pufferspeicher (22) zum Bezeichnen der Spaltenadresse des Speicherzellenfeldes versorgt wird, und einen Datenbus (28) zum Übertragen von Daten zu und von dem Speicherzellenfeld umfaßt, dadurch gekennzeichnet, daß zumindest einige Bits der externen Spaltenadresse einem Zähler (21) über den Adressen-Pufferspeicher (22) zum anfänglichen Speichern und zum fortlaufenden Erhöhen eines Adressenwerts darin in Reaktion auf ein Umschalten des Spaltenadressen-Abrufimpulses während einer Aktivzeitperiode des Zeilenadressen-Abrufimpulses zugeführt werden, wobei der Zähler (21) fortlaufend das Adressenwert-Ausgangssignal dem Spaltendecoder (24) über den Adressen-Pufferspeicher (22) als die Spaltenadresse in einem Sequentiell-Zugriffsmodus zuführt, in welchem ein sequentieller Zugriff zu den Speicherzellen einer Zeile des Speicherzellenfeldes abhängig von der externen Zeilenadresse und dem Adressenwert des Zählers durchgeführt wird.

2. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Zähler (21) zumindest zwei Bits umfaßt, wobei der Zähler mit zumindest zwei vorbestimmten Bits der externen Spaltenadresse vorsorgt wird.

3. Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Zähler (21) fortlaufend den Adressenwert durch Erhöhen nur der zwei vorbestimmten Bits der externen Spaltenadresse erhöht

4. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Zähler (21) zumindest vier Bits umfaßt, wobei der Zähler mit zumindest vier vorbestimmten Bits der externen Spaltenadresse versorgt wird.

5. Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Zähler (21) fortlaufend den Adressenwert durch Erhöhen nur zweier vorbestimmter Bits aus den vier vorbestimmten Bits der externen Spaltenadresse erhöht

6. Speichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß ferner ein Einschreib-Pufferspeicher (26) und eine Abtast- u. Halteschaltung (25) vorgesehen sind, wobei der Einschreib-Pufferspeicher mit einem Einschreib-Datensatz in einem Schreibmodus versorgt wird, wobei der Datenbus (28) den Einschreib-Datensatz von dem Einschreib-Pufferspeicher zu dem Speicherzellenfeld überträgt und einen Auslese-Datensatz von dem Speicherzellenfeld (23) zu der Abtast- u. Halteschaltung (25) überträgt und wobei die Abtast- u. Halteschaltung den Auslese-Datensatz abtastet und hält, der über den Datenbus in einem Lesemodus empfangen wird.

7. Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß ferner eine Schaltlogikanordnung (51) vorgesehen ist die mit einer von außen zugeführten Schaltinformation versorgt wird und mit dem Zähler zum Bestimmen der zwei vorbestimmten Bits in dem Zähler in Abhängigkeit von der von außen zugeführten Schaltinformation verbunden ist

8. Speichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sich die von außen zugeführte Schaltinformation auf eine Information bezieht, die aus einer Informationsgruppe in Abhängigkeit von einer Speicherstruktur der Speichereinrichtung ausgewählt ist und eine Verbindungs-Information, eine Information, die das Durchschmelzen einer Sicherung betrifft und eine Information, die auf ein Bestehen einer bestimmten Verdrahtung in der Speichereinrichtung bezogen ist, enthält.

9. Speichereinrichtung nach einem der Ansprüche 7 bis 8, dadurch gekennzeichnet, daß ferner ein Einschreib-Puffersseicher (26) und eine Abtast- u. Halteschaltung (25) vorgesehen sind, wobei der Einschreib-Puffenspeicher mit einem Einschreib-Datensatz in einem Einschreibmodus versorgt wird, wobei der Datenbus (28) den Einschreib-Datensatz von dem Einschreib-Pufferspeicher zu dem Speicherzellenfeld überträgt und einen Auslese-Datensatz von dem Speicherzellenfeld zu der Abtast- u. Halteschaltung überträgt und wobei die Abtast- u. Halteschaltung den Auslese-Datensatz abtastet und hält, der über den Datenbus in einem Lesemodus empfangen wird.







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