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Dokumentenidentifikation DE3686282T2 18.03.1993
EP-Veröffentlichungsnummer 0199128
Titel Halbleiterspeicher.
Anmelder Hitachi, Ltd., Tokio/Tokyo, JP
Erfinder Yanagisawa, Kazumasa, Kokubunji-shi Tokyo, JP
Vertreter Strehl, P., Dipl.-Ing. Dipl.-Wirtsch.-Ing.; Schübel-Hopf, U., Dipl.-Chem. Dr.rer.nat.; Groening, H., Dipl.-Ing., Pat.-Anwälte, 8000 München
DE-Aktenzeichen 3686282
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument En
EP-Anmeldetag 25.03.1986
EP-Aktenzeichen 861040822
EP-Offenlegungsdatum 29.10.1986
EP date of grant 05.08.1992
Veröffentlichungstag im Patentblatt 18.03.1993
IPC-Hauptklasse G11C 11/406

Beschreibung[de]
HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft einen Halbleiterspeicher, spezieller eine Technik, die wirkungsvoll ist, wenn sie auf einen Speicher mit eingebauter Auffrischstufe, wie einen dynamischen RAM (Random Access Memory = Speicher mit wahlfreiem Zugriff), angewendet wird.

Speicherzellen eines dynamischen Speichers sind aus Speicherkondensatoren aufgebaut, um Daten in Form von Ladungen zu speichern, und aus MOSFETs zum Auswählen von Adressen. In Speicherzellen, die auf einem Halbleitersubstrat ausgebildet sind, nehmen die in den Kondensatoren gespeicherten Ladungen wegen Leckströmen usw. mit der Zeit ab. Um in den Speicherzellen abgelegte genaue Daten beizubehalten, muß daher ein sogenannter Auffrischablauf ausgeführt werden, bei dem die in den Speicherzellen abgelegten Datenelemente vor ihrem Verschwinden ausgelesen werden und die ausgelesenen Datenelemente verstärkt und dann wieder in dieselben Speicherzellen eingeschrieben werden. Beispielsweise ist eine automatische Auffrischschaltung, wie sie in der Zeitschrift "Denshi Gijutsu (Elektronische Technologie)", Vol. 23, Nr. 3, Seiten 30-33 beschrieben ist, als automatisches Auffrischsystem für Speicherzellen in einem dynamischen RAN mit 64 kbits bekannt. Der zugehörige Inhalt ist der folgende. Der dynamische RAM ist mit einem externen Anschluß für Auffrischsteuerung versehen. Dieser dynamische RAM ist mit einer automatischen Auffrischfunktion versehen, gemäß der ein Auffrischsteuersignal REF vorgegebenen Pegels an den externen Anschluß gegeben wird, wodurch mehrere Speicherzellen im dynamischen RAM automatisch aufgefrischt werden, und mit einer Selbstauffrischfunktion, gemäß der das Auffrischsignal REF auf vorgegebenem Pegel gehalten wird, wodurch der Auffrischablauf mit jedem festgelegten Zyklus durch den Betrieb einer eingebauten Zeitsteuerungsstufe ausgeführt wird.

Da eine derartige automatische Auffrischschaltung alle Speicherzellen dem Auffrischablauf mit demselben Zyklus unterwirft, wird hinsichtlich des ungünstigsten Falls ein sehr kurzer Auffrischzyklus von näherungsweise 2 ms ausgewählt. Der dynamische RAM führt Auffrischabläufe derart kurzer Zeitintervalle dauernd durch, wodurch der größere Anteil des Leistungsverbrauchs den Auffrischabläufen zuzuschreiben ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Erfinder hat die Datenverweilzeit von Speicherzellen untersucht und herausgefunden, daß die Datenverweilzeiten der meisten Speicherzellen eine Dauer von näherungsweise 400- 1000 ms aufweisen, während diejenigen nur einer kleinen Anzahl begrenzter Speicherzellen zufällig bis auf einige ms wegen Prozeßfehlern usw. abnehmen. Auf Grundlage dieses Befundes hat sich der Erfinder überlegt, die Auffrischzyklen von Speicherzellen ungleich auszubilden, damit sie den Datenverweilzeiten für die Speicherzellen entsprechen.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiterspeicher, z. B. einen dynamischen RAM, anzugeben, dessen Leistungsverbrauch erniedrigt ist.

Die vorstehenden und andere Aufgaben, sowie die Merkmale dieser Erfindung werden durch die Beschreibung von Einzelangaben und durch die beigefügten Zeichnungen ersichtlich.

Ein typischer Funktionsgesichtspunkt der Erfindung wird nachfolgend kurz zusammengefaßt.

Jedesmal dann, wenn ein Auffrischadreßzähler einen Inkrementierablauf mit mehreren Schritten ausführt, wird ein Multiplexer auf bestimmte Auffrischadressen geschaltet, die in einer Adreßspeicherstufe abgelegt sind, um dadurch Speicherzellen aufzufrischen, deren Verweilzeilen verkürzt sind.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltbild, das einen DRAN zeigt, bei dem es sich um ein Ausführungsbeispiel der Erfindung handelt;

Fig. 2 ist ein Schaltbild, das ein Ausführungsbeispiel einer Auffrischsteuerstufe wie auch eines Multiplexers im DRAN von Fig. 1 zeigt;

Fig. 3 ist ein Schaltbild, das ein Ausführungsbeispiel einer Adreßspeicherstufe im DRAM von Fig. 1 zeigt; und

Fig. 4 ist ein Zeitablaufdiagramm zum Erläutern der Auffrischfunktion des DRAM von Fig. 1.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Fig. 1 zeigt ein Schaltbild eines Ausführungsbeispiels eines erfindungsgemäßen dynamischen RAM. Verschiedene Schaltungselemente in der Figur sind auf einem einzelnen Halbleitersubstrat aus z. B. einkristallinem Silizium durch bekannte Prozesse zum Herstellen einer integrierten CMOS(Complementär-MOS)-Schaltung ausgebildet. In der folgenden Beschreibung sind MOSFETs (Feldeffekttransistoren mit isoliertem Gate) n-Kanal-MOSFETs, wenn nicht speziell anders erläutert. In der Figur ist jeder MOSFET, bei dem eine gerade Linie zwischen Source und Drain hinzugefügt ist, vom p-Kanal-Typ.

Obwohl keine besondere Einschränkung besteht, ist die integrierte Schaltung des Ausführungsbeispiels auf einem Halbleitersubstrat aus einkristallinem Silizium vom p-Typ ausgebildet. Der n-Kanal-MOSFET besteht aus einem Sourcebereich und einem Drainbereich, die in der Oberfläche eines solchen Halbleitersubstrats ausgebildet sind, und aus einer Gateelektrode aus z. B. polykristallinem Silizium, die auf einem Teil der Oberfläche des Halbleitersubstrats zwischen dem Source- und dem Drainbereich über einem dünnen Gateisolierfilm ausgebildet ist. Der p-Kanal-MOSFET ist in einem n-Typ- Wannenbereich ausgebildet, der ausgehend von der Oberfläche des Halbleitersubstrats ausgebildet ist. Auf diese Weise bildet das Halbleitersubstrat ein körperliches Gate, das den mehreren auf dem Halbleitersubstrat ausgebildeten n-Kanal- MOSFETs gemeinsam ist. Der n-Typ-Wannenbereich bildet das körperliche Gate des auf ihm ausgebildeten p-Kanal-MOSFET. Das körperliche Gate des p-Kanal-MOSFET, also der n-Typ- Wannenbereich, ist in Fig. 1 mit einem Spannungsversorgungsanschluß Vcc verbunden.

Untenstehend wird eine konkretere Struktur der integrierten Schaltung umrissen.

Im Oberflächenabschnitt des Halbleitersubstrats, das aus dem einkristallinen Silizium vom p-Leitungstyp besteht und das mit dem n-Typ-Wannenbereich ausgebildet ist, werden andere Teile als Oberflächenteile, die für aktive Bereiche verwendet werden, anders gesagt, Teile außer solchen Oberflächenteilen, die für Halbleiterverdrahtungsbereiche, Kondensatorausbildungsbereiche und Bereiche zum Ausbilden der Source, des Drains und des Kanals (Gates) der n-Kanal- und der p-Kanal-MOSFETs verwendet werden, mit einem vergleichsweise dicken Feldisolierfilm bedeckt, der durch ein bekanntes örtliches Oxidationsverfahren hergestellt wird. Eine erste Schicht aus polykristallinem Silizium wird auf den kondensatorbildenden Bereichen über einen dünnen Isolierfilm (Oxidfilm) ausgebildet. Die erste Schicht aus polykristallinem Silizium erstreckt sich über den Feldisolierfilm. Die Oberfläche der ersten Schicht aus polykristallinem Silizium wird durch einen Oxidfilm gebildet, der durch thermische Oxidation der Schicht selbst erzeugt wird. In Teilen der Halbleitersubstratoberfläche, die den kondensatorbildenden Bereichen entsprechen, werden Kanäle durch Ionenimplantation ausgebildet, oder Kanalbereiche werden durch Anlegen einer geeigneten Spannung, wie einer Leistungs-Sourcespannung an die erste Schicht aus polykristallinem Silizium hervorgerufen. So werden Kondensatoren gebildet, die die erste Schicht aus polykristallinem Silizium, den dünnen Isolierfilm und die Kanalbereiche umfassen. Die Teile der ersten Schicht aus polykristallinem Silizium, die über dem Feldoxidfilm liegen, werden als eine Art Verdrahtung angesehen.

Eine zweite Schicht aus polykristallinem Silizium zum Ausbilden von Gateelektroden wird auf den kanalbildenden Bereichen über einen dünnen Gateoxidfilm ausgebildet. Die zweite Schicht aus polykristallinem Silizium erstreckt sich über den Feldisolierfilm und die erste Schicht aus polykristallinem Silizium. Obwohl keine besondere Einschränkung besteht, sind Wortleitungen und Blindwortleitungen in einem später zu beschreibenden Speicherarray aus der zweiten Schicht polykristallinen Siliziums ausgebildet.

In den Oberflächen der aktiven Bereiche, die weder mit dem Feldisolierfilm noch der ersten und zweiten Schicht polykristallinen Siliziums bedeckt sind, werden die Source, der Drain und Halbleiterverdrahtungsbereiche durch ein bekanntes Störstoff-Einführungsverfahren ausgebildet, das den Film und die Schichten als Maske für die Störstoffeinführung verwendet.

Ein vergleichsweise dicker Zwischenschichtisolierfilm wird auf Teilen der Oberfläche des Halbleitersubstrats einschließlich der ersten und der zweiten Schicht polykristallinen Siliziums ausgebildet. Eine Leitschicht aus z. B. Aluminium wird auf dem Zwischenschichtisolierfilm ausgebildet. Die Leitschicht ist elektrisch mit den polykristallinen Siliziumschichten und den Halbleiterschichten über Kontaktlöcher verbunden, die im darunterliegenden Isolierfilm ausgebildet sind. Obwohl keine besondere Beschränkung besteht, sind Datenleitungen im später zu beschreibenden Speicherarray aus dieser Leitschicht gebildet, die sich auf dem Zwischenschichtisolierfilm erstreckt.

Teile der Oberfläche des Halbleitersubstrats einschließlich des Zwischenschichtisolierfilms und der Leitschicht sind mit einem abschließenden Passivierfilm bedeckt, der z. B. durch einen Siliziumnitridfilm und einen Phosphosilikatglasfilm gebildet ist.

In Fig. 1 erzeugt eine Substratrückwärtsspannung-Generatorstufe VBG eine negative Rückwärtsspannung Vbb, die dem Halbleitersubstrat zuzuführen ist, und zwar auf eine positive Versorgungsspannung von z. B. +5 V hin, die zwischen den Spannungsversorgungsanschluß Vcc und einen Bezugspotentialanschluß oder Masseanschluß gelegt wird, die die externen Anschlüsse der integrierten Schaltung bilden. Auf diese Weise wird die Rückwärtsspannung an das körperliche Gate der n-Kanal-MOSFETs gelegt. Infolgedessen sind die Werte der parasitären Kapazitäten zwischen den Sources und den Drains der MOSFETs und dem Substrat verringert, wodurch die Arbeitsgeschwindigkeit der Schaltung erhöht wird.

Obwohl keine besondere Einschränkung besteht, ist das Speicherarray M-ARY von einem Aufbau mit gefalteter Bitleitung. In Fig. 1 ist ein Paar Reihen des Speicherarrays konkret dargestellt. Jede Speicherzelle weist einen Adreßwähl-MOSFET Qm und einen Datenspeicherkondensator Cs auf. Die Eingangs- und Ausgangsknoten mehrerer Speicherzellen sind mit vorgegebener Regelmäßigkeit verteilt, wie in der Figur dargestellt und mit einem Paar komplementärer, parallel angeordneter Datenleitungen D und verbunden.

Eine Vorladestufe PC1 ist durch einen Schalt-MOSFET vom n- Kanal-Typ gebildet, der zwischen die komplementären Datenleitungen D und eingesetzt ist, wie dies typischerweise durch einen MOSFET Q5 veranschaulicht wird.

Ein Leseverstärker SA wird durch eine CMOS-Latchschaltung gebildet, die, wie als typisch veranschaulicht, p-Kanal- MOSFETs Q7 und Q9 und n-Kanal-MOSFETs Q6 und Q8 sowie ein Paar Eingangs- und Ausgangsknoten aufweist, die mit den komplementären Datenleitungen D und verbunden sind. Obwohl keine besondere Einschränkung besteht, wird die Latchschaltung über die parallel geschalteten p-Kanal-MOSFETs Q12 und Q13 mit der Versorgungsspannung Vcc versorgt und ist über parallel geschaltete n-Kanal-MOSFETs Q10 und Q11 an die Massespannung Vss angeschlossen. Die Leistungsschalt-MOSFETs Q10 und Q11 und die MOSFETS Q12 und Q13 werden gemeinsam für Latchschaltungen verwendet, die in anderen ähnlichen Reihen innerhalb einer identischen Speicherbank angeordnet sind. Anders gesagt, sind die jeweiligen Sources der p-Kanal-MOS- FETs und der n-Kanal-MOSFETs in den Latchschaltungen innerhalb der identischen Speicherbank gemeinsam angeschlossen.

Die Gates der MOSFETs Q10 und Q12 werden jeweils mit komplementären Zeitsteuerpulsen Φpa1 und pa1 beaufschlagt, die den Leseverstärker SA mit einem Betriebszyklus aktivieren, während die Gates der MOSFETs Q11 und Q13 jeweils mit komplementären Zeitsteuerpulsen Φpa2 und Φpa2 beaufschlagt werden, die gegenüber den Zeitsteuerpulsen Φpa1 und pa1 nacheilen. Auf diese Weise wird der Betrieb des Leseverstärkers in zwei Stufen unterteilt. Wenn die Zeitsteuerpulse Φpa1 und pa1 erzeugt wurden, d. h. in der ersten Stufe, wird eine winzige Auslesespannung, die zwischen dem Paar Datenleitungen von der Speicherzelle aufgebracht wurde, verstärkt, ohne daß sie unerwünschten Pegelschwankungen unterliegt, und zwar dank der strombegrenzenden Wirkung der MOSFETs Q10 und Q12 mit relativ geringen Leitfähigkeiten. Wenn die Zeitsteuerpuls Φpa2 und pa2 erzeugt wurden, d. h., wenn die zweite Stufe begonnen hat, nachdem sich die Differenz zwischen den Potentialen der komplementären Datenleitungen durch die Verstärkungsfunktion des Leseverstärkers SA vergrößert hat, werden die MOSFETs Q11 und Q13 mit den relativ hohen Leitfähigkeiten in den jeweiligen 'Ein'-Zustand gebracht. Die Verstärkungsfunktion des Leseverstärkers SA wird durch den 'Ein'-Zustand der MOSFETs Q11 und Q13 verstärkt. Dank der Tatsache, daß die Verstärkungswirkung des Leseverstärkers SA auf diese Weise in den zwei unterteilten Stufen ausgeführt wird, können Daten mit hoher Geschwindigkeit ausgelesen werden, während unerwünschte Pegelschwankungen der komplementären Datenleitungen verhindert werden.

Obwohl keine besondere Einschränkung besteht, ist der Zeilendekoder R-DCR als Kombination zweigeteilter Zeilendekoder R-DCR1 und R-DCR2 ausgebildet. In der Figur ist eine Schaltungseinheit (entsprechend vier Wortleitungen) des zweiten Zeilendekoders R-DCR2 als typisch veranschaulicht. Gemäß der dargestellten Anordnung wird ein Wortleitungsauswahlsignal für die vier Wortleitungen durch eine NAND-Schaltung erzeugt, die eine CMOS-Schaltung ist, die aus n-Kanal-MOSFETs Q32-Q36 und p-Kanal-MOSFETs Q37-Q41 aufgebaut ist, die z. B. Adreßsignale &sub2;- &sub6; empfangen. Das Ausgangssignal der NAND-Schaltung wird durch einen CMOS-Inverter IV1 invertiert und dann über n-Kanal-Unterbrechungs-MOSFETs Q28-Q31 an die Gates von n-Kanal-Übertragungs-MOSFETs Q24-Q27 als Schaltstufen übertragen.

Während vom ersten Zeilendekoder R-DCR1 keine praxisbezogene Schaltung veranschaulicht ist, bildet diese vier Wortleitungsauswahl-Zeitsteuersignale Φx00-Φx11 aus einem Wortleitungsauswahl-Zeitsteuersignal Φx über Schaltstufen, die aus Übertragungsgate-MOSFETs und Unterbrechungs-MOSFETs ähnlich wie oben gebildet sind und die von Dekodiersignalen ausgewählt werden, die aus komplementären Adreßsignalen a&sub0;, &sub0; und a&sub1;, &sub1; mit zwei Bits gebildet werden. Die Wortleitungsauswahl-Zeitsteuersignale Φx00-Φx11 werden über Übertragungsgate-MOSFETs Q24-Q27 an die jeweiligen Wortleitungen übertragen.

Obwohl keine besondere Einschränkung besteht, wird das Zeitsteuersignal Φx00 synchron mit dem Zeitsteuersignal Φx auf hohen Pegel gebracht, wenn die Adreßsignale a&sub0; und a&sub1; auf niedrigem Pegel gehalten werden. Ebenso werden die Zeitsteuersignale Φx01, Φx10 und Φx11 jeweils synchron mit dem Zeitsteuersignal Φx auf hohen Pegel gebracht, wenn die Adreßsignale &sub0; und a&sub1;, a&sub0; und &sub1; sowie &sub0; und a&sub1; auf niedrigem Pegel gehalten werden.

So werden die Adreßsignale a&sub1; und a&sub1; als eine Art Wortleitungsgruppen-Auswahlsignale angesehen, um eine Unterscheidung zwischen den mehreren Wortleitungen zu treffen, wobei eine Gruppe von Wortleitungen (W0 und W1, nachfolgend als "erste Wortleitungsgruppe" bezeichnet), die den mit der Datenleitung D verbundenen Speicherzellen entsprechen, und eine Gruppe von Wortleitungen (W2 und W3, im folgenden als "zweite Wortleitungsgruppe" bezeichnet) den mit der Datenleitung D verbundenen Speicherzellen entsprechen.

Durch Zweiteilen des Zeilendekoders in die Zeilendekoder R-DCR1 und R-DCR2 kann die Teilung (das Intervall) der Zeilendekoder R-DCR2 und die Teilung der Wortleitungen gleichgemacht werden. Infolgedessen tritt kein nutzloser Raum auf dem Halbleitersubstrat auf. MOSFETs Q20-Q23 werden zwischen den jeweiligen Wortleitungen und dem Massepotential eingefügt. Das Ausgangssignal der NAND-Schaltung wird den Gates der MOSFETs Q20-Q23 zugeführt, wodurch die Wortleitungen in nichtausgewählten Zuständen auf das Massepotential fixiert werden.

Obwohl keine besondere Einschränkung besteht, sind die Wortleitungen mit Rücksetz-MOSFETs Q1-Q4 an der entfernten Endseite derselben versehen (den Enden derselben, die der Dekoderseite abgewandt liegen). Die MOSFETs Q1-Q4 gehen in den 'Ein'-Zustand über, wenn sie einen Rücksetzpuls Φpw empfangen, wodurch die ausgewählte Rückleitung von ihren beiden Enden her auf Massepegel rückgesetzt wird. Die Zeilengruppenadreßsignale &sub7; (a&sub7; und &sub7;) und &sub8; (a&sub8; und &sub8;) der verbleibenden zwei Bits werden als Schaltsignale (Auswahlsignale) für Bänke verwendet (ein Speicherarray ähnlich wie das obige, das in mehrere Teile unterteilt ist).

Ein Zeilenadreßpuffer X-ADB empfängt (Zeilen-) Adreßsignale, die von äußeren Anschlüssen A0-A8 zugeführt werden, und er bildet interne Adreßsignale a&sub0;-a&sub8; aus, die in Phase mit den von den externen Anschlüssen zugeführten Adreßsignalen sind und führt diese einem später zu beschreibenden Multiplexer zu.

Ein Spaltenschalter C-SW verbindet wahlweise die komplementären Datenleitungen D und und gemeinsame komplementäre Datenleitungen CD und , wie typischerweise durch MOSFETs Q42 und Q43 veranschaulicht. Die Gates dieser MOSFETs Q42 und Q43 werden von einem Spaltendekoder C-DCR mit einem Auswahlsignal versorgt.

Die Spaltenauswahl-Zeitsteuerung des Spaltendekoders C-DCR wird durch ein Datenleitungsauswahl-Zeitsteuersignal Φy gesteuert. Nach einer vorgegebenen Spaltenauswahl-Zeitsteuerung dekodiert der Spaltendekoder C-DCR die internen Adreßsignale a&sub9;-a&sub1;&sub4; und die in Gegenphase liegenden internen Adreßsignale &sub9;- &sub1;&sub4; die von einem Spaltenadreßpuffer Y-ADB zugeführt werden, um dadurch das Auswahlsignal zu bilden, das dem Spaltenschalter C-SW zugeführt wird.

Der Spaltenadreßpuffer Y-ADB empfängt (Spalten-) Adreßsignale, die von äußeren Anschlüssen A9-A14 zugeführt werden, und er bildet interne Adreßsignale a&sub9;-a&sub1;&sub4;, die in Phase mit den von den externen Anschlüssen gelieferten Adreßsignalen stehen, sowie interne Adreßsignale &sub9;- &sub1;&sub4;, die gegenphasig zu den genannten externen Signalen stehen (nachfolgend werden beide internen Adreßsignale gemeinsam als &sub9;- &sub1;&sub4; bezeichnet), und er liefert diese an den Spaltendekoder C-DCR. Ebenso soll &sub0;- &sub8; die internen Adreßsignale a&sub0;-a&sub8; und die dazu gegenphasigen internen Adreßsignale &sub0;- &sub8; bezeichnen.

Ein Vorlade-MOSFET Q44 vom n-Kanal-Typ, der eine Vorladestufe bildet, ist zwischen die gemeinsamen komplementären Datenleitungen CD und eingefügt. Ein Paar Eingangs- und Ausgangsknoten eines Hauptverstärkers MA mit einem Schaltungsaufbau ähnlich demjenigen des Leseverstärkers SA ist an die gemeinsamen komplementären Datenleitungen CD und angeschlossen.

Bei einem Auslesevorgang wird ein Datenausgangspuffer DOB durch ein Zeitsteuersignal rw hierfür in den Betriebszustand versetzt, und er verstärkt das Ausgangssignal des Hauptverstärkers und gibt es an einem externen Anschluß I/O aus. Bei einem Schreibablauf wird der Ausgang des Datenausgangspuffers DOB durch das Zeitsteuersignal rw auf einen Zustand hoher Impedanz gebracht. Beim Schreibablauf wird ein Dateneingangspuffer DIB durch ein Zeitsteuersignal Φrw für denselben in einen Betriebszustand versetzt, und er überträgt komplementäre Schreibsignale entsprechend einem vom externen Anschluß I/O aus zugeführten Schreibsignal an die gemeinsamen komplementären Datenleitungen CD und . Dadurch werden Daten in die ausgewählte Speicherzelle eingeschrieben. Darüber hinaus wird beim Ausleseablauf der Ausgang des Dateneingangspuffers DIB durch das Zeitsteuersignal Φrw auf einen Zustand hoher Impedanz gebracht.

Für den Schreibablauf in die dynamische Speicherzelle, die den Adreßwahl-MOSFET Qm und den Datenspeicherkondensator Cs aufweist, wie oben beschrieben, ist, um volles Einschreiben in den Datenspeicherkondensator Cs zu bewirken, anders gesagt, um zu verhindern, daß ein Pegelverlust eines hohen Schreibpegels im Datenspeicherkondensator Cs aufgrund der Schwellenspannungen des Adreßwahl-MOSFET Qm usw. auftritt, eine (nicht dargestellte) Wortleitungs-Bootstrap-Schaltung vorhanden, die vom Wortleitungsauswahl-Zeitsteuersignal Φx gestartet wird. Unter Verwendung des Wortleitungsauswahl- Zeitsteuersignals Φx und des zugehörigen verzögerten Signals verleiht die Wortleitungs-Bootstrap-Schaltung dem hohen Pegel des Wortleitungsauswahl-Zeitsteuersignals Φx einen hohen Pegel, der über denjenigen der Versorgungsspannung Vcc hinausgeht.

Die verschiedenen, oben angegebenen Zeitsteuersignale werden durch die folgenden Schaltungsblöcke gebildet.

Mit einem Schaltungssymbol ATD veranschaulicht, ist ein Adreßsignalübergangsdetektor, der, obwohl keine besondere Einschränkung dahingehend besteht, die Adreßsignale a&sub0;-a&sub8; (oder &sub0;- &sub8;) und Adreßsignale a&sub9;-a&sub1;&sub4; (oder &sub9;- &sub1;&sub4;) empfängt, und die Übergänge hinsichtlich ansteigenden oder abfallenden Flanken derselben ermittelt. Obwohl keine besondere Einschränkung besteht, ist der Adreßsignalübergangsdetektor ATD aus Exklusiv-ODER-Schaltungen, die die Adreßsignale a&sub0;-a&sub8; bzw. die zugehörigen verzögerten Signale empfangen, einer UND-Schaltung, die die Ausgangssignale der Exklusive- ODER-Schaltungen empfängt, und ähnlichen Schaltungen, die die Adreßsignale a&sub9;-a&sub1;&sub4; empfangen, aufgebaut. D. h. daß Exklusivschaltungen, die die Adreßsignale und die verzögerten Signale dieser Adreßsignale empfangen, für die jeweiligen Adreßsignale vorhanden sind. Wenn sich irgendeines der Adreßsignale a&sub0;-a&sub8; geändert hat, bildet der Adreßsignalübergangsdetektor ATD einen Adreßsignalübergangsermittlungspuls Φr für die Zeilengruppe synchron mit dem Zeitpunkt der Änderung. Ebenso wird, wenn sich irgendeines der Adreßsignale a&sub9;-a&sub1;&sub4; geändert hat, ein Adreßsignalübergangsdetektorpuls Φc für die spaltengruppe gebildet.

Mit einem Schaltungssymbol TG dargestellt, ist ein Zeitsteuerungsgenerator, der die hauptsächlichen Zeitsteuerungssignale erzeugt, wie sie vorstehend als typisch angegeben wurden. D. h. daß der Zeitsteuergenerator TG ein Schreibfreigabesignal und ein Chipauswahlsignal erhält, die von externen Anschlüssen zugeführt werden, zusätzlich zu den Adreßsignalübergangsermittlungspulsen Φr und Φc, um die Reihen der Zeitsteuerpulse zu bilden.

Ein Schaltungssymbol REFC bezeichnet eine Automatikauffrischschaltung, die Auffrischadreßzähler, einen Zeitgeber usw., was nicht dargestellt ist, beinhaltet. Die Automatikauffrischschaltung REFC wird dadurch gestartet, daß ein von einem externen Anschluß zugeführtes Auffrischsignal auf niedrigen Pegel gebracht wird. Genauer gesagt, wird die Automatikauffrischschaltung REFC dann, wenn das Auffrischsignal auf niedrigen Pegel geführt wird, während das Chipauswahlsignal auf hohem Pegel gehalten wird, als Reaktion in einen Betriebszustand überführt. Dann liefert die Schaltung REFC ein Steuersignal Φref an den Multiplexer MPX, was den Multiplexer dazu veranlaßt, interne Adreßsignale b&sub0; -b&sub8; aus den Auffrischadreßzählern CT1 und CT2 (was später beschrieben) innerhalb der Schaltung REFC an den Zeilendekoder R-DCR zu übertragen. Auf diese Weise wird ein Auffrischablauf (automatisches Auffrischen) auf Grundlage der Auswahl einer den internen Adreßsignalen entsprechenden Wortleitung ausgeführt. Zusätzlich arbeitet dann, wenn das Auffrischsignal auf niedrigem Pegel gehalten wird, der Zeitgeber, und die Auffrischadreßzähler (CT1, CT2) werden mit jeder festgelegten Zeitspanne inkrementiert, wodurch zwischenzeitlich aufeinanderfolgende Auffrischabläufe (Selbstauffrischung) ausgeführt werden.

Um den wesentlichen Auffrischzyklus zu verlängern, um geringen Leistungsverbrauch zu erzielen, ist die Automatikauffrischschaltung REFC mit einer Adreßeinstellfunktion versehen, die einen Auffrischzyklus für die meisten Speicherzellen mit langen Datenverweilzeiten aufbringt, und einen Auffrischzyklus für Speicherzellen mit kurzen Datenverweilzeiten.

Einzelheiten werden weiter unten beschrieben; die Adreßsignale b&sub0;-b&sub8; werden als Adressen zum Auffrischen der Speicherzellen mit den langen Datenverweilzeiten (400-1000 ms) verwendet. Andererseits werden Adreßsignale c&sub0;-c&sub8; dem Multiplexer MPX abhängig vom Ausgangssignal eines Zählers CT3 (was später beschrieben wird) innerhalb der Schaltung REFC zugeführt. Die Adreßsignale c&sub0;-c&sub8; werden als Adressen zum Auffrischen der Speicherzellen mit den kurzen Datenverweilzeiten (einige ms) verwendet. Der Multiplexer MPX überträgt bei einem Auffrischablauf entweder die Adreßsignale b&sub0;-b&sub8; oder c&sub0;-c&sub8; an den Zeilendekoder R-DCR.

Ein Beispiel einer Einrichtung zum Realisieren der vorstehend genannten Funktion ist in Fig. 2 veranschaulicht. In dieser Figur ist ein Schaltbild eines Ausführungsbeispiels sowohl der Automatikauffrischschaltung REFC als auch des Multiplexers MPX dargestellt.

Obwohl keine besondere Einschränkung besteht, besteht der Adreßzähler zum Erzeugen der Adreßsignale zum Auffrischen aus zwei Zählerstufen CT1 und CT2, die als Kaskade geschaltet sind. Die erste Zählerstufe CT1, deren Eingangssignal mit dem vom externen Anschluß zugeführten Auffrischsteuersignal oder mit einem auf Grundlage der von einer nicht dargestellten Zeitgeberstufe ausgegebenen Pulse gebildeten Inkrementpuls Φ geliefert wird, ist eine 1/5-Zählerschaltung, die einen 3-Bit-Zähler verwendet, obwohl keine besondere Einschränkung besteht.

Das geringstsignifikante Bit b&sub0; und das nächste Bit b&sub1; dieser Zählerstufe CT1 werden als Auffrischadreßsignale verwendet, die den Adreßsignalen A&sub0;-A&sub1; aus 2 Bits unter den Adreßsignalen A&sub0;-A&sub8; bestehen, und das verbleibende Signal des höchstsignifikanten Bits wird dem Eingang der zweiten Zählerstufe CT1 als Übertragsignal ca zugeführt. Diese binäre Zählerstufe CT2 mit 7 Bits bildet die Adreßsignale b&sub2;- b&sub8;, die den verbleibenden Bits unter den Adreßsignalen A&sub0;- A&sub8; der Zeilengruppe entsprechen. Dieses Ausführungsbeispiel ist dadurch gekennzeichnet, daß das geringstsignifikante Bit b&sub2; der Zählerschaltung CT2 das Übertragssignal ca erhält, also nicht das Adreßsignal b&sub1; des direkt vorangehenden Bits. Die Adreßsignale b&sub0;-b&sub8; werden dem später zu beschreibenden Multiplexer MPX zugeführt.

Das Signal des höchstsignifikanten Bits der ersten Zählerstufe CT1, also das Übertragssignal ca wird andererseits für den Auffrischablauf der Speicherzellen verwendet, deren Datenverweilzeiten kurz sind. Obwohl keine besondere Einschränkung besteht, wird das Übertragssignal ca dem Eingang einer dritten Zählerstufe als Teil einer Adreßschaltstufe zugeführt. Diese Zählerstufe CT3 ist eine 1/4-Zählerstufe. Die 2-Bit-Ausgangssignale d&sub0; und d&sub1; der Binärzählerstufe CT3 werden durch eine Dekoderschaltung DCR in vier Auswahlsignale DS&sub0;-DS&sub3; umgewandelt.

Die Auswahlsignale DS&sub0;-DS&sub3; werden als Auswahlsignale für Speicherschaltungen verwendet, um die Adressen der Wortleitungen zu bezeichnen, an die die Speicherzellen mit den kurzen Datenverweilzeiten angeschlossen sind. Als Adreßspeicherstufen sind Speicherstufen R0-R3 vorhanden, die Adreßsignale zum Bezeichnen der Adressen der vier Wortleitungen speichern. Die Auswahlsignale DS&sub0;-DS&sub3; werden jeweils an die Speicherstufen R0-R3 gegeben.

Fig. 3 zeigt ein Beispiel einer brauchbaren Schaltung für 1 Bit (Signal c&sub0;) der Speicherstufen R0-R3. Die anderen Bits (Signale c&sub1;-c&sub8;) sind ähnlich angeordnet. Gemäß der Figur werden die Auswahlsignale DS&sub0;-DS&sub3; den Gates von n-Kanal- MOSFETs Q71-Q74 zugeführt. Sicherungseinrichtungen F1- F4, die aus polykristallinen Siliziumschichten bestehen, obwohl keine besondere Beschränkung dahingehend besteht, sind jeweils zwischen den Sources der MOSFETs Q71-Q74 und dem Nassepotentialpunkt der Schaltung angeordnet. Die Drains der MOSFETs Q71-Q74 sind zusammengeschaltet, und es ist ein p-Kanal-MOSFET Q70 als Lasteinrichtung vorhanden. D. h. daß in der Speicherstufe R0 eine Schaltungseinheit zum Ausgeben des Signals c&sub0; aus dem MOSFET Q71 und der Sicherung F1 aufgebaut ist. Das Signal c&sub0;, das auszugeben ist, wenn jede der Speicherschaltung R1-R3 ausgewählt wird, ist durch eine ähnlich ausgebildete Schaltungseinheit aufgebaut. Die Widerstandswerte der Sicherungseinrichtungen F1-F4 werden durch Erhitzen unter Verwendung z. B. eines Laserstrahls verändert, oder diese Sicherungseinrichtungen werden durchgeschmolzen, abhängig von den Adressen der Wortleitungen, an die die Speicherzellen mit den kurzen Datenverweilzeiten angeschlossen sind. Die Auswahlsignale DS&sub0;-DS&sub3; werden alternativ auf hohen Pegel geführt. Daher werden nur die MOSFETs einer beliebigen ausgewählten Speicherschaltung in den 'Ein'-Zustand überführt. Infolgedessen wird ein Adreßsignal c&sub0; von hohem Pegel/niedrigem Pegel, entsprechend z. B. dem Vorhandensein oder Fehlen des Durchschmelzens der Sicherungseinrichtung der ausgewählten Speicherstufe, übertragen. Ebenso werden die Signale c&sub1;-c&sub8; von jeder der über die Signale DS&sub0;-DS&sub8; ausgewählten Speicherstufen R0-R3 übertragen.

Da bei diesem Ausführungsbeispiel vier Sätze von Speicherstufen R0-R3 vorhanden sind, wie in Fig. 2 dargestellt, können Speicherzellen mit kurzen Datenverweilzeiten, die mit bis zu vier Wortleitungen verbunden sind, aufgefrischt werden. Wie oben beschrieben, dienen die Auswahlsignale DS&sub0;- DS&sub3; dazu, die in den jeweils zugehörigen Speicherstufen R0- R3 abgelegten Adreßsignale selektiv zu übertragen. Die auf diese Weise alternativ ausgegebenen Adreßsignale c&sub0;-c&sub8; werden dem folgenden Multiplexer MPX zugeführt.

Der Multiplexer MPX wählt als Teil einer Adreßschaltstufe beliebige der Adreßsignale a&sub0;-a&sub3;, der Signale b&sub0;-b&sub8; und der Signale c&sub0;-c&sub8; aus und gibt diese aus. Die Schaltungseinheit im Multiplexer MPX, die die Signale für ein Bit selektiv überträgt, ist aus den folgenden Schaltungselementen aufgebaut.

Ein p-Kanal-MOSFET Q50 wird als Lastwiderstand in solcher Weise verwendet, daß sein Gate dauernd mit dem Massepotential der Schaltung versorgt wird. Die Source dieses MOSFET 50 ist mit der Spannung Vcc der Spannungsquelle verbunden. Der MOSFET Q50 wird als gemeinsame Lasteinrichtung von n- Kanal-Treiber-MOSFETs in drei Reihenschaltungen verwendet, was weiter unten ausgeführt wird. Übrigens ist diese Schaltungseinheit eine Schaltung für die internen Adreßsignale a&sub0;&sub1; b&sub0; und c&sub0;, entsprechend dem Adreßsignal A&sub0;.

Eine Reihenschaltung besteht aus n-Kanal-MOSFETs Q57 und Q58. Das Gate des MOSFET Q57 wird mit dem Ausgangssignal einer Inverterstufe IV3 versorgt, die das Auffrischsteuersignal Φref empfängt, während dem Gate des MOSFET Q58 das Adreßsignal a&sub0; zugeführt wird, das vom Adreßpuffer X-ADB ausgegeben wird. Die anderen beiden Reihenschaltungen bestehen jeweils aus MOSFETs Q51, Q52 und Q53 sowie MOSFETs Q54, Q55 und Q56. Die Gates der MOSFETs Q51 und Q54 werden gemeinsam mit dem Auffrischsteuersignal Φref versorgt. Das Gate des MOSFET Q52 einer der beiden oben genannten beiden Reihenschaltungen wird mit dem Übertragssignal ca versorgt, während dem Gate des MOSFET Q53 das Adreßsignal c&sub0; von der Speicherstufe zugeführt wird. Darüber hinaus wird dem Gate des MOSFET Q55 der anderen der beiden oben genannten Reihenschaltungen das Ausgangssignal einer Inverterstufe IV2 zugeführt, die da Übertragssignal ca empfängt, während dem Gate des MOSFET Q56 das Adreßsignal b&sub0; zugeführt wird, das von der Auffrischadreßzählerstufe gebildet wird.

Eine andere Schaltungseinheit, die in typischer Form veranschaulicht ist und dem höchstsignifikanten Bit (A&sub8;) entspricht, ist ähnlich wie die obige aus MOSFETs Q60-Q68 aufgebaut.

Anschließend wird der erfindungsgemäße Auffrischablauf unter Bezugnahme auf ein in Fig. 4 dargestelltes Zeitablaufdiagramm beschrieben.

In einem nicht dargestellten Fall, bei dem sich die Schaltung nicht im Auffrischbetrieb befindet, schaltet der niedrige Pegel des Steuersignals Φref die MOSFETs Q51 und Q54 (Q61 und Q64) des Multiplexers MPX 'aus' und schaltet den MOSFET Q57 (Q67) desselben 'ein'. Dadurch überträgt der Multiplexer MPX die Adreßsignale a&sub0;-a&sub8;, und er überträgt nicht die Signale b&sub0;-b&sub8; oder c&sub0;-c&sub8;.

Andererseits wird beim Auffrischbetrieb das dem externen Anschluß zugeführte Auffrischsignal für vergleichsweise kurze Zeit auf niedrigen Pegel gebracht, oder es bleibt dauernd auf niedrigem Pegel, wie oben angemerkt, wodurch der Inkrementpuls gebildet wird. Zu diesem Zeitpunkt wird das Auffrischsteuersignal Φref auf hohen Pegel gebracht, und es schaltet den Multiplexer MPX auf die Auffrischadressen. D. h., da das Ausgangssignal der Inverterschaltung IV3 des Multiplexers MPX durch den hohen Pegel des Auffrischsteuersignals Φref auf niederen Pegel gebracht wird, werden die MOSFETs Q57 und Q67 in die 'Aus'-Zustände gebracht. Daher wird das Zuliefern der vom Adreßpuffer X-ADB ausgegebenen Adreßsignale a&sub0;-a&sub8; verboten. Zu diesem Zeitpunkt werden die MOSFETs Q51 und Q54, Q61 und Q64 usw. des Multiplexers MPX durch den hohen Pegel des Auffrischsteuersignals Φref in den 'Ein'-Zustand gebracht. Wenn das Übertragssignal ca niederen Pegel einnimmt, werden die MOSFETs Q52, Q62 usw. in den 'Aus'-Zustand gebracht, und die MOSFETs Q55, Q65 usw. werden in den 'Ein'-Zustand gebracht. Daher liefert der Multiplexer MPX die dem Gate der MOSFETs Q56, Q66 usw. zugeführten Auffrischadreßsignale b&sub0;-b&sub8; weiter. Im Gegensatz hierzu werden, wenn das Übertragssignal ca auf hohem Pegel ist, was weiter unten beschrieben wird, die MOSFETs Q52, Q62 usw. in den 'Ein'-Zustand geschaltet, und die MOSFETs Q55, Q65 usw. werden in den 'Aus'-Zustand geschaltet. Daher liefert der Multiplexer MPX die den Gates der MOSFETs Q53, Q63 usw. zugeführten, von der Speicherstufe ausgegebenen Auffrischadreßsignale c&sub0;-c&sub8; weiter. D. h. daß dann, wenn das Signal ca auf niederem Pegel bzw. auf hohem Pegel ist, die Speicherzellen mit den langen Datenverweilzeiten bzw. die Speicherzellen mit den kurzen Datenverweilzeiten jeweils aufgefrischt werden.

Die Zählerstufe CT1 führt einen Zählablauf synchron mit dem Abfall des ihm zugeordneten Inkrementpulses Φ aus. Da das Signal des höchstsignifikanten Bits dieser Zählerschaltung CT1 das Übertragsignal ca wird und dem Eingang der Zählerstufe CT2 der folgenden Stufe zugeführt wird, führt diese Zählerschaltung CT2 einen Inkrementablauf bei jedem Abfallen desselben aus. Daher wird, von den Inkrementpulsen Φ aus gesehen, der Inkrementablauf für die ersten Auffrischadreßsignale b&sub0;-b&sub8;, die von den Zählerstufen CT1 und CT2 gebildet werden, im Verhältnis 1 : 5 unterbrochen.

Wenn der Inkrementablauf unterbrochen ist, anders gesagt, zu jedem Zeitpunkt, zu dem das Übertragssignal ca auf hohen Pegel gebracht wurde, wird der Multiplexer MPX, wie oben beschrieben, umgeschaltet und dazu veranlaßt, die in der Speicherstufe abgelegten Adreßsignale c&sub0;-c&sub8; weiterzuliefern, welche Speicherstufe durch eines der durch Dekodieren der Ausgangssignale der Zählerstufe CT3 gebildeten Auswahlsignale DS&sub0;-DS&sub3; bezeichnet wird. Wenn sich das Übertragssignal ca von hohem auf niedrigen Pegel geändert hat, wird darüber hinaus ein Inkrementablauf der Zählerschaltung CT3 ausgeführt, und das nächste Auswahlsignal wird gebildet.

Wegen dieser Abläufe wird der Inkrementablauf der Auffrischadreßsignal b&sub0;-b&sub8; durch vier Inkrementpulse unter fünf Inkrementpulsen ausgeführt, und die gespeicherten Adreßsignale c&sub0;-c&sub8; werden durch den verbleibenden einen Inkrementpuls zugeführt. D. h. daß ein Durchgang von Auffrischzyklen bei diesem Ausführungsbeispiel nicht aus 512 (= 4 · 128) Zyklen, sondern aus 5 · 128 = 640 Zyklen in dem Fall besteht, bei dem die Adreßsignale aus 9 Bits bestehen, wie oben beschrieben. In den 640 Zyklen erfolgt das Auffrischen für die vier Wortleitungen, an die die Speicherzellen mit den kurzen Datenverweilzeiten angeschlossen sind, insgesamt 128 mal. Genauer gesagt, wird jede Wortleitung 32mal aufgefrischt. D. h. daß die Speicherzellen mit den kurzen Datenauffrischzeiten 32mal den Auffrischabläufen unterzogen werden, in einer Periode, innerhalb der nur einmal ein Auffrischablauf für die normalen Speicherzellen (mit den langen Datenverweilzeiten) ausgeführt wird.

Wenn sich die Auffrischadreßsignale, wie oben beschrieben, geändert haben, werden die Adreßsignal-Übergangsermittlungspulse Φr und Φc vom Adreßsignalübergangsdetektor ATD gebildet.

Der Zeitsteuergenerator TG setzt die Auswahlschaltung des Speicherarrays M-ARY synchron mit den Adreßsignal-Übergangsermittlungspulsen Φr und Φc einmal zurück. D. h. daß der Leseverstärker SA durch die Zeitsteuerpulse Φpa1 und Φpa2 ( pa1, pa2) in den Ruhezustand gebracht wird, um die komplementären Datenleitungen D und auf hohen Pegel und niederen Pegel in einem Zustand mit unabhängigem Potential, entsprechend den zuvor gelesenen oder geschriebenen Daten zu bringen. Zusätzlich werden das Wortleitungs-Auswahlsteuersignal Φx und das Datenleitungsauswahlsignal Φy auf niederen Pegel gebracht, um die jeweiligen Dekoder in den Ruhezustand zu überführen. Danach wird ein Vorladungspuls Φpcw einmal auf hohen Pegel gebracht, um die komplementären Datenleitungen kurzzuschließen, wobei der halbe Vorladeablauf, wie vorstehend angemerkt, ausgeführt wird. Nach dem Ende dieses Vorladeablaufs wird das Wortleitungs-Auswahlsteuersignal Φx auf hohen Pegel gebracht, um die Wortleitung gemäß dem empfangenen Adreßsignalen auszuwählen. Anschließend wird der Leseverstärker SA durch die Zeitsteuerpulse Φpa1 und Φpa2 ( pa1, pa2) in den aktiven Zustand gebracht, um den auf die komplementären Datenleitungen D und aus der Speicherzelle ausgelesenen, dort gespeicherten Datenwert zu verstärken und um ihn auf diese komplementären Datenleitungen D und zu übertragen. Ladungen, wie der gespeicherte Datenwert der Speicherzelle, die einmal beinahe durch den Wortleitungsauswahlablauf zerstört wurden, werden dadurch wiederhergestellt, daß die verstärkten Pegel der komplementären Datenleitungen D und direkt empfangen werden. Der gespeicherte Datenwert der Speicherzelle wird durch solche Abläufe aufgefrischt.

Bei Lese- oder Schreibabläufen bildet der Spaltendekoder C-DCR ein Auswahlsignal entsprechend dem Datenleitungs-Auswahlzeitsteuersignal Φy und liefert dieses an den Spaltenschalter C-SW. Dadurch wird ein Paar Datenleitungen D und und die gemeinsamen komplementären Datenleitungen CD und gekoppelt, wodurch die den Pegeln auf den gekoppelten Datenleitungen D und entsprechenden Daten auf den gemeinsamen komplementären Datenleitungen CD und erscheinen. Beim Ausleseablauf werden Lesesignale, die auf die gemeinsamen komplementären Datenleitungen CD und ausgelesen wurden, durch den Hauptverstärker MA verstärkt. Der Datenausgangspuffer DOB wird durch den hohen Pegel des Zeitsteuerpulses rw in den aktiven Zustand gebracht, um ein Leseausgangssignal Dout am externen Anschluß I/O auszugeben. Beim Schreibablauf werden die Schreibsignale von hohem bzw. niedrigem Pegel, die über den Dateneingangspuffer DIB, der durch den hohen Pegel des Zeitsteuerpulses Φrw in den aktiven Zustand überführt wurde, geliefert wurden, über die gemeinsamen komplementären Datenleitungen CD, , die Spaltenschalt-MOSFETs Q42, Q43 und die komplementären Datenleitungen D, in die Speicherzelle eingeschrieben (das Vorstehende ist nicht veranschaulicht).

Beim vorstehend beschriebenen Auffrischablauf wird, wenn die für einen Durchgang mit 640 Zyklen erforderliche Zeitspanne beispielsweise auf 64 ms gesetzt wird, eine Auffrischperiode für die normalen Speicherzellen auf 64 ms gesetzt, und die Auffrischperiode für die Speicherzellen mit den kurzen Datenverweilzeiten wird auf 2 ms gesetzt, was 1/32 der vorstehenden Auffrischperiode ist.

Auf diese Weise kann die Anzahl von Auffrischungen stark gegenüber demjenigen Fall verringert werden, bei dem alle Speicherzellen mit derselben Periode von 2 ms aufgefrischt werden, wie beim Stand der Technik, und demgemäß kann ein niedrigerer Leistungsverbrauch erzielt werden.

Gemäß der Erfindung werden die folgenden Wirkungen erzielt:

(1) Das Auffrischen von Speicherzellen mit kurzen Datenverweilzeiten wird überspringend in Auffrischzyklen eingefügt, wodurch eine Auffrischperiode insgesamt verlängert werden kann. Dies ermöglicht es, die Anzahl von Auffrischungen stark zu verringern und bringt damit die Wirkung mit sich, daß eine starke Verringerung des Leistungsverbrauchs erzielt werden kann.

(2) Eine durch (2n-1) teilende Zählerstufe wird als Stufe verwendet, die die Auffrischperioden für Speicherzellen mit kurzen Datenverweilzeiten überspringend in Auffrischzyklen liefert, wobei das höchstsignifikante Bit derselben verwendet wird. Dies bringt die Wirkung mit sich, daß zwei Arten von Auffrischperioden durch eine einfache Schaltung erzeugt werden können.

(3) Durch geeignetes Einstellen einer von zwei Arten von Auffrischperioden ist es möglich, zu verhindern, daß Speicherzellen mit sehr kurzen Datenverweilzeiten als fehlerhafte Bits behandelt werden.

(4) Dank Punkt (3) wird der verfügbare Prozentsatz von Halbleiterspeicherprodukten erhöht.

(5) Es ist möglich, die Zeitspanne zu verlängern, in der auf einen Speicher zugegriffen werden kann.

Während obenstehend die vom Erfinder getätigte Erfindung konkret in Zusammenhang mit Ausführungsbeispielen beschrieben wurde, erübrigt es sich, darauf hinzuweisen, daß diese Erfindung nicht auf die vorstehenden Ausführungsbeispiele beschränkt ist, sondern daß sie in verschiedener Weise innerhalb des Umfangs der Erfindung, wie sie durch die beigefügten Ansprüche festgelegt ist, verändert werden kann.

Beispielsweise ist es, um die Adreßsignale c&sub0;-c&sub8; für N Wortleitungen zu speichern, auch zulässig, einen 1/N-Zähler CT3 und eine Anzahl N an Speicherstufen auszubilden.

Der Zähler CT1 kann ohne weiteres ein durch neun (= 2³ + 1) teilender Zähler sein. Dabei liefert der Zähler CT1 die Signale b&sub0;-b&sub2;.

Beim Ausführungsbeispiel werden die internen komplementären Adreßsignale &sub0;- &sub8; durch die Ausgangssignale des Multiplexers ( &sub0;- &sub8;, b&sub0;-b&sub8; oder c&sub0;-c&sub8;) und die invertierten Signale derselben gebildet. Jedoch können die durch den Zeilenadreßpuffer X-ADB erhaltenen komplementären Signale &sub0;- &sub8; auch gut dem Multiplexer MPX zugeführt werden. In diesem Fall werden auch die anderen Adreßsignale b&sub0;-b&sub8; und c&sub0;- c&sub8; dem Multiplexer MPX in der Form komplementärer Signale &sub0;- b&sub8; und &sub0;- &sub8; zugeführt. Durch diese Maßnahme kann der Halbleiterspeicher eine hohe Betriebsgeschwindigkeit erhalten.

Obwohl die Schaltung etwas kompliziert ist, sollte der Multiplexer MPX wünschenswerterweise durch die Verwendung einer CMOS-Schaltung das Auftreten von Gleichstrom verhindern, die z. B. durch das vorstehend beschriebene Steuersignal in den Betriebszustand oder den Zustand mit hoher Ausgangsimpedanz gebracht wird. Zusätzlich kann die Schaltung zum Erzeugen der überspringenden Auffrischperioden in den Auffrischzyklen jede beliebige Schaltung sein. Die Adreßspeicherstufe kann eine beliebige andere als eine Schaltung mit einer Sicherungseinrichtung sein, z. B. eine Schaltung, bei der die Gates von MOSFETs selektiv zerstört werden.

Praxisgerechte Schaltungsanordnungen der anderen Peripherieschaltungen, die den dynamischen RAM aufbauen, können verschiedenen Leistungsgesichtspunkten genügen. Beispielsweise können die Adreßsignale gut in Multiplexweise von gemeinsamen Adreßsignalen synchron mit Adreßabtastsignalen und zugeführt werden. Als Auffrischstartsystem ist es in diesem Fall möglich, verschiedene Leistungsgesichtspunkte zu nutzen wie ein System, bei dem das Spaltenadreß-Abtastsignal vor dem Zeilenadreß-Abtastsignal (CBR) auf den niedrigen Pegel gebracht wird. Darüber hinaus kann die Bezugsspannung für den Leseablauf der Speicherzelle gut unter Verwendung einer Blindzelle gebildet werden.

Die vorliegende Erfindung wirkt dann besonders gut, wenn der Kondensator der Speicherzelle ein MIS(Metal-Insulator-Semiconductor)-Kondensator ist, dessen eine Elektrode als Halbleitersubstrat oder Halbleiterbereich ausgebildet ist. Jedoch ist die vorliegende Erfindung unabhängig von der Struktur des Kondensators anwendbar.

Die Erfindung kann in großem Umfang für Halbleiterspeicher, z. B. einen dynamischen RAM verwendet werden, die eingebaute Auffrischschaltungen aufweisen.


Anspruch[de]

1. Halbleiterspeicher mit

mehreren Speicherzellen und

einer ersten gekoppelten Einrichtung zum Auffrischen der Speicherzellen bestimmter Adressen mit einer ersten Periode, gekennzeichnet durch eine zweite gekoppelte Einrichtung zum Auffrischen der Speicherzellen, mit Ausnahme der mit der ersten Periode aufgefrischten Speicherzellen, mit einer zweiten Periode, die länger ist als die erste Periode.

2. Halbleiterspeicher nach Anspruch 1, wobei die Auffrischung mit der ersten Periode mehrmals in einem Zeitintervall durchgeführt wird, in dem die Auffrischung mit der zweiten Periode einmal erfolgt.

3. Halbleiterspeicher nach Anspruch 1 oder 2, umfassend eine Auffrisch-Steuerschaltung (REFC) mit einer Adreßzählerstufe (CT1, CT2), die Auffrisch-Adreßsignale bildet, eine Adreßspeicherstufe (R0 . . . R3), die bestimmte Auffrischadressen anzeigt, und eine Adreßschaltstufe (CT3, DCR), die die in der Adreßspeicherstufe (R0 . . . R3) enthaltenen bestimmten Auffrischadressen zyklisch adressiert, so daß eine neue bestimmte Auffrischadresse ausgegeben wird, sooft die Adreßzählerstufe (CT1, CT2) mehrere Erhöhungsvorgänge durchführt.

4. Halbleiterspeicher nach Anspruch 3, wobei die Adreßzählerstufe eine erste durch (2n + 1) teilende Zählerstufe (CT1), die einen Erhöhungsimpuls (Φ) erhält, und eine zweite Zählerstufe (CT2) umfaßt, die ein Ausgangssignal der höchsten Bitstelle der ersten Zählerstufe (CT1) erhält, wobei die Auffrisch-Adreßsignale (b0 . . . b8) von Ausgangssignalen der jeweiligen Bitstellen der ersten Zählerstufe (CT1) mit Ausnahme der höchsten Bitstelle und Ausgangssignalen der jeweiligen Bitstellen der zweiten Zählerstufe (CT2) gebildet werden, und wobei ein Steuersignal (ca) zur Zuführung an die Adreßschaltstufe (CT3, DCR) aufgrund des Ausgangs der höchsten Bitstelle der ersten Zählerstufe (CT1) gebildet wird.

5. Halbleiterspeicher nach Anspruch 3 oder 4, wobei die Adreßspeicherstufe (R0 . . . R3) die Adreßsignale durch selektives Trennen von Schmelzeinrichtungen (F1 . . . F4) speichert.







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