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Dokumentenidentifikation DE3486054T2 19.05.1993
EP-Veröffentlichungsnummer 0140698
Titel Fehlertolerante Speicheranordnung.
Anmelder Seeq Technology Inc., San Jose, Calif., US
Erfinder Perlegos, George, Fremont California 94536, US
Vertreter Lorenz, E.; Gossel, H., Dipl.-Ing.; Philipps, I., Dr.; Schäuble, P., Dr.; Jackermeier, S., Dr.; Zinnecker, A., Dipl.-Ing., Rechtsanwälte; Laufhütte, H., Dipl.-Ing. Dr.-Ing., Pat.-Anw.; Ingerl, R., Dr., Rechtsanw., 8000 München
DE-Aktenzeichen 3486054
Vertragsstaaten AT, BE, CH, DE, FR, GB, IT, LI, LU, NL, SE
Sprache des Dokument En
EP-Anmeldetag 29.10.1984
EP-Aktenzeichen 843074279
EP-Offenlegungsdatum 08.05.1985
EP date of grant 27.01.1993
Veröffentlichungstag im Patentblatt 19.05.1993
IPC-Hauptklasse G06F 11/16

Beschreibung[de]

Die vorliegende Erfindung betrifft Halbleiterspeicheranordnungen, insbesondere elektrisch programmierbare Festwertspeicher (EPROMs) und elektrisch löschbare Festwertspeicher (EEROMs).

EPROM- und EEROM-Speicheranordnungen sind wohlbekannt und in praktisch allen Bereichen der Elektronik weit verbreitet. Die bekannteste Vorrichtung zur Verwendung bei der Fertigung solcher Anordnungen ist der Floating-Gate-MOS-Transistor, bei dem auf einem elektrisch isolierten oder "schwebenden" Gate Ladungsträger angebracht oder davon entfernt werden, um die Vorrichtung zu programmieren bzw. zu löschen. Das Vorhandensein oder Fehlen von Ladungsträgern auf dem schwebenden Gate ändert den Schwellwert der Speichervorrichtung und wird erfaßt, wenn die Vorrichtung durch eine Leseschaltung gelesen wird, die auf das Vorhandensein oder Fehlen von Stromfluß in dem Kanal der Speichervorrichtung reagiert.

Mit fortschreitender Fertigungstechnologie hat die Anordnungsdichte zugenommen, während die Geometrie der Vorrichtungen auf immer kleinere Größen geschrumpft ist. Die Hersteller sind nun in der Lage, Anordnungsgrößen von 64K bis 128K zu fertigen, und es werden sogar Anordnungen mit 256K geplant.

Ein Verfahren mit einer 100%igen Ausbeute der guten Teile zu erreichen, war ein kaum erreichbares Ziel, weil die Hersteller mit einer Vielzahl von Schaltungsfehlern zu kämpfen hatten, die direkt mit dem Herstellungsverfahren selbst zusammenhingen. Solche Fehler werden während der Tests nach der Fertigung entdeckt. Soweit diese Fehler in Speichervorrichtungen selbst aufgetreten sind und nicht so sehr in peripheren Schaltungen in der Anordnung, konnte die Industrie diesen Fehlern begegnen, indem sie zusätzliche redundante Reihen oder Spalten von Speichervorrichtungen vorsah, die anstelle defekter Vorrichtungen in einer Anordnung eingesetzt werden können. Mit dieser Technik konnten Hersteller eine höhere Ausbeute bei Produkten mit einer guten Anordnung erreichen.

Eine weitere Kategorie von Fehlern findet sich bekanntlich in Speicheranordnungen dieser Art; diese Fehler treten jedoch nicht vor dem Versand und der Benutzung der Speicheranordnungen durch den Kunden zutage, und können somit nicht bei den Tests nach der Fertigung entdeckt werden. Solche Fehler stellen sowohl für den Benutzer des Speichers als auch für den Hersteller des Speichers ein Problem dar, weil sie nur auf statistischem Wege vorhersehbar sind.

Diese Klasse von Fehlern sind Störungen der Speichervorrichtung, die auf mehr als eine Ursache zurückzuführen sind, aber sich dennoch in ähnlicher Weise äußern. Das betroffene Bit programmiert entweder nicht, oder es programmiert, wird aber schlechter aufgrund eines Entweichens von Ladung aus dem schwebenden Gate der Speichervorrichtung. In beiden Fällen ist die Wirkung letztendlich die, daß das Bit als unprogrammiert oder gelöscht erfaßt wird, und es ist keine Möglichkeit bekannt, vorherzusagen, ob und wann es zu einer solchen Störung kommt. In jeder gegebenen Serie von Speicheranordnungsprodukten kommt es vielleicht bei 3% zu einem Einzel- oder Mehrbitfehler, manchmal nach ungefähr 1000 Programmier- und Lösch-Zyklen.

Die Auswirkungen solcher Bitfehler können darin bestehen, daß das Wartungspersonal zu dem Gerät, welches die Speicheranordnungsvorrichtung enthält, gerufen werden muß, oder es können schwerwiegendere Folgen auftreten, wenn die Vorrichtung in militärischer oder sonstiger Hardware in einer Anwendung installiert ist, wo eine hohe Zuverlässigkeit erforderlich ist.

In den derzeitigen militärischen und sonstigen, eine hohe Zuverlässigkeit erfordernden Anwendungen, bei denen diese Speicheranordnungen im Einsatz sind, haben die Benutzer verschiedene Techniken verwendet, um der Möglichkeit vorzubeugen, daß ein Einzel- oder Mehrbitfehler die Unversehrtheit des Systems gefährdet. Solche Techniken umfassen häufiges Testen und Warten, den Austausch alternder Vorrichtungen, den Einsatz redundanter Anordnungen und Überwachungspläne oder logische Vorrangschaltungen; den Einsatz von Fehlerkorrekturcodes und den Einsatz von zusätzlichen Bits an jeder Speicheradresse als Kontrollbits.

Aus dem IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. SC-15, Nr. 4, August 1980, Seiten 686-693, ist ebenfalls eine fehlertolerante Speicheranordnung bekannt, die eine Anordnung von Speicherzellen umfaßt, die als Bytes mit einer Länge von mindestens einem Bit organisiert sind, mit einer Adreßeinrichtung, die gleichzeitig mindestens zwei der Bytes von Speicherzellen und Sensoreinrichtungen auswählt, die mit den entsprechenden Speicherzellen in den ausgewählten Bytes der Speicherzellen verbunden sind, um das Vorhandensein oder Fehlen eines Stromflusses in den entsprechenden Speicherzellen zu erfassen. In der letztgenannten Anordnung hat jede Speicherzelle zwei Ausgangssignale, von denen eines den Wert des gespeicherten Bit darstellt, und das zweite ist ein fehlerkorrigierendes Steuersignal. Eine defekte Speicherzelle wird erfaßt und dazu veranlaßt, auf ihrem getrennten fehlerkorrigierenden Steuersignalausgang eine logische Eins zu erzeugen. Ein zusätzliches UND-Glied wird verwendet, um dieses fehlerkorrigierende Signal mit dem Ausgangssignal der Zelle, welches den Wert des gespeicherten Bit darstellt, logisch zu kombinieren.

Obwohl im Stand der Technik diese Verfahren verwendet werden, um das mögliche Auftreten von Fehlern, die durch Störungen in Speichervorrichtungen verursacht werden, zu minimieren, oder um solche Fehler zu korrigieren, besteht ein Bedürfnis nach einer Speicheranordnung mit einer erhöhten Zuverlässigkeit, ohne daß man auf externe Schaltungen zurückgreifen muß, oder daß man zusätzlichen Raum für Kontrollbits in jedem Byte oder zusätzliche periphere Schaltungen auf dem Speicherchip selbst benötigt. Ferner besteht ein Bedürfnis nach einer Anordnung, die immun ist gegen Einzelbitfehler und gegen die meisten Mehrbitfehler, und die somit als fehlertolerant angesehen werden kann.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine fehlertolerante Speicheranordnung anzugeben, die immun ist gegen Einzelbitfehler.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Speicheranordnung anzugeben, die immun ist gegen die meisten Mehrbitfehler.

Gemäß der vorliegenden Erfindung ist eine fehlertolerante Speicheranordnung angegeben, umfassend eine Anordnung von Speicherzellen, die als Bytes mit einer Länge von mindestens einem Bit organisiert sind, mit einer Adreßeinrichtung, die gleichzeitig mindestens zwei der Bytes von Speicherzellen und Sensoreinrichtungen auswählt, die mit den entsprechenden Speicherzellen in den ausgewählten Bytes der Speicherzellen verbunden sind, um das Vorhandensein oder Fehlen eines Stromflusses in den entsprechenden Speicherzellen zu erfassen, dadurch gekennzeichnet, daß die Speicherzellen so konfiguriert sind, daß sie im wesentlichen Strom leiten, während sie sich in einem programmierten Zustand befinden, und im wesentlichen keinen Strom leiten, während sie sich in einem gelöschten Zustand befinden, und daß defekte Speicherzellen, wenn sie in Betrieb sind, im wesentlichen keinen Strom leiten, indem die Schwelle, auf die die Sensoreinrichtung für eine Zustandsänderung eingestellt ist, auf jenseits des Pegels eingestellt ist, der als die an einer defekten Zelle anliegende Zellenschwellenspannung erfaßt werden würde, so daß eine defekte Zelle als gelöscht erscheint.

In einer bevorzugten Ausführungsform wird die Speicheranordnung von einer Reihe von X- und Y-Decodern angesprochen, wo ein X-Adressendecoder eine ankommende Adressenleitung AXT in zwei Signale Xn und umwandelt. Beim Entwurf einer neuen Anordnung, oder wenn eine bestehende Anordnung übernommen wird, die der vorliegenden Erfindung entspricht, liegt eine Adressenleitung AXn mit ihren beiden Ausgängen Xn und an einem Spannungspegel, der beide aktiviert. Jede der Speicheranordnung angebotene Adresse wird dann zwei Satz Speicherzellen aktivieren, die mit denselben Leseleitungen verbunden sind.

Die Sensoreinrichtung der vorliegenden Erfindung kann für bestehende Ausführungsformen ausgelegt oder daran angepaßt sein, so daß der Schwellwert der Sensoreinrichtung so eingestellt ist, daß er über dem Pegel liegt, der von einem defekten Bit erfaßt wird, so daß ein defektes Bit dem Leseverstärker als unprogrammiertes oder gelöschtes Bit erscheint. Wahlweise kann ein Implantat zur Einstellung des Schwellwerts verwendet werden, das die Schwellenspannung der Speichervorrichtungen in einer Anordnung verschiebt.

Da jedes Bit wirklich aus zwei Speicherzellen besteht, wird eine defekte Zelle den Betrieb der funktionierenden Zelle nicht beeinträchtigen und auch nicht zu einem Fehler führen. Wenn es sich um ein Bit handelt, das programmiert werden muß, wird die funktionierende Zelle Strom ziehen und von der Sensoreinrichtung erfaßt werden. Wenn die defekte Zelle eine Zelle ist, die entprogrammiert oder gelöscht werden soll, wird sowohl die funktionierende als auch die defekte Zelle entprogrammiert, und die Sensoreinrichtung wird den Zustand des fehlenden Stromflusses korrekt erfassen.

Ein Vorteil der vorliegenden Erfindung liegt darin, daß damit eine Speicheranordnung vorgesehen werden kann, die 100% redundante Speicherplätze besitzt, ohne daß eine zusätzliche Ansteuerschaltung auf dem Chip verwendet werden muß.

Ein weiterer Vorteil der vorliegenden Erfindung liegt darin, daß damit eine Speicheranordnung vorgesehen werden kann, die immun ist gegen alle Einzelbitfehler und die meisten Mehrbitfehler, ohne daß externe Schaltungen notwendig sind, die die durch solche Störungen verursachten Fehler korrigieren.

Ein zusätzlicher Vorteil der vorliegenden Erfindung liegt darin, daß damit eine Speicheranordnung vorgesehen werden kann, die immun ist gegen alle Einzelbitfehler und die meisten Mehrbitfehler, ohne daß eine extra Bytebreite erforderlich ist für Fehlererfassungs- oder -korrekturcodes.

Noch ein weiterer Vorteil der vorliegenden Erfindung liegt darin, daß damit eine Speicheranordnung vorgesehen werden kann, die immun ist gegen alle Einzelbitfehler und die meisten Mehrbitfehler, und die ausgehend von bestehenden Ausführungsformen mit einem Minimum an Masken- und Verarbeitungsänderungen angepaßt werden kann.

Die Erfindung wird nachfolgend, nur als Beispiel, mit bezug auf die beiliegende Zeichnung näher beschrieben. Darin zeigen:

Fig. 1a ein Blockdiagramm einer bytebreiten Speicheranordnung und Adressierschaltung, die mit Zeilenredundanz arbeitet, gemäß der vorliegenden Erfindung;

Fig. 1b einen Vergleich zwischen einem Block mit einer einzigen Speicherzelle und einer typischen Schemadarstellung einer Speicherzelle mit zwei Transistoren, die geeignet ist zur Verwendung bei der vorliegenden Erfindung;

Fig. 2 eine graphische Darstellung der Schwellenspannungen einer programmierten Zelle, einer gelöschten Zelle und einer defekten Zelle; und

Fig. 3 ein Blockdiagramm einer wahlweisen Ausführungsform einer mit Spaltenredundanz arbeitenden Speicheranordnung gemäß der vorliegenden Erfindung.

Anhand von Fig. 1, einem Blockdiagramm einer gemäß der vorliegenden Erfindung konfigurierten Speicheranordnung, sind nun zunächst in Bytes organisierte Speicherzellen bei 10a-d, 12a-d, 14a-d und 16a-d gezeigt. Die Zellen 10a-d sind mit der Reihenleitung 18 verbunden, die Zellen 12a-d mit der Reihenleitung 20, die Zellen 14a-d mit der Reihenleitung 22, und die Zellen 16a-d sind mit der Reihenleitung 24 verbunden. Die Reihenleitungen 18 bis 24 sind mit dem Adreßdecoder 26 verbunden, der durch das Decodieren von einem Satz Adreßeingänge 28 ausgewählte Reihenleitungen aktiviert, indem er sie auf eine voreingestellte Spannung anhebt, beispielsweise 5 V Gleichspannung, wie im Stand der Technik bekannt ist.

Entsprechende Bits, d. h. Bits, die dieselbe Bitposition in einem Byte einnehmen, wie beispielsweise durch die Zellen 10a, 12a, 14a und 16a dargestellt ist, sind über Leseleitungen miteinander verbunden; die Leseleitung 30 verbindet die Speicherzellen 10a, 12a, 14a und 16a; die Leseleitung 32 verbindet die Speicherzellen 10b, 12b, 14b und 16b; die Leseleitung 34 verbindet die Speicherzellen 10c, 12c, 14c und 16c; und die Leseleitung 36 verbindet die Speicherzellen 10d, 12d, 14d und 16d, wie im Stand der Technik bekannt ist.

Wenn die Speicherzellen 10 bis 16 ausgewählt sind, kann ihr Zustand erfaßt werden, d. h. ob sie programmiert oder gelöscht sind, indem man die entsprechende Reihenleitung 18 bis 24 auf ihre im aktiven Zustand herrschende Spannung löscht und den Stromfluß durch die Speicherzellen 10 bis 16 mit Hilfe von Leseverstärkern 38 bis 44 mißt, die jeweils mit Leseleitungen 30 bis 36 verbunden sind. Damit eine Zelle als gelöscht erscheint, sollte die Zelle keinen Strom führen (eine willkürliche Wahl der Polarität).

Die Adreßdecoderabschnitte 26 von bekannten Speicheranordnungen sind so angeordnet, daß eine Kombination von externen Eingangssignalen auf Eingangsadreßleitungen 28 bewirkt, daß nur eine Reihenleitung (beispielsweise 18, 20, 22 oder 24) aktiviert wird. Dies geschieht üblicherweise dadurch, daß die Adresseneingangssignale 28 in X- und Y-Adressen aufgeteilt werden, und soweit es für diese Ausführungsform der vorliegenden Erfindung relevant ist, werden die so geschaffenen X-Adresseneingangssignale in ein Paar komplementärer Ausgangssignale umgewandelt, die in Fig. 1 als Xn und Xn dargestellt sind. Auf diese Weise kann jede Reihenleitung so ausgelegt werden, daß sie auf eine ganz bestimmte Adressenkombination auf Eingangsadreßleitungen 28 anspricht. Eine Modifikation dieses Adressierschemas umfaßt einen Teil der vorliegenden Erfindung.

Eine Zelle, die defekt geworden ist, wird als unprogrammiert erscheinen. Wenn eine solche Zelle mit einer guten Zelle "verdrahtet" wird, kann die gute Zelle dazu benutzt werden, um sie auszutauschen, ohne daß die defekte Zelle physikalisch von dem Stromkreis getrennt werden muß. Wieder anhand von Fig. 1 sei nun angenommen, daß die Zelle 12a defekt geworden ist. Wenn die Zelle 16a zur selben Zeit wie die Zelle 12a aktiviert werden soll, d. h. die Reihenleitungen 20 und 24 gleichzeitig aktiviert werden, tritt die Zelle 16a an die Stelle der Zelle 12a, ohne daß die Gegenwart der defekten Zelle 12a auf der gemeinsam benutzten Leseleitung 30 stört.

Dies läßt sich von der Idee her verstehen, wenn man beide möglichen Fälle betrachtet. Da die Zelle 12a defekt geworden ist, wird sie keinen Strom ziehen, der von dem Leseverstärker 38 auf der Leseleitung 30 erfaßt wird. Wenn die Zelle 16a programmiert ist, zieht sie Strom, der von dem Leseverstärker 38 erfaßt werden wird. Wenn die Zelle 16a gelöscht ist, wird sie keinen Strom ziehen. In keinem Fall wird die Gegenwart der defekten Zelle 12a das Ablesen des Zustandes der Zelle 16a stören.

Bei einer als Byte organisierten Gruppe von Zellen, d. h. 16a-d, muß man zum Auswechseln eines Byte von ähnlichen Zellen 12a-d lediglich für eine gleichzeitige Aktivierung der Reihenleitungen 20 bis 24 sorgen, die durch die Gatter 46 und 48 betätigt werden. Wie in Fig. 1 dargestellt, ist ein Eingangssignal an dem Gatter 46 das Signal Xn, und ein Eingangssignal an dem Gatter 48 ist sein Komplementsignal . Lediglich eine relativ einfache Maskenänderung ist erforderlich, um - normalerweise durch Erdung - die Eingänge der Gatter 46 und 48 zu aktivieren, für die jene Signale Xn und , wie in Fig. 1 schematisch bei 50 und 52 dargestellt ist, die Quelle sind. Wenn dieses Verfahren bei allen Adressiergattern wie 46 und 48 durchgeführt wird, die Xn und als Eingangssignale verwenden, oder wenn die Änderung am Ausgang des X-Decoders durchgeführt wird, der komplementäre Signale Xn und erzeugt, werden als Ergebnis für jede bestimmte den Eingangsadreßleitungen 28 zugeführte Adresse eher zwei Reihenleitungen als eine aktiviert. In Speicheranordnungen mit vor- und nachgeschalteten Decodern werden, wie im Stand der Technik bekannt ist, Xn- und -Signalleitungen verwendet, die dem Decodervorgeschaltete Stufen antreiben, da sie einen höchst effizienten Einsatz von Speicherplatz zur Vermeidung von Redundanz ermöglichen.

Im vorliegenden Fall, wo wieder die Zellen 12a und 16a als Beispiel verwendet werden, arbeiten dann, wenn keine Zelle defekt geworden ist, beide Zellen lediglich im Tandem, um den Leseverstärker 38 anzutreiben. Sobald eine jedoch defekt geworden ist, wird die andere tatsächlich ihre Stelle einnehmen, und die Speicheranordnung wird weiterhin gültige Daten auslesen.

Es ist leicht zu erkennen, daß die meisten Mehrbitfehler einer Zelle bei dem vorliegenden Schema berücksichtigt sind. Beispielsweise könnten die Zellen 12a-d defekt werden; die Zellen 12a und 16b-d; 16a-d etc. könnten defekt werden, ohne ein gültiges Ausgangssignal zu beeinträchtigen, da jedes Byte in der Anordnung 100% redundant ist. Offensichtlich ist der einzige Mehrbitfehler einer Zelle, der das Ausgangssignal beeinträchtigen wird, der Ausfall entsprechender Zellen in redundanten Bytes, d. h. wenn die Zellen 12a und 16a beide defekt werden. Die Wahrscheinlichkeit, daß dies nicht der Fall ist, ist sehr hoch, kann aber noch höher gemacht werden, wenn ein weiterer Satz Ausgangssignale von X-Decodern, wie zum Beispiel Xn+1 und geerdet und anderweitig aktiviert wird. Dies würde effektiv 3 Redundanzbytes pro Byte erzeugen. Diese Begrenzung der zusätzlich vorgesehenen redundanten Bytes wird tatsächlich nur erreicht, wenn der Kompromiß zwischen Zuverlässigkeit und nutzbarer Chipfläche pro effektivem Byte zu einer unerwünschten Belastung wird.

Um die Funktionalität der erfindungsgemäßen Lösung für das Problem der Zuverlässigkeit sicherzustellen, muß bei der Konstruktion der Leseverstärker 38 bis 44 der Zustand einer defekten Zelle berücksichtigt werden. Das heißt, der Schwellwert, auf den der Leseverstärker für eine Zustandsänderung eingestellt ist, muß auf einen Wert jenseits des Pegels eingestellt werden, der bei der bei einer defekten Zelle gemessenen Schwellenspannung festgestellt werden würde. Dieser Punkt wäre zwar bei EPROMs und EEROMs anders, aber der Fachmann wird ohne weiteres verstehen, wie man diesen Schwellwert messen, berechnen oder schätzen muß, und wie ein Leseverstärker konfiguriert sein muß, um diesen konstruktionsmäßigen Überlegungen Rechnung zu tragen.

Eine Alternative zur Änderung der Erfassungsschwelle der Leseverstärker 38 bis 44 oder zur Gestaltung des Verschiebungspunktes bei neuen Ausführungsformen gemäß der vorliegenden Erfindung ist die Änderung der Schwellenspannung der Speicherzellen 12 bis 16 durch ein Implantat. Die für jede Speichervorrichtung gewählte Dosis für das Target-Implantat sollte unter Berücksichtigung der Prinzipien von Fig. 2 festgelegt werden; das heißt, eine solche Dosis sollte so gewählt werden, daß der Schwellwert der Speichervorrichtung so eingestellt wird, daß ein adäquater Spielraum existiert zwischen dem für die Leseverstärker eingestellten Erfassungspegel, der eine programmierte Zelle anzeigt, und dem Pegel, der eine unprogrammierte oder defekte Zelle anzeigt.

Anhand von Fig. 1b wird nun ein Vergleich angestellt zwischen dem Block, der eine in Fig. 1a verwendete Speicherzelle darstellt, und einer typischen Schaltung mit zwei Transistoren, die eine Speicherzelle umfassen kann, wo die Reihenleitungs- und Leseleitungsanschlüsse gezeigt sind.

Aus Fig. 1b ist zu entnehmen, daß die Speicherzelle 10 aus zwei MOS-Transistoren bestehen kann, der Ansteuervorrichtung 60 und der Speichervorrichtung 62. Bei dieser beispielhaften Zelle mit zwei Transistoren sieht man, daß die Leseleitung 30 mit dem Drain-Pol der Ansteuervorrichtung 60 verbunden ist, und daß die Reihenleitung 18 mit dem Gatter der Ansteuervorrichtung 60 verbunden ist. Der Source-Pol der Ansteuervorrichtung 60 ist mit dem Drain-Pol der Speichervorrichtung 62 gemeinsam vorgesehen. Der Source-Pol der Speichervorrichtung 62 ist geerdet, und sein Programmier-Gatter ist mit einer Schaltung (nicht dargestellt) zum Programmieren verbunden.

Selbstverständlich soll Fig. 1 lediglich eine Art von Speicherzelle veranschaulichen, die geeignet ist zur Verwendung bei der vorliegenden Erfindung. Andere Konfigurationen und eine andere Anzahl von Vorrichtungen, beispielsweise die Zelle mit vier Transistoren, die in unserer US-Patentanmeldung mit dem Aktenzeichen 4 558 344, eingereicht am 29. Januar 1982, offenbart ist, wird genauso gut funktionieren, wenn sie im Zusammenhang mit der vorliegenden Erfindung verwendet wird, sofern die hier erläuterten Kriterien befolgt werden.

Anhand von Fig. 2, einer graphischen Darstellung der Schwellenspannungen der Zelle, ist der Spannungspegel für den Schwellwert einer gelöschten Zelle, normalerweise +5 V Gleichspannung, bei Leitung 100 dargestellt. Die Schwellenspannung für eine programmierte Zelle, normalerweise -5 V Gleichspannung, ist bei Leitung 102 dargestellt. Die Schwellenspannung für eine "jungfräuliche Zelle", was auch die Schwellenspannung ist, die normalerweise bei einer defekten Zelle gemessen wird, normalerweise 0-2,4 V Gleichspannung, ist durch den schattierten Bereich 104 dargestellt.

Aus Fig. 2 ist ersichtlich, daß die Leseverstärker 38 bis 44 der vorliegenden Erfindung so ausgelegt sein sollten, daß sie auf Zellen ansprechen, die eine Schwellenspannung von weniger als etwa null Volt besitzen, damit sie eine programmierte Zelle als solche erkennen können.

Anhand von Fig. 3 ist nun eine wahlweise Ausführungsform des Leseabschnittes der vorliegenden Erfindung dargestellt. Während die Ausführungsform von Fig. 1 eine Implementierung der vorliegenden Erfindung mit Zeilenredundanz ist, arbeitet die Ausführungsform von Fig. 2 mit Spaltenredundanz. Eine Implementierung, die der in Fig. 1 gezeigten entspricht, d. h. eine Byte-Organisation von vier Bits und einem Adreßelement von vier Worten, wird in Fig. 3 verwendet, aber der Fachmann wird leicht erkennen, daß Adressengröße und Byteorganisation üblicherweise so gewählt werden, was über den Rahmen dieser Offenbarung hinausgeht und im Rahmen der üblichen Fertigkeiten des Fachmannes liegt.

Wie in Fig. 3 dargestellt, verbinden zahlreiche Leseleitungen 200 Ansteuervorrichtungen mit Leseverstärkern, wie im Stand der Technik bekannt ist. Anders als im Stand der Technik sind die Ausgänge der Leseverstärker 202 und 204 jedoch in dem ODER-Glied 206 durch logisches ODER verknüpft. Der Ausgang des ODER-Glieds 206 wird als ein Bit in dem ausgewählten Byte verwendet. In ähnlicher Weise werden die Leseverstärker 208, 210, 212, 214, 216 und 218 und die ODER- Glieder 220, 222 und 224 verwendet, um die anderen drei Bits des als Beispiel genannten, aus vier Bits bestehenden Byte von Fig. 3 zur Verfügung zu stellen.

Offensichtlich muß ein gemäß dieser Ausführungsform der vorliegenden Erfindung konfigurierter Speicher zweimal soviel Leseverstärker besitzen wie Bits in dem Byte vorhanden sind. Anhand von Fig. 3 ist nun zu sehen, daß zweimal soviel Spalten von Speicherzellen wie sie in der Ausführungsform von Fig. 1 benötigt werden für die Ausführungsform von Fig. 3 benötigt werden.

Die Y-Ansteuerleitung 226 ist mit den Gattern von acht Ansteuervorrichtungen 227-234 verbunden. Die Ansteuervorrichtung 227 ist mit dem Eingang des Leseverstärkers 202 verbunden, und die Ansteuervorrichtung 228 ist mit dem Eingang des Leseverstärkers 204 verbunden. Sie gehören also zu redundanten Spalten, da Bit o des ausgewählten Byte am Ausgang des ODER-Glieds 206 die logische ODER-Kombination einer Zelle ist, die auf jeder von zwei Spalten von Zellen ausgewählt ist, und nicht einer wie in der Ausführungsform von Fig. 1.

Die Beziehung der Zellenschwellwerte für jungfräuliche, funktionierende und defekte Zellen bei der Ausführungsform von Fig. 3 muß dieselbe sein wie die bei der Ausführungsform von Fig. 1a. Entweder müssen die Schwellwerte der Speichervorrichtung dieser Ausführungsform durch ein Implantat eingestellt werden, wie im Stand der Technik wohlbekannt ist, oder beim Bau des Leseverstärkers müssen die nicht eingestellten Schwellwerte der verwendeten Vorrichtungen berücksichtigt werden, damit eine Speicheranordnung gemäß dieser Ausführungsform ordnungsgemäß funktionieren kann.

Die vorliegende Erfindung eignet sich natürlich zum Einbau in neue Speicheranordnungen, sie eignet sich aber insbesondere zum Einbau in bestehende Vorrichtungen. Das Aktivieren von einem oder mehreren Sätzen von Signalen Xn und läßt sich ohne weiteres erreichen bei minimaler Änderung der Masken, normalerweise in relativ wenig der zahlreichen zur Fertigung der Speicheranordnung benötigten Masken. Die ggf. notwendige Änderung der Erfassungsschwellwerte der Leseverstärker erfolgt normalerweise durch entsprechende Dimensionierung der Verarmungsvorrichtung, die Bestandteil des Eingangs von Leseverstärkern ist, die allgemein bei Speicheranordnungen verwendet werden. Andere Möglichkeiten zur Änderung dieses Schwellwertes liegen im Bereich der Fertigkeiten des auf diesem Gebiet arbeitenden Entwicklers von Schaltungen.

Die vorliegende Erfindung ist zwar mit einem typischen 4- Bit-Byte offenbart, aber der Fachmann wird aus der vorliegenden Offenbarung ohne weiteres entnehmen, wie eine Speicheranordnung gemäß der Erfindung mit jeder Byte-Größe konfiguriert werden kann. Die vorliegende Erfindung ist zwar in einer bevorzugten Ausführungsform offenbart, die mit Floating-Gate-EPROMs und -EEROMs arbeitet, aber der Fachmann wird ferner aufgrund dieser Offenbarung ohne weiteres in der Lage sein, sie auf andere Technologien zu übertragen, solange der Mechanismus zur Feststellung einer defekten Speicherzelle das Verhalten einer gelöschten Zelle oder einer jungfräulichen Zelle anzeigt, und solange die Erfassungsschwellwerte in der hier offenbarten Weise verschoben werden können. Der Umfang der vorliegenden Erfindung soll also nur durch den Umfang der beiliegenden Ansprüche begrenzt sein.


Anspruch[de]

1. Fehlertolerante Speicheranordnung, umfassend eine Anordnung von Speicherzellen (10-16), die als Bytes mit einer Länge von mindestens einem Bit organisiert sind, mit einer Adreßeinrichtung (26), die gleichzeitig mindestens zwei der Bytes von Speicherzellen und Sensoreinrichtungen (38-44) auswählt, die mit den entsprechenden Speicherzellen (10-16) in den ausgewählten Bytes der Speicherzellen verbunden sind, um das Vorhandensein oder Fehlen eines Stromflusses in den entsprechenden Speicherzellen zu erfassen, dadurch gekennzeichnet, daß die Speicherzellen so konfiguriert sind, daß sie im wesentlichen Strom leiten, während sie sich in einem programmierten Zustand befinden, und im wesentlichen keinen Strom leiten, während sie sich in einem gelöschten Zustand befinden, und daß defekte Speicherzellen, wenn sie in Betrieb sind, im wesentlichen keinen Strom leiten, indem die Schwelle, auf die die Sensoreinrichtung (38-44) für eine Zustandsänderung eingestellt ist, auf jenseits des Pegels eingestellt ist, der als die an einer defekten Zelle anliegende Zellenschwellenspannung erfaßt werden würde, so daß eine defekte Zelle als gelöscht erscheint.

2. Fehlertolerante Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen in einer Vielzahl von Reihen angeordnet sind, und die Adreßeinrichtung Adresseneingangssignale erhält, die eine von der Adreßeinrichtung auszuwählende Reihe von Speicherzellen angeben, wobei die Adreßeinrichtung eine Vielzahl von Reihenleitungen umfaßt, die jeweils mit der Vielzahl von Reihen von Speicherzellen verbunden sind, so daß mindestens zwei der Reihen von Speicherzellen gleichzeitig aktiviert werden für jedes der von der Adreßeinrichtung empfangenen Adresseneingangssignale.

3. Fehlertolerante Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß jedes der Adresseneingangssignale eine Reihe von Adresseneingängen umfaßt, und die Adreßeinrichtung einen Dekoder umfaßt, der komplementäre Signale für jede der Reihen von Adresseneingängen erzeugt, wobei die Adreßeinrichtung ferner eine Einrichtung zum Erden der komplementären Signale umfaßt, die zu einer vorbestimmten Reihe der Reihe von Adresseneingängen gehören, damit die Adreßeinrichtung gleichzeitig mindestens zwei der Reihen von Speicherzellen aktivieren kann.

4. Fehlertolerante Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen in einer Vielzahl von Spalten angeordnet sind, und die Adreßeinrichtung Adresseneingangssignale erhält, die eine Spalte von Speicherzellen angeben, die von der Speichereinrichtung auszuwählen sind, wobei die Adreßeinrichtung eine Vielzahl von Leseleitungen umfaßt, die jeweils mit der Vielzahl von Spalten von Speicherzellen verbunden sind, so daß mindestens zwei der Leseleitungen gleichzeitig für jedes der von der Adreßeinrichtung empfangenen Adresseneingangssignale ausgewählt werden.

5. Fehlertolerante Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Sensoreinrichtung eine Vielzahl von Verstärkern umfaßt, die jeweils zu den Adresseneingangssignalen gehören, und eine Vielzahl von Logikeinrichtungen zum Verbinden aller Leseleitungen, die gleichzeitig ausgewählt sind entsprechend dem Empfang eines vorbestimmten Adresseneingangssignals, mit dem Verstärker, der zu den vorbestimmten Adresseneingangssignalen gehört.







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