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Dokumentenidentifikation DE3587052T2 19.05.1993
EP-Veröffentlichungsnummer 0167281
Titel Halbleiterspeichergerät.
Anmelder Fujitsu Ltd., Kawasaki, Kanagawa, JP
Erfinder Takemae, Yoshihiro, Minato-ku Tokyo 107, JP
Vertreter Seeger, W., Dipl.-Phys.; Seeger, A., Dipl.-Phys., Pat.-Anwälte, 8000 München
DE-Aktenzeichen 3587052
Vertragsstaaten DE, FR, GB
Sprache des Dokument En
EP-Anmeldetag 31.05.1985
EP-Aktenzeichen 853038685
EP-Offenlegungsdatum 08.01.1986
EP date of grant 03.02.1993
Veröffentlichungstag im Patentblatt 19.05.1993
IPC-Hauptklasse G11C 5/06
IPC-Nebenklasse G11C 11/404   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung, insbesondere auf eine Halbleiterspeicheranordnung mit Bitleitungspaaren, wie einen dynamischen Ein-Transistor-Ein-Kondensator-Speicher, bei welcher eine Verminderung der Menge der gelesenen Ladungen auf Grund der Kapazität zwischen Bitleitungen durch eine spezielle Anordnung der Bitleitungen verhindert wird.

Die Abmessungen der in Halbleiterspeicheranordnungen enthaltenen Speicherzellen werden jedes Jahr kleiner. Im Zuge dessen wurde auch die Distanz zwischen Bitleitungen geringer. Aus diesem Grund wurde die parasitäre Kapazität zwischen Bitleitungen größer. Folglich hat es sich ergeben, daß das Rauschen auf Grund von Potentialänderungen einer benachbarten Bitleitung eine merkbare Wirkung auf das Potential einer ausgewählten Bitleitung hat, was zu den Phänomenen von Datenlesefehlern führt.

Die US-A-3 942 164 offenbart eine Halbleiterspeicheranordnung gemäß dem Oberbegriff des beigeschlossenen Anspruchs 1. Diese Anordnung ist eine Anordnung vom statischen Typ, bei welcher binäre Schaltungen, wie Flip-Flops, als Speicherzellen verwendet werden. Die Bitleitungen sind einander kreuzend angeordnet, um eine kapazitive Kopplung und dadurch an den Bitleitungen auftretende große Übergangsströme zu vermindern.

Gemäß der vorliegenden Erfindung ist eine Halbleiterspeicheranordnung vorgesehen, mit:

einer Vielzahl von Wortleitungen;

einer Vielzahl von Bitleitungspaaren, die jeweils aus zwei benachbart angeordneten Bitleitungen bestehen;

einer Vielzahl von Speicherzellen, die zwischen den Wortleitungen und den Bitleitungen angeschlossen sind; und

einer Vielzahl von Leseschaltungen, die jeweils mit einem der genannten Bitleitungspaare verbunden sind;

bei welcher die Bitleitungen zumindest jedes zweiten Paares der genannten Bitleitungspaare angeordnet sind, einander an zumindest einem Abschnitt hiervon zu kreuzen; dadurch gekennzeichnet, daß:

die Anordnung eine dynamische Halbleiterspeicheranordnung ist, bei welcher die Speicherzellen Speicherzellen vom Ein-Transistor-Ein-Kondensator-Typ sind, die jeweils zwischen einer der genannten Bitleitungen und einer der genannten Wortleitungen angeschlossen sind, und in jedem der genannten Bitleitungspaare die Speicherzellen zwischen jeder der genannten Wortleitungen und einer der beiden Bitleitungen jedes Bitleitungspaares angeschlossen sind; bei welcher die genannten Leseschaltungen in Form von Leseverstärkern vorliegen, wobei jeder der genannten Leseverstärker den Spannungsunterschied zwischen den Bitleitungen des entsprechenden Bitleitungspaares, mit dem er verbunden ist, verstärkt; und bei welcher in einem Vorladebetrieb jedes der Bitleitungspaare mit einer Spannung vorgeladen wird, die ein Zwischenpegel relativ zu einem Energiequellen-Spannungspegel ist, und in einem Lesebetrieb der Kondensator der von der Wortleitung ausgewählten Speicherzelle über den Transistor mit einer der beiden Bitleitungen verbunden ist, die das Bitleitungspaar bilden, und, nachdem der Ausgang der ausgewählten Speicherzelle an der genannten einen der Bitleitungen erschienen ist, der Spannungsunterschied zwischen der genannten Bitleitung und der anderen Bitleitung durch den entsprechenden Leseverstärker verstärkt wird.

Eine Ausführungsform der vorliegenden Erfindung kann eine dynamische Halbleiterspeicheranordnung mit Bitleitungspaaren vorsehen, bei welcher das Rauschen auf Grund von Potentialänderungen eines benachbarten Bitleitungspaares vermindert wird und dadurch Lesefehler verhindert werden.

Anhand von Beispielen wird auf die beigeschlossenen Zeichnungen bezuggenommen, in denen:

Fig. 1 ein Schaltbild einer Anordnung von Bitleitungspaaren in einem herkömmlichen dynamischen Ein-Transistor- Ein-Kondensator-Speicher ist;

Fig. 2A und 2B Wellenformdiagramme zur Erläuterung des Speicherbetriebs der Schaltung von Fig. 1 in dem Fall sind, in dem die Kapazität zwischen Bitleitungen ignoriert wird;

Fig. 3A und 3B Wellenformdiagramme für den Speicherbetrieb in der Schaltung von Fig. 1 in dem Fall sind, in dem die Kapazität zwischen Bitleitungen berücksichtigt wird;

Fig. 4 eine Draufsicht ist, die die physikalische Konstruktion eines Teils der Schaltung von Fig. 1 zeigt;

Fig. 5 eine Schnittansicht von Fig. 4 gemäß der Linie V-V ist;

Fig. 6 ein Schaltbild ist, das die Anordnung von Bitleitungspaaren in einem dynamischen Ein-Transistor-Ein-Kondensator-Speicher gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 7A und 7B Wellenformdiagramme zur Erläuterung des Speicherbetriebs der Schaltung von Fig. 6 sind;

Fig. 8 ein Schaltbild ist, das eine weitere Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 9 ein Schaltbild ist, das noch eine weitere Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 10 eine Draufsicht ist, die die physikalische Konstruktion eines Teils der Schaltung von Fig. 6 zeigt; und

Fig. 11 eine Schnittansicht von Fig. 10 gemäß der Linie XI-XI ist.

Fig. 1 ist ein Schaltbild, das eine Anordnung von Bitleitungspaaren in einem herkömmlichen dynamischen Ein-Transistor-Ein-Kondensator-Speicher zeigt. In Fig. 1 verläuft eine Vielzahl von Bitleitungspaaren (BL0, ), (BL1, ), (BL2, ), . . . parallel zueinander. Die Enden jedes Bitleitungspaares sind mit Leseverstärkern SA0, SA1, SA2, . . . verbunden. Die Wortleitungen WL0, WL1, . . ., die ebenfalls parallel zueinander verlaufen, kreuzen die Bitleitungspaare. Zwischen der Wortleitung WL0 und den Bitleitungen BL0, BL1, BL2, . . . sind Speicherzellen MC angeschlossen.

Jede der Speicherzellen MC besteht aus einem einzigen Transfergate-Transistor TG und einem Kondensator C vom Datenspeicher-Typ. Zwischen der Wortleitung WL1 und den Bitleitungen BL0, BL1, BL2, . . . sind auch identische Speicherzellen MC angeschlossen. Andere Wortleitungen und Bitleitungen (nicht dargestellt) weisen ebenfalls zwischen ihnen angeschlossene Speicherzellen MC auf.

Wie oben erläutert, hat, wenn die Distanz zwischen Bitleitungen kleiner wird, die parasitäre Kapazität zwischen den Bitleitungen eine merkbare Wirkung auf einen Datenlesebetrieb. In der Figur sind die Kapazität C1 zwischen den Bitleitungen BL1 und sowie die Kapazität C2 zwischen den Bitleitungen und BL2 in Beispielsform angegeben. C3 ist die parasitäre Kapazität zwischen der Bitleitung und Erde. Die entgegengesetzten Elektroden der Kondensatoren C sind auch mit Erde verbunden.

Fig. 2A und 2B sind Wellenformdiagramme zur Erläuterung des Speicherbetriebs der Schaltung von Fig. 1 in dem Fall, in dem die Kapazität C1 und C2 zwischen Bitleitungen ignoriert wird.

Fig. 2A ist eine graphische Darstellung in Fall einer Speicherung einer Ladung im Kondensator C in einer Speicherzelle, die zwischen der Bitleitung BL1 und der Wortleitung WL0 angeschlossen ist. Wenn die Wortleitung WL0 ausgewählt wird und auf einem Pegel erhöht wird, der höher ist als die Energiezufuhrspannung VCC, wenn der Transfergate- Transistor TG einen "EIN"-Zustand erreicht, entlädt sich in diesem Fall die im Kondensator C gespeicherte Ladung zur Bitleitung BL1, und steigt folglich das Potential der Bitleitung BL1, die auf 1/2 VCC vorgeladen wurde, um δVBL1 Andererseits bleibt das Potential der Bitleitung , wenn die Kapazität zwischen den Bitleitungen ignoriert wird, auf der vorgeladenen Spannung von 1/2 VCC. Daher ist der Potentialunterschied ΔVBL1 zwischen den Bitleitungen BL1, gleich dem Potentialanstieg VBL1 der Bitleitung BL1. Der Potentialunterschied zwischen den Bitleitungen BL1, wird durch den Leseverstärker SA1 verstärkt, was zu einem Auslesen von Daten "1" im Kondensator C führt.

Fig. 2B ist eine graphische Darstellung zur Erläuterung des Speicherbetriebs in dem Fall, in dem keine Ladung im oben erwähnten Kondensator C gespeichert ist. In diesem Fall führt die Auswahl der Wortleitung WL0 zu einem Einfluß der Ladung der Bitleitung BL1 in den Kondensator C, so daß das Potential der Bitleitung um δVBL1 von 1/2 VCC fällt, während das Potential der Bitleitung , wenn die Kapazität zwischen Bitleitungen ignoriert wird, bei 1/2 VCC bleibt. Daher ist der Potentialunterschied ΔVBL1 zwischen den Bitleitungen BL1, gleich dem Potentialabfall δVBL1 der Bitleitung BL1. Der Potentialunterschied zwischen den Bitleitungen BL1, wird auch durch den Leseverstärker SA1 verstärkt, was zu einem Auslesen von Daten "0" im Kondensator C führt.

Der oben erwähnte Potentialanstieg oder Potentialabfall δVBL1 ist durch die folgende Gleichung (1) bestimmt:

worin CS die Zellenkapazität einer Speicherzelle MC ist, und C&sub3; die Kapazität zwischen der Bitleitung und Erde ist. Damit der Leseverstärker SA1 den Potentialunterschied zwischen Bitleitungen detektieren kann, muß δVBL1 zumindest 100 mV betragen.

Fig. 3A und 3B sind Wellenformdiagramme zur Erläuterung der Probleme in einem Speicherbetrieb in der Schaltung von Fig. 1 in dem Fall, in dem die parasitären Kapazitäten C1, C2 und C3 berücksichtigt werden. Fig. 3A zeigt die Potentialänderungen der Bitleitungen BL1, in dem Fall, in dem der oben erwähnt Kondensator C in der Speicherzelle MC eine Ladung speichert. Fig. 3B zeigt die Potentialänderungen benachbarter Bitleitungen BL2, .

In Fig. 3A steigt, wenn die Wortleitung WL0 ausgewählt wird, das Potential der Bitleitung BL1 um δVBL1, wie im Fall von Fig. 2A. Das Potential der Bitleitung wird jedoch auch vom Potentialanstieg der benachbarten Bitleitungen BL1 und BL2 über die parasitären Kapazitäten C1 und C2 beeinflußt und steigt so von der vorgeladenen Spannung 1/2 VCC um δV . Das Potential der benachbarten Bitleitung BL2 steigt um δVBL2, wie in Fig. 3B gezeigt, durch die Auswahl der Wortleitung WL0, wenn eine Ladung in der zwischen der Bitleitung BL2 und der Wortleitung WL0 angeschlossenen Speicherzelle gespeichert wird - wie im Fall des Potentialanstiegs der Bitleitung BL1. Der Potentialanstieg δV der Bitleitung kann durch die folgende Gleichung (2) angenähert werden:

In der Gleichung (2) gibt das erste Glied auf der rechten Seite die Wirkung des Potentialanstiegs der Bitleitung BL1 auf die Bitleitung und das zweite Glied rechts die Wirkung des Potentialanstiegs der Bitleitung BL2 auf die Bitleitung an. In der Gleichung (2) gilt, wenn die Annäherung, daß C1 = C2 = C3 und δVBL1 = δVBL2, vorgenommen wird:

Daher ist der Potentialunterschied ΔVBL1 zwischen den Bitleitungen BL1, :

und fällt auf 1/3 von jenem im Fall eines Normalbetriebs. Wenn der Potentialunterschied zwischen den Bitleitungen BL1, auf diese Weise kleiner wird, kann der Leseverstärker SA1 den Potentialunterschied nicht detektieren, und es treten Lesefehler auf.

In den oben beschriebenen Berechnungen mit Bezugnahme auf Fig. 3A und 3B werden die Wirkungen der Bitleitung auf die Bitleitung BL1 oder die Bitleitung BL2 der Einfachheit halber ignoriert. In der Praxis haben die Bitleitungen BL1 und und die Bitleitungen und BL2 gegenseitige Wirkungen aufeinander. Diese Wirkungen können durch Computersimulation berechnet werden. Die Ergebnisse der Simulation wären jedoch annähernd die gleichen wie die durch die Gleichungen (2), (3) und (4) ausgedrückten Berechnungen.

Fig. 4 ist eine Draufsicht, die die physikalische Konstruktion eines Teils der Schaltung von Fig. 1 zeigt. Fig. 5 ist eine Schnittansicht von Fig. 4 gemäß der Linie V-V. In Fig. 4 und 5 bezeichnet 1 ein Halbleitersubstrat, 2 eine Feldoxidschicht aus SiO&sub2;, 3 eine erste polykristalline Siliziumschicht, die für eine Elektrode des Kondensators C mit der Speicherzelle MC zu erden ist, 4 einen Isolierfilm aus Phosphosilikatglas (PSG), 5 eine zweite polykristalline Siliziumschicht zur Bildung von Wortleitungen WL0, WL1, WL2, . . ., 6 eine Aluminiumschicht zur Bildung von Bitleitungen BL0, , BL1, , 7 ein Kontaktloch, der von strichlierten Linien umgebene Teil 8 ein Fenster, um eine Bitleitung 6 mit einer verunreinigungsdiffundierten Schicht 9 in Kontakt zu bringen, und 10 eine aktive Zone, in der eine Speicherzelle MC gebildet wird.

Wie in Fig. 5 gezeigt, werden, da die Distanz zwischen Bitleitungen 6 schmäler geworden ist, die statischen Kapazitäten C1, C2 zwischen denselben ein Problem. Die statische Kapazität C3, die zwischen den Bitleitungen 6 und der ersten polykristallinen Schicht 3 gebildet wird, ist ebenfalls ein Problem.

Fig. 6 ist ein Schaltbild einer Anordnung von Bitleitungspaaren in einem dynamischen Ein-Transistor-Ein-Kondensator-Speicher gemäß einer Ausführungsform der vorliegenden Erfindung. In Fig. 6 erhalten gleiche Teile wie in dem bekannten Beispiel von Fig. 1 die gleichen Bezugszeichen. Der Unterschied zu Fig. 1 ist, daß die beiden Bitleitungen, die jedes zweite Bitleitungspaar (BL1a, ), (BL3a, ), ... bilden, einander an einem mittleren Abschnitt CP (zentraler Abschnitt in der Figur) kreuzen. Mit Ausnahme dieses kreuzenden Abschnitts verlaufen die Bitleitungen parallel zueinander. Diese Konstruktion bedeutet, daß beispielsweise für die Bitleitung in der veranschaulichten oberen Hälfte TH vom zentralen Abschnitt CP die statische Kapazität mit der benachbarten Bitleitung BL1a 1/2 C1, die statische Kapazität mit der benachbarten Bitleitung BL2a 1/2 C2 und die parasitäre Kapazität mit Erde 1/2 C3 wird. Ferner wird in der veranschaulichten unteren Hälfte BH vom zentralen Abschnitt CP die statische Kapazität mit der benachbarten Bitleitung BL1a 1/2 C1, die statische Kapazität mit der benachbarten Bitleitung 1/2 C2 und die statische Kapazität mit Erde 1/2 C3. Da die Bitleitung und die Bitleitung BL2a in der unteren Hälfte BH voneinander entfernt angeordnet sind, kann die statische Kapazität zwischen ihnen ignoriert werden. Die der Bitleitung verliehene Gesamtkapazität kann so als C1 + C2 + C3 wie im bekannten Beispiel angenähert werden.

Fig. 7A und 7B sind Wellenformdiagramme zur Erläuterung des Speicherbetriebs der Schaltung von Fig. 6. Fig. 7A zeigt die Potentialänderungen der Bitleitungen BL1a, im Fall von Ladungen, die in den zwischen der Wortleitung WL0 und der Bitleitung BL1a angeschlossenen Speicherzellen MC1 und MC2 gespeichert sind. Fig. 7B zeigt die Potentialänderungen der Bitleitungen BL2a, BL2a im Fall einer Ladung, die in der zwischen der Wortleitung WL0 und der Bitleitung BL2a angeschlossenen Speicherzelle MC2 gespeichert ist.

Wenn die Wortleitung WL0 ausgewählt wird, wird das Potential der Bitleitung BL2a durch den Anstieg δVBL2a auf Grund des Einflusses der Ladung von der Speicherzelle MC2 erhöht. Wenn die Wortleitung WL0 ausgewählt wird, wie in Fig. 7A gezeigt, wird auch das Potential der Bitleitung BL1a erhöht, erstens durch den Anstieg δVBL1 auf Grund des Einflusses der Ladung von der Speicherzelle MC1, und zweitens durch den Potentialanstieg der benachbarten Bitleitung BL2a in der veranschaulichten unteren Hälfte BH vom zentralen Abschnitt CP über die statische Kapazität 1/2 C2. Folglich wird der Potentialanstieg δVBL1a der Bitleitung BL1a angenähert als:

Andererseits wird der Potentialanstieg δV der Bitleitung durch die folgende Gleichung angenähert:

In Gleichung (6) gibt das erste Glied auf der rechten Seite die Wirkung des Potentialanstiegs der Bitleitung BL1a auf die Bitleitung an. Detaillierter wird in der oberen Hälfte TH das Potential der Bitleitung um 1/2 C1/C1+C2+C3 δVBL1a auf Grund des Potentialanstiegs der Bitleitung BL1a über die statische Kapazität von 1/2 C1 zwischen den Bitleitungen BL1a und in der oberen Hälfte TH erhöht. In der unteren Hälfte BH wird das Potential der Bitleitung auch um das gleiche Ausmaß wie oben auf Grund des Potentialanstiegs der Bitleitung BL1a über die statische Kapazität von 1/2 C1 zwischen den Bitleitungen BL1a und in der unteren Hälfte BH erhöht. Das zweite Glied auf der rechten Seite in Gleichung (6) zeigt die Wirkung des Potentialanstiegs der Bitleitung BL2a auf die Bitleitung über die statische Kapazität von 1/2 C2 in der unteren Hälfte. Es ist zu beachten, daß das Potential der Bitleitung nicht ansteigt, wenn die Wortleitung WL0 ausgewählt wird, da die mit der Bitleitung verbundenen Speicherzellen nicht mit der ausgewählten Wortleitung WL0 verbunden sind. Daher beeinflußt die Kapazität zwischen den Bitleitungen und BL1a in der veranschaulichten unteren Hälfte BH das Potential der Bitleitung nicht. Daher ist aus Gleichungen (5) und (6) der Potentialunterschied VBL1a zwischen den Bitleitungen BL1a und :

In Gleichung (7) gilt, wenn die Annäherung, daß C1 = C2 = C3 und δVBL1a = δVBL1, vorgenommen wird:

Daher wird verglichen mit dem in Gleichung (4) ausgedrückten Stand der Technik die Wirkung des Potentialanstiegs der Bitleitung BL2a auf den Potentialunterschied VBL1a aufgehoben, wodurch es möglich wird, ein beträchtliches Ausmaß eines Potentialabfalls zwischen den Bitleitungen BL1a und zu verhindern.

Ähnlich kann der Potentialunterschied zwischen den Bitleitungen BL2a und berechnet werden als:

Unter der Annahme, daß C1 = C2 = C3 und δVBL1a = δVBL2a = δVBL3a = δVBL2, ist:

Gleichung (12) hat das gleiche Ergebnis wie Gleichung (8).

Die obige Beschreibung wurde für den Fall gegeben, in dem die Wortleitung WL0 ausgewählt wird. Eine ähnliche Diskussion gilt auch, wenn die Wortleitung WL1 oder die anderen Wortleitungen ausgewählt werden.

In der obigen Beschreibung der Ausführungsform, insbesondere zur Berechnung des Potentialunterschieds zwischen den Bitleitungen BL1a und , wurde die Erläuterung durch das Ignorieren der Wirkungen auf das Potential der Bitleitung BL2a durch den Potentialanstieg der benachbarten Bitleitung in der veranschaulichten oberen Hälfte und der Wirkungen durch den Potentialanstieg der benachbarten Bitleitung BL1a in der veranschaulichten unteren Hälfte vereinfacht. Die Computersimulation legt jedoch nahe, daß, sogar wenn diese berücksichtigt werden, eine ähnliche vorteilhafte Wirkung wie oben beschrieben erhalten würde. Ferner wird, sogar wenn die Wirkungen auf die Bitleitungen BL1a, durch andere Bitleitungen als benachbarte Bitleitungen berücksichtigt werden, die durch die vorliegende Erfindung erhaltene vorteilhafte Wirkung garantiert.

In Gleichung (11) wird jedoch, wenn die oben erwähnte Annahme δVBL1a = δVBL2a= δVBL3a nicht gilt, wenn beispielsweise der Potentialanstieg δVBL3b der Bitleitung BL3b aus irgendeinem Grund größer ist als der Potentialanstieg δVBL1b der Bitleitung BL1b, wenn beispielsweise keine Ladung in der zwischen der Wortleitung WL0 und der Bitleitung BL1a angeschlossenen Speicherzelle MC1 gespeichert wurde, der Potentialunterschied ΔVBL2a vermindert, um kleiner als in Gleichung (12) ausgedrückt zu sein.

Andere Ausführungsformen, die dieses Problem in der Schaltung von Fig. 6 lösen können, werden nachstehend er läutert.

Fig. 8 ist ein Schaltbild, das die Anordnung von Bitleitungspaaren in einem dynamischen Ein-Transistor-Ein-Kondensator-Speicher gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigt. Fig. 8 unterschiedet sich insofern von Fig. 6, als die Leitungen der Bitleitungspaare (BL0b, ), (BL2b, ) in Fig. 8 einander in einem oberen mittleren Abschnitt UM in der oberen Hälfte TH und in einem unteren mittleren Abschnitt LM in der unteren Hälfte BH kreuzen. In der veranschaulichten Ausführungsform ist der obere mittlere Abschnitt UM ein Viertel der Bitleitung von oben nach unten und der untere mittlere Abschnitt LM ein Viertel der Bitleitung von unten nach oben angeordnet. Die anderen Abschnitte sind die gleichen wie in Fig. 6. Durch diese Konstruktion wird der Potentialunterschied beispielsweise zwischen dem Bitleitungspaar BL1b und , wenn die Wortleitung WL0 ausgewählt wird, wie folgt berechnet:

In Gleichung (13) bezeichnet δVBL1b auf der linken Seite den Potentialanstieg der Bitleitung BL1b, das erste Glied δVBL1 rechts die Potentialanstiegskomponente der Bitleitung BL1b auf Grund des Einflusses der Ladung von der Speicherzelle MC1 in die Bitleitung BL1b und das zweite Glied rechts die Potentialanstiegskomponente der Bitleitung auf Grund des Potentialanstiegs der Bitleitung BL2b neben der tiefergelegenen Hälfte der unteren Hälfte BH über die statische Kapazität 1/2 C2. In Gleichung (14) bezeichnet δV links den Potentialanstieg der Bitleitung , das erste Glied rechts die Potentialanstiegskomponente der Bitleitung auf Grund des Potentialanstiegs der Bitleitung BL1b über die statische Kapazität 1/2 C1 in der oberen Hälfte und 1/2 C1 in der unteren Hälfte, das zweite Glied rechts die Potentialanstiegskomponente der Bitleitung auf Grund des Potentialanstiegs der benachbarten Bitleitung BL2b in der höhergelegenen Hälfte der oberen Hälfte TH über die statische Kapazität 1/4 C2 und das dritte Glied rechts die Potentialanstiegskomponente der Bitleitung auf Grund des Potentialanstiegs der benachbarten Bitleitung BL0b in der höhergelegenen Hälfte der unteren Hälfte BH über die statische Kapazität 1/4 C2.

Im Potentialunterschied zwischen den Potentialanstiegen von BL1b und werden auch die vom Potentialanstieg der Bitleitung BL2a abgeleiteten Komponenten aufgehoben, wie aus Gleichung (15) ersichtlich ist. In Gleichung (15) gilt, wenn die Annäherung, daß C1 = C2 = C3 und δVBL1 = wVBL1b = δVBL0b, auch auf die gleiche Weise wie in Gleichung (6) vorgenommen wird:

Der durch Gleichung (13) ausgedrückte Potentialunterschied ΔVBL1b ist auch größer als der durch Gleichung (4) ausgedrückte herkömmliche Potentialunterschied.

Der Potentialunterschied zwischen den Bitleitungen, beispielsweise BL2b und , wird wie folgt berechnet:

In Gleichung (17) wird das erste Glied auf Grund des Einflusses der Ladung von der Speicherzelle MC2 in die Bitleitungen BL2b abgeleitet; das zweite Glied auf der rechten Seite gibt den Potentialanstieg der Bitleitung BL2b auf Grund des Potentialanstiegs der Bitleitung BL3b im tiefergelegenen Hälftenteil in der veranschaulichten oberen Hälfte TH über die Kapazität von 1/4 C2 an, da die Bitleitung BL2b der Bitleitung BL3b in diesem tiefergelegenen Hälftenteil benachbart ist; und das dritte Glied rechts gibt die Wirkung des Potentialanstiegs der Bitleitung BL1b auf die Bitleitung BL2b im tiefergelegenen Hälftenteil in der unteren Hälfte BH über die Kapazität von 1/4 C2 an, da die Bitleitung BL2b der Bitleitung BL1b im tiefergelegenen Hälftenteil in der unteren Hälfte BH benachbart ist. Ähnlich gibt in Gleichung (18) das erste Glied die Wirkung des Potentialanstiegs der Bitleitung BL3b im tiefergelegenen Hälftenteil in der oberen Hälfte TH an; gibt das zweite Glied die Wirkung des Potentialanstiegs der Bitleitung BL1b im höhergelegenen Hälftenteil in der unteren Hälfte BH an; und gibt das dritte Glied die Wirkung des Potentialanstiegs der Bitleitung BL3b im tiefergelegenen Hälftenteil in der unteren Hälfte BH an.

Wie aus Gleichung (19) ersichtlich ist, werden die Wirkungen des Potentialanstiegs der Bitleitungen BL1b und BL3b in Gleichung (17) aufgehoben, so daß nur der Faktor 1/4 C2/C1+C2+C3 δVBL3b in Gleichung (19) bleibt. Dieser Faktor ist viel kleiner, sogar wenn der Potentialanstieg δVBL3b groß ist.

Fig. 9 zeigt noch eine weitere Ausführungsform der vorliegenden Erfindung. Der Unterschied zwischen Fig. 8 und Fig. 9 ist, daß in Fig. 9 die Leitungen jedes der Bitleitungspaare (BL0b, ), (BL1b, ), (BL2b, ), einander am zentralen Abschnitt CP kreuzen.

Durch diese Konstruktion wird der Potentialunterschied beispielsweise zwischen den Bitleitungen BL1b und wie folgt berechnet:

Ähnlich wird der Potentialunterschied beispielsweise zwischen den Bitleitungen BL2c und BL2c wie folgt berechnet:

So werden in der in Fig. 9 gezeigten Ausführungsform die Wirkungen der Potentialanstiege der benachbarten Bitleitungen aufgehoben, wie aus Gleichungen (22) und (25) ersichtlich ist.

Am Kreuzungsabschnitt von jeweils zwei Bitleitungen kann eine Bitleitung durch die Aluminiumschicht der Bitleitung selbst gebildet sein, und die andere Bitleitung kann aus einer verunreinigungsdiffundierten Schicht bestehen. Die physikalische Struktur des Kreuzungsabschnitts ist als Beispiel in Fig. 10 und 11 veranschaulicht.

Fig. 10 ist eine Draufsicht der physikalischen Konstruktion eines Teils der Schaltung von Fig. 6, und Fig. 11 ist eine Schnittansicht gemäß der Linie XI-XI von Fig. 10. In Fig. 10 kreuzen die Bitleitungen BL1a und einander am zentralen Abschnitt dieser Bitleitungen. Am Kreuzungsabschnitt ist die Bitleitung BL1a durch eine verunreinigungsdiffundierte Schicht 9 vom n&supmin;-Typ gebildet, die mit einer aktiven Zone 10 an einem Ende verbunden ist und durch ein Kontaktloch 7 mit der Aluminiumschicht der Bitleitung BL1a verbunden ist. Die Bitleitung wird durch die Aluminiumschicht gebildet. Bezugszahlen in Fig. 10 und 11 gleich wie in Fig. 5 stellen die gleichen Teile wie in Fig. 5 dar.

Aus der vorhergehenden Beschreibung ist ersichtlich, daß gemäß der vorliegenden Erfindung in einer Halbleiterspeicheranordnung mit einer Vielzahl von Bitleitungspaaren das Kreuzen der Bitleitungen in Bitleitungspaaren an geeigneten Abschnitten den Spannungsabfall zwischen den Bitleitungen in den Bitleitungspaaren, der durch die elektrostatische Kapazität zwischen ihnen entsteht, vermindern kann, so daß Lesefehler verhindert werden können.


Anspruch[de]

1. Halbleiterspeicheranordnung, mit:

einer Vielzahl von Wortleitungen (WL0, WL1, . . .);

einer Vielzahl von Bitleitungspaaren (BL0, ; BL1, ; . . .), die jeweils aus zwei benachbart angeordneten Bitleitungen bestehen;

einer Vielzahl von Speicherzellen (MC0, MC1, . . .), die zwischen den Wortleitungen und den Bitleitungen angeschlossen sind; und

einer Vielzahl von Leseschaltungen (SA0, SA1, . . .), die jeweils mit einem der genannten Bitleitungspaare verbunden sind;

bei welcher die Bitleitungen zumindest jedes zweiten Paares (BL1, ; BL3, ; . . .) der genannten Bitleitungspaare angeordnet sind, einander an zumindest einem Abschnitt hiervon zu kreuzen; dadurch gekennzeichnet, daß:

die Anordnung eine dynamische Halbleiterspeicheranordnung ist, bei welcher die Speicherzellen Speicherzellen vom Ein-Transistor-Ein-Kondensator-Typ sind, die jeweils zwischen einer der genannten Bitleitungen und einer der genannten Wortleitungen angeschlossen sind, und in jedem der genannten Bitleitungspaare die Speicherzellen zwischen jeder der genannten Wortleitungen und einer der beiden Bitleitungen jedes Bitleitungspaares angeschlossen sind; bei welcher die genannten Leseschaltungen in Form von Leseverstärkern vorliegen, wobei jeder der genannten Leseverstärker den Spannungsunterschied zwischen den Bitleitungen des entsprechenden Bitleitungspaares, mit dem er verbunden ist, verstärkt; und bei welcher in einem Vorladebetrieb jedes der Bitleitungspaare mit einer Spannung vorgeladen wird, die ein Zwischenpegel relativ zu einem Energiequellen-Spannungspegel ist, und in einem Lesebetrieb der Kondensator der von der Wortleitung ausgewählten Speicherzelle über den Transistor mit einer der beiden Bitleitungen verbunden ist, die das Bitleitungspaar bilden, und, nachdem der Ausgang der ausgewählten Speicherzelle an der genannten einen der Bitleitungen erschienen ist, der Spannungsunterschied zwischen der genannten Bitleitung und der anderen Bitleitung durch den entsprechenden Leseverstärker verstärkt wird.

2. Halbleiterspeicheranordnung nach Anspruch 1, bei welcher nur die Bitleitungen jedes zweiten Bitleitungspaares (BL1, ; BL3, ; . . .) einander kreuzend angeordnet sind.

3. Halbleiterspeicheranordnung nach Anspruch 2, bei welcher die Bitleitungen jedes zweiten Bitleitungspaares (BL1, ; BL3, ; . . .) angeordnet sind, einander nur an einem Abschnitt hiervon zu kreuzen.

4. Halbleiterspeicheranordnung nach Anspruch 1, 2 oder 3, bei welcher die genannten Bitleitungspaare (BL0, ; BL1, ; . . .) parallel zueinander verlaufen, mit Ausnahme der genannten Kreuzungsabschnitte.

5. Halbleiterspeicheranordnung nach Anspruch 1, 2, 3 oder 4, bei welcher die genannten Abschnitte zentrale Abschnitte in der Richtung sind, in die die genannten Bitleitungspaare (BL0, ; BL1, ; . . .) verlaufen.

6. Halbleiterspeicheranordnung nach Anspruch 1, bei welcher die Bitleitungen jedes zweiten Bitleitungspaares (BL1, ; BL3, ; . . .) angeordnet sind, einander an zentralen Abschnitten in der Richtung zu kreuzen, in die die genannten Bitleitungspaare verlaufen, und die Bitleitungen der übrigen Bitleitungspaare (BL0, ; BL2, ; ...) angeordnet sind, einander an anderen Abschnitten zu kreuzen.

7. Halbleiterspeicheranordnung nach Anspruch 6, bei welcher die genannten anderen Abschnitte sowohl in einer oberen als auch einer unteren Hälfte der genannten Bitleitungspaare (BL0, ; BL2, ; . . .) vorliegen.

8. Halbleiterspeicheranordnung nach Anspruch 7, bei welcher die Bitleitungen der genannten übrigen Bitleitungspaare (BL0, ; BL2, ; . . .) ebenfalls angeordnet sind, einander an zentralen Abschnitten zu kreuzen.







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