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Dokumentenidentifikation DE3687025T2 19.05.1993
EP-Veröffentlichungsnummer 0213608
Titel Halbleiterschalter.
Anmelder Hitachi, Ltd., Tokio/Tokyo, JP
Erfinder Ueno, Masahiro, Higashionumacho-2-chome Hitachi-shi, JP;
Iwamura, Masahiro;
Masuda, Ikuro;
Kurita, Kozaburo, Hitachi-shi, JP
Vertreter Beetz, R., Dipl.-Ing. Dr.-Ing.; Timpe, W., Dr.-Ing.; Siegfried, J., Dipl.-Ing.; Schmitt-Fumian, W., Prof. Dipl.-Chem. Dr.rer.nat.; Mayr, C., Dipl.-Phys.Dr.rer.nat., Pat.-Anwälte, 8000 München
DE-Aktenzeichen 3687025
Vertragsstaaten DE, GB, NL
Sprache des Dokument En
EP-Anmeldetag 28.08.1986
EP-Aktenzeichen 861118933
EP-Offenlegungsdatum 11.03.1987
EP date of grant 28.10.1992
Veröffentlichungstag im Patentblatt 19.05.1993
IPC-Hauptklasse H03K 17/687
IPC-Nebenklasse H01L 27/06   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine unidirektionale Schaltschaltung zum Durchführen eines Hochgeschwindigkeitsvorgangs.

Ein Feldeffekttransistor (im folgenden als "FET" oder "MOS"-Transistor bezeichnet) kann als ein Schaltelement wirken, das klein in den Ausmaßen und niedrig im Leistungsverbrauch und geeignet für die Verwendung in hochintegrierten Halbleiterschaltkreisen ist. Zum Beispiel wird der FET als Schaltelement in einem programmierbaren logischen Feld (programmable logic array, im folgenden als "PLA" bezeichnet) verwendet. Der FET ist jedoch ein bidirektionales Schaltelement, und daher ist es schwierig, eine komplizierte Vielelementschaltung aus FETs zu bilden, und dabei die Regelmäßigkeit einzuhalten, die für eine hochintegrierte Schaltung erforderlich ist. Ein Beispiel für den PLA unter Verwendung von FETs ist in der Japanischen Patentveröffentlichung JP-A-58-222620 offenbart. In solch einem gewöhnlichen PLA sind ein UND-Feld und/oder ein ODER-Feld getrennt von einer Hauptschaltung angeordnet, und eine UND-Verknüpfung oder eine ODER-Verknüpfung werden jeweils im UND-Feld und dem ODER-Feld durchgeführt. Da sowohl das UND-Feld als auch das ODER-Feld nur eine begrenzte logische Funktion durchführen können, ist es nötig, daß jedes Feld eine große Anzahl von Zeilenleitungen und Spaltenleitungen besitzt, die jeweils einem logischen Produkt oder einer logischen Summe entsprechen, und viele logische Schaltungen außerhalb des PLA's vorzusehen.

In der Japanischen Patentschrift JP-A-56-15067 ist eine statische Halbleiterspeicherzelle offenbart, die eine Schaltschaltung umfaßt, die aus einem FET und einer Diode mit Schottky-Übergang besteht. Genauer gesagt enthält die obige Speicherzelle sowohl eine aus einer Flip-Flop-Schaltung gebildete Speicherschaltung, als auch eine Diode mit Schottky-Übergang zur Verbindung der Speicherschaltung mit einer Bitleitung. Jedoch wird die Speicherschaltung mit der Bitleitung durch Verändern des Potentials der Masseleitung der Flip-Flop-Schaltung verbunden und von ihr getrennt. Diese Masseleitung ist mit der Source-Elektrode eines FET's verbunden, um die Flip-Flop-Schaltung zu bilden und ist daher mit einer äquivalenten Last verbunden, die sich aus einer bestimmten Eingangsimpedanz des FET's, von dessen Source-Seite her gesehen, und der parasitären Kapazität der oben erwähnten Source-Elektrode aufgrund des Substrats und des Gates des FET's zusammensetzt. Dementsprechend ist, wenn die Speicherschaltung mit der Bitleitung verbunden oder von ihr getrennt wird, eine große Leistung erforderlich, um die Masseleitung zu treiben. Darüberhinaus kann die Speicherzelle keinen Hochgeschwindigkeitsschaltvorgang durchführen, da die äquivalente Lastschaltung eine große kapazitive Komponente auf der Grundlage der obigen parasitären Kapazität besitzt, und weil das Potential der Kathode der Diode mit Schottky- Übergang durch die Speicherschaltung mit einer relativ hohen Impedanz gesteuert wird.

Das Dokument zum Stand der Technik US-A-3 718 916 offenbart eine Schaltung, die einen Feldeffekttransistor und eine Diode mit Schottky-Übergang in Reihenverbindung enthält. Der Feldeffekttransistor wird aus einer Gateelektrode, einer n-leitenden epitaxialen Schicht und einer weiteren Elektrode gebildet, und die Diode mit Schottky- Übergang wird aus einer Elektrode und besagter n-leitender epitaxialer Schicht gebildet.

Wenn die n-leitende epitaxiale Schicht eine hohe Fremdatomkonzentration hat, ist es schwierig, die Diode mit Schottky-Übergang mit der metallischen Elektrode zu bilden, während, wenn die n-leitende epitaxiale Schicht eine niedrige Fremdatomkonzentration besitzt, es schwierig ist, einen ohmschen Kontakt mit der Elektrode des Feldeffekttransistors herzustellen.

Das Dokument zum Stand der Technik IBM Technical Disclosure Bulletin, Band 13, Nr. 5, Oktober 1970, Seite 1276, Bertin et al.: "FET-Schottky Diode Logic" offenbart eine Technik zur Verwirklichung einer Halbleiterschaltvorrichtung. Ein schwach dotierter N-Bereich wird benutzt, um die Diode mit Schottky-Übergang zu bilden. Ein stark dotierter N-Bereich bildet einen guten ohmschen Kontakt mit einem metallischen Ausgangskontakt. Solch eine Konstruktion hat im wesentlichen dieselben Nachteile wie oben aufgeführt.

Es ist das Ziel der vorliegenden Erfindung, eine Schaltschaltung zur Verfügung zu stellen, deren Steuereingangsimpedanz hoch und deren Leistungsverbrauch niedrig ist, und die einen Schaltvorgang mit hoher Geschwindigkeit durchführen kann, in der Strom nur in einer Richtung fließen kann, und die darüberhinaus geeignet ist zum Gebrauch in einem hochintegrierten Schaltkreis.

Dieses Ziel wird gemäß den Kennzeichen der unabhängigen Ansprüche erreicht, wobei die abhängigen Ansprüche auf eine bevorzugte Ausgestaltung der vorliegenden Erfindung abzielen.

Fig. 1 ist ein Schaltungsdiagramm, das eine Ausgestaltung eines PLA's gemäß der vorliegenden Erfindung zeigt.

Fig. 2 ist ein Schaltungsdiagramm, das eine Ausgestaltung einer logischen Schaltung gemäß der vorliegenden Erfindung zeigt.

Fig. 3A ist ein schematisches Diagramm, das eine Ausgestaltung eines Nur-Lesespeichers gemäß der vorliegenden Erfindung zeigt,

Fig. 3B ist ein Schaltungsdiagramm, das die Speicherzelle der Fig. 3A zeigt, und

Fig. 3C ist eine Signalverlaufsdarstellung, die den Schaltvorgang der Speicherzelle aus Fig. 3B zeigt.

Fig. 4 ist ein Schaltungsdiagramm, das eine andere Ausgestaltung einer logischen Schaltung gemäß der vorliegenden Erfindung zeigt.

Fig. 5A und 5B sind ein Querschnitt und ein Schaltungsdiagramm, die eine Ausgestaltung einer Schaltschaltung gemäß der vorliegenden Erfindung zeigen.

Fig. 6A und 6B sind ein Querschnitt und ein Schaltungsdiagramm, die eine andere Ausgestaltung einer Schaltschaltung gemäß der vorliegenden Erfindung zeigen.

Fig. 7A ist ein Schaltungsdiagramm, das eine Ausgestaltung eines Diodenfeldes gemäß der vorliegenden Erfindung zeigt, und

Fig. 7B zeigt die Wahrheitstafel des Diodenfeldes aus der Fig. 7A.

Fig. 1 zeigt eine Ausgestaltung eines PLA's gemäß der vorliegenden Erfindung. Es erübrigt sich zu sagen, daß ein PLA aus Halbleitermatrixschaltungen besteht. In Fig. 1 bezeichnen Referenzzeichen 101 bis 106 Inverter, die jeder aus komplementären MOS-Transistoren oder aus einem bipolaren und einem MOS-Transistor gebildet werden. Die Ausgänge der Inverter 101 bis 103 sind jeweils mit ersten Zeilenleitungen 150 bis 152 verbunden und die Ausgänge der Inverter 104 bis 106 sind jeweils mit ersten Spaltenleitungen 180 bis 182 verbunden. 110 bis 115 bezeichnen PMOS- Transistoren, 121 bis 126 Dioden mit Schottky-Übergang (im folgenden als Schottky-Dioden bezeichnet), 131 bis 136 NMOS-Transistoren und 140 bis 144 NMOS-Transistoren. Wie in Fig. 1 gezeigt sind die Schottky-Dioden 121 bis 126 jeweils in Reihe mit den NMOS-Transistoren 131 bis 136 verbunden, um eine Mehrzahl von unidirektionalen Schaltschaltungen zu bilden, von denen jede an einem wählbaren, unter den Verbindungspunkten der zweiten Spaltenleitungen 170 bis 172 und den ersten Zeilenleitungen 150 bis 152 ausgewählten Punkt angeordnet ist. Weiter bezeichnet in Fig. 1 das Referenzsymbol Vd eine erste Leistungsquelle, Vb eine Vorspannungsquelle, B&sub1; bis B&sub3; erste Eingangssignale, C&sub1; bis C&sub3; zweite Eingangssignale und E&sub1; bis E&sub3; Ausgangssignale.

Bezogen auf Fig. 1 sind Anoden der Schottky-Dioden 121 bis 126 jeweils mit einer der zweiten Spaltenleitungen 170 bis 172 verbunden, und Gateelektroden der NMOS-Transistoren 131 bis 136 sind jeweils mit einer der ersten Zeilenleitungen 150 bis 152 verbunden. Weiter sind Source-Elektroden der NMOS-Transistoren 131 bis 136 jeweils mit einer der zweiten Zeilenleitungen 160 bis 162, die mit der ersten Leistungsquelle Vd über die PMOS-Transistoren 110 bis 112 verbunden sind, verbunden. Die Kathoden der Schottky- Dioden 121 bis 126 sind jeweils mit den Drain- Elektroden der NMOS-Transistoren 131 bis 136 verbunden.

Als nächstes folgt die Erklärung der Wirkungsweise des PLA's mit der oben erwähnten Schaltungskonfiguration. Die PMOS-Transistoren 110 bis 112 dienen dazu, die Niveaus der zweiten Zeilenleitungen 160 bis 162 hochzuziehen, und die PMOS-Transistoren 113 bis 115 dienen dazu, die Niveaus der zweiten Spaltenleitungen 170 bis 172 hochzuziehen. So liegt in einem Anfangszustand jedes der Ausgangssignale E&sub1; bis E&sub3; auf einem hohen Niveau. Nehmen wir nun an, daß im Anfangszustand die ersten Eingangssignale B&sub1; bis B&sub3; und die zweiten Eingangssignale C&sub1; bis C&sub3; ein hohes Niveau einnehmen, und daß so die ersten Zeilenleitungen 150 bis 152 und die ersten Spaltenleitungen 180 bis 182 alle auf einem niedrigen Niveau gehalten werden. Dann befinden sich alle NMOS-Transistoren 130 bis 136 und 140 bis 144 in einem AUS-Zustand.

Betrachten wir als nächstes einen Arbeitszustand, bei dem die Eingangssignale B&sub2;, B&sub3; und C&sub2; auf ein niedriges Niveau verändert werden. Zu dieser Zeit werden die NMOS-Transistoren 133, 134, 135, 136, 141 und 144 eingeschaltet, und so wird die parallele Kombination der NMOS-Transistoren 135 und 136 über die zweite Zeilenleitung 162 mit dem NMOS-Transistor 144 in Reihe geschaltet. So wird die elektrische Ladung auf den zweiten Zeilenleitungen 170 und 172 gegen Masse abgeführt, und so nehmen die Ausgangssignale E&sub1; und E&sub3; ein niedriges Niveau ein. Wie oben erwähnt nimmt, wenn derjenige der NMOS-Transistoren 131 bis 136, der zu einem ersten Transistorfeld gehört, das über eine der ersten Zeilenleitungen 150 bis 152 eingeschaltet worden ist, mit denjenigen der NMOS-Transistoren 140 bis 144 in Reihe verbunden wird, der zu einem zweiten Transistorfeld gehört, das über eine der ersten Spaltenleitungen 180 bis 182 eingeschaltet worden ist, diejenige der zweiten Spaltenleitungen 170 bis 172, die mit der obigen Reihenschaltung verbunden ist, ein niedriges Niveau ein, das heißt eine logische Operation wird durchgeführt. Die Beziehungen zwischen den Eingangssignalen B&sub1; bis B&sub3; und C&sub1; bis C&sub3; und den Ausgangssignalen E&sub1; bis E&sub3; sind durch die folgenden logischen Gleichungen gegeben:

E&sub1; = B&sub1; · (C&sub1; + C&sub2;) + B&sub3;·C&sub2;

E&sub2; = B&sub1; · (C&sub1; + C&sub2;) + B&sub2;·(C&sub2; + C&sub3;)

E&sub3; = B&sub2; · (C&sub1; + C&sub2;) + B&sub3;·C&sub2;

Betrachten wir nun die obige Wirkungsweise für den Fall., daß die Schottky-Dioden 120 bis 126 aus dem PLA der Fig. 1 fortgelassen sind, um so die Funktion jeder Schottky-Diode zu verdeutlichen. Entsprechend dem Fall, daß die Schottky- Dioden 121 bis 126 vorhanden sind, nehmen die Ausgangssignale E&sub1; und E&sub3; das niedrige Niveau ein. Jedoch wird das Ausgangssignal E&sub2; irrtümlicherweise aus dem folgenden Grund auf niedriges Niveau gebracht. Die zweite Spaltenleitung 172, die auf niedrigem Niveau gehalten wird, ist mit der zweiten Zeilenleitung 161 über den eingeschalteten NMOS-Transistor 134 verbunden, und so wird die zweite Zeilenleitung 161 auf niedriges Niveau gelegt. Darüberhinaus ist die zweite Zeilenleitung 161 mit der zweiten Spaltenleitung 171 über den eingeschalteten NMOS-Transistor 133 verbunden, und so wird die zweite Spaltenleitung 171 auf niedriges Niveau gelegt. Als Ergebnis nimmt das Ausgangssignal E&sub2; das niedrige Niveau ein, d. h. wenn die Schottky- Dioden fortgelassen werden, wird eine irrtümliche logische Operation durchgeführt. Mit anderen Worten verhindern die Schottky-Dioden 121 bis 126 den Rückfluß von Strom, um so ein korrekte logische Operation durchzuführen.

Wie aus der obigen Erklärung offensichtlich ist, werden in der vorliegenden Ausgestaltung eine Mehrzahl unidirektionaler Schaltschaltkreise, die jeder aus einer der Schottky-Dioden 121 bis 126 und einem entsprechenden der NMOS- Transistoren 131 bis 136 bestehen, mit dem NMOS-Transistoren 140 bis 144 kombiniert, um eine komplizierte logische Operation durchzuführen.

In der vorliegenden Ausgestaltung sind die Zahl der ersten Zeilenleitungen, die Zahl der zweiten Zeilenleitungen, die Zahl der ersten Spaltenleitungen und die Zahl der zweiten Spaltenleitungen alle gleich drei gesetzt. Die vorliegende Erfindung ist nicht auf einen solchen Fall begrenzt, sondern sie ist anwendbar auf ein PLA mit einer wählbaren Zahl von Zeilenleitungen und Spaltenleitungen. Darüberhinaus können die PMOS-Transistoren und die NMOS-Transistoren in einer anderen Weise als der in Fig. 1 gezeigten angeordnet werden. Außerdem können, um eine mehrphasige Operation durchzuführen, die Phasen der Eingangssignale und die Vorspannung durch ein Taktpulssignal gesteuert werden, ohne den Rahmen der vorliegenden Erfindung zu verlassen.

Fig. 2 zeigt eine Ausgestaltung einer logischen Schaltung gemäß der vorliegenden Erfindung. Die vorliegende Ausgestaltung ist eine Zweieingangs-NAND-Gatterschaltung, die ein Beispiel ist für eine logische Kompositschaltung, die einen Bipolartransistor und einen komplementären MOS beinhaltet und daher sowohl die Fähigkeit des Bipolartransistors zum Treiben großer Lasten als auch das Kennzeichen des geringen Leistungsverbrauchs des komplementären MOS's besitzt.

Mit Bezug auf Fig. 2 sind die Source-Elektroden und PMOS- Transistoren 201 und 202 mit einer Leistungsquelle VCC' verbunden, und die Drain-Elektroden der Transistoren 201 und 202 sind mit der Basis eines NPN-Transistors 205 verbunden, um dieselbe PMOS-Transistorschaltung wie in einer herkömmlichen Zweieingangs-NAND-Gatterschaltung mit komplementärem MOS zu bilden. Darüberhinaus sind NMOS-Transistoren 203 und 204 in Serie verbunden, und die Drain-Elektroden des Transistors 203 und die Source-Elektrode des Transistors 204 sind jeweils mit der Basis des NPN-Transistors 205 und der Basis eines NPN-Transistors 206 verbunden, um dieselbe NMOS-Transistorschaltung wie bei einer herkömmlichen Zweieingangs-NAND-Gatterschaltung mit komplementärem MOS zu bilden. Der Kollektor des NPN-Transistors 205 ist mit der Leistungsquelle VCC' verbunden und der Emitter des NPN-Transistors 205 ist direkt mit dem Kollektor des NPN-Transistors 206 und einem Ausgangsanschluß 213 verbunden. Der Emitter des NPN-Transistors 206 liegt auf Masse.

Die Anode einer Schottky-Diode 207 ist mit dem Emitter des NPN-Transistors 205 und dem Ausgangsanschluß 213 verbunden, und die Kathode der Diode 207 ist mit der Basis des NPN-Transistors 205 verbunden. Darüberhinaus ist ein Eingangsanschluß 211 mit den Gateelektroden des PMOS-Transistors 201 und des NMOS-Transistors 204 verbunden, und ein anderer Eingangsanschluß 212 ist mit den Gateelektroden des PMOS-Transistors 202 und des NMOS-Transistors 203 verbunden. Ein aus einem Widerstand gebildetes Entladungsmittel (d. h. eine Entladungsschaltung oder ein Entladungselement) 208 zum Abführen der elektrischen Ladung von der Basis des NPN-Transistors 206 zur Masse ist wie in Fig. 2 gezeigt vorgesehen.

Als nächstes wird die Wirkungsweise der vorliegenden Ausgestaltung erklärt. In einem Fall, bei dem mindestens eines der Eingangssignale A&sub1; und A&sub2; ein Nullniveau einnimmt, wird mindestens einer der NMOS-Transistoren 203 und 204 ausgeschaltet, und mindestens einer der PMOS-Transistoren 201, 202 eingeschaltet. So fließt ein Basisstrom in den NPN-Transistor 205 und der Transistor 205 wird eingeschaltet. Als Ergebnis wird eine Last, die mit dem Ausgangsanschluß 213 verbunden, aber nicht dargestellt ist, unter Spannung gesetzt, und so nimmt ein Ausgangssignal ein 1- Niveau an. Die zwischen dem Ausgangsanschluß 213 und der Basis des NPN-Transistors 205 verbundene Schottky-Diode 207 spielt eine wichtige Rolle. Das heißt, zu einer Zeit, wenn das Ausgangssignal vom 0-Niveau auf das 1-Niveau geändert wird, wird die Schottky-Diode 207 in Sperrichtung vorgespannt, und so wird der ganze Strom von den PMOS- Transistoren 201 und/oder 202 als Basisstrom des NPN- Transistors 205 genutzt.

In einem Fall, bei dem beide Eingangssignale A&sub1; und A&sub2; das 1-Niveau einnehmen, sind die PMOS-Transistoren 201 und 202 ausgeschaltet, und die NMOS-Transistoren 203 und 204 sind eingeschaltet. Dementsprechend fließt ein Basisstrom vom Ausgangsanschluß 213 zum NPN-Transistor 206 durch die Schottky-Diode 207 und die NMOS-Transistoren 203 und 204. Als Ergebnis wird der NPN-Transistor 206 eingeschaltet, und die elektrische Ladung auf der Last, die mit dem Ausgangsanschluß 213 verbunden ist, fließt durch den NPN- Transistors 206 nach Masse ab. So nimmt das Ausgangssignal das 0-Niveau an. Zur gleichen Zeit wie der obige Vorgang entlädt sich die parasitäre Kapazität bezüglich der Basis des NPN-Transistors 205 durch die NPN-Transistoren 203 und 204. Aufgrunddessen wird der NPN-Transistor 205 schnell ausgeschaltet. Die kennzeichnende Eigenschaft der vorliegenden Ausgestaltung besteht darin, daß die Schottky-Diode 207 zwischen dem Ausgangsanschluß 213 und der Basis des NPN-Transistors 205 verbunden ist, und daher die NMOS- Transistoren 203 und 204 als eine Funktion des Bildens des logischen Produkts der Eingangssignale A&sub1; und A&sub2; und als eine andere Funktion das Abführen der elektrischen Ladung, die auf der Basis des NPN-Transistors 205 gespeichert worden ist, haben.

Um die Arbeitsgeschwindigkeit der vorliegenden Ausgestaltung hoch und ihren Leistungsverbrauch niedrig zu machen, ist es notwendig, die parasitäre Kapazität bezüglich der Basis des NPN-Transistors 205 so klein wie möglich zu machen. Zum Reduzieren der obigen parasitären Kapazität ist es am wirksamsten, die Kapazität zwischen der Schottky-Diode und deren Substrat klein zu machen.

Obwohl die vorliegende Ausgestaltung eine Zweieingangs- NAND-Schaltung vorsieht, ist die vorliegende Erfindung auch auf k-Eingangs-NAND-Schaltungen, so wie eine Dreieingangs- und eine Viereingangs-NAND-Schaltung anwendbar. In diesem Fall werden k PMOS-Transistoren wie die Transistoren 201 und 202 parallel verbunden, k NMOS-Transistoren wie die Transistoren 203 und 204 in Reihe verbunden, und die Gateelektrode jedes PMOS-Transistors und die Gateelektrode jedes NMOS-Transistors ist mit einem entsprechenden von k Eingangsanschlüssen verbunden. Darüberhinaus ist die vorliegende Erfindung nicht auf k-Eingangs-NAND- Schaltungen beschränkt, sondern sie ist auch auf k-Eingangs-NOR-Schaltungen oder eine Inverterschaltung anwendbar. Im Fall der k-Eingangs-NOR-Schaltung sind k PMOS- Transistoren, wie die PMOS-Transistoren 201 und 202 der Fig. 2 in Serie verbunden und k NMOS-Transistoren, wie die NMOS-Transistoren 203 und 204 der Fig. 2, parallel verbunden. Im Falle der Inverterschaltung ist einer der PMOS- Transistoren 201 und 202 einer der NMOS-Transistoren 203 und 204 der vorliegenden Ausgestaltung fortgelassen. Mit anderen Worten entspricht die Inverterschaltung der k- Eingangs-NAND-Schaltung oder der k-Eingangs-NOR-Schaltung, bei der der Wert von k gleich 1 ist.

Von einem anderen Standpunkt aus wird die vorliegende Ausgestaltung der Fig. 2 aufgefaßt als Bipolartransistor - komplementärer Feldeffekttransistor - Kompositschaltung mit: einem Paar erster und zweiter Bipolartransistoren, von denen jeder einen Kollektor mit einem ersten Leitfähigkeitstyp, eine Basis mit einem zweiten Leitfähigkeitstyp und einem Emitter mit dem ersten Leitfähigkeitstyp hat, wobei diese Bipolartransistoren in Serie zwischen ersten und zweiten Spannungsquellen verbunden sind, und wobei der Verbindungsknoten der Kollektoremitterstrompfade der Bipolartransistoren als Ausgangsanschluß der Kompositschaltung benutzt wird; einem Feldeffekttransistor vom zweiten Leitfähigkeitstyp, der auf ein festgelegtes Eingangssignal reagiert, um einen Pfad von der ersten Spannungsquelle zur Basis des ersten Bipolartransistors zu bilden, um ein Signal zum Bringen des ersten Bipolartransistors in einen EIN- oder AUS-Zustand auszugeben; einem Feldeffekttransistor vom ersten Leitfähigkeitstyp, der auf das festgelegte Eingangssignal reagiert, um einen Pfad von zumindest der Basis des ersten Bipolartransistors zur Basis des zweiten Bipolartransistors zu bilden, um ein anderes Signal zum Bringen des zweiten Bipolartransistors in einen EIN- oder AUS-Zustand in umgekehrter Beziehung zum EIN-/AUS-Zustand des ersten Bipolartransistors aus zugeben; und einer Diode mit Schottky-Übergang, die eine mit dem Ausgangsanschluß verbundene Anode und eine mit der Basis des ersten Bipolartransistors verbundene Kathode hat, um einen Stromfluß von Ausgangsanschluß der Basis des zweiten Bipolartransistors durch den Feldeffekttransistor vom ersten Leitfähigkeitstyp zu bewirken, und um einen Strom von der Basis des ersten Bipolartransistors zum Ausgangsanschluß zu blockieren.

Von noch einem anderen Standpunkt aus, kann die Ausgestaltung der Fig. 2 definiert werden als Bipolartransistorkomplementärer-Feldeffekttransistor-Kompositschaltung mit: einem ersten Bipolartransistor mit einem Kollektor mit einem ersten Leitfähigkeitstyp, der mit einer ersten Spannungsquelle verbunden ist, einer Basis mit einem zweiten Leitfähigkeitstyp und einem Emitter mit dem ersten Leitfähigkeitstyp, der mit einem Ausgangsanschluß verbunden ist; einem zweiten Bipolartransistor mit einem Kollektor vom ersten Leitfähigkeitstyp, der mit dem Ausgangsanschluß verbunden ist, einer Basis vom zweiten Leitfähigkeitstyp und einem Emitter vom ersten Leitfähigkeitstyp, der mit einer zweiten Spannungsquelle verbunden ist; k Eingangsanschlüssen (mit k ≥ 1); k ersten Feldeffekttransistoren, von denen jeder einen Kanal vom zweiten Leitfähigkeitstyp hat, und deren Gateelektroden mit einem zugehörigen Eingangsanschluß verbunden sind, wobei jeder erste Feldeffekttransistor zwischen der Basis und dem Kollektor des ersten Bipolartransistors so verbunden ist, daß für k ≥ 2 die ersten Feldeffekttransistoren parallel oder in Reihe verbunden sind; k zweiten Feldeffekttransistoren, von denen jeder einen Kanal mit dem ersten Leitfähigkeitstyp hat, und deren Gateelektroden jeweils mit einem zugehörigen Eingangsanschluß verbunden sind, wobei jeder zweite Feldeffekttransistor zwischen der Basis des ersten Bipolartransistors und der Basis des zweiten Bipolartransistors so verbunden ist, daß für k ≥ 2 die zweiten Feldeffekttransistoren in Serie oder parallel verbunden sind; einer Diode mit Schottky-Übergang, deren Anode mit dem Ausgangsanschluß und deren Kathode mit der Basis des ersten Bipolartransistors verbunden ist, um einen Stromfluß vom Ausgangsanschluß zur Basis des zweiten Bipolartransistors durch die zweiten Feldeffekttransistoren zu bewirken und um einen Strom von der Basis des ersten Bipolartransistors zum Ausgangsanschluß zu blockieren; und Entladungsmitteln zum Abführen der parasitären Ladung auf der Basis des zweiten Bipolartransistors.

Fig. 3A bis 3B zeigen eine Ausgestaltung eine ROM (read only memory, Nur-Lesespeicher) gemäß der vorliegenden Erfindung. Es erübrigt sich zu sagen, daß das ROM aus Halbleitermatrixschaltungen besteht.

In Fig. 3A bezeichnet das Referenzzeichen 301 einen X-Decoder, 302 eine ROM-Zellmatrix, 303 einen Y-Decoder, 304 einen Richtungsverstärker und 310 eine ROM-Zelle.

Fig. 3B ist ein Schaltungsdiagramm, das die ROM-Zelle 310 der Fig. 3A darstellt. In Fig. 3B bezeichnet das Referenzzeichen 320 einen NMOS-Transistor, 321 eine Schottky-Diode, 323 eine Zeilenleitung und 324 eine Spaltenleitung. Die Zeilenleitung 323 entspricht jeder der Ausgangsleitungen des X-Decoders 301 aus Fig. 3A, und die Spaltenleitung 324 entspricht jeder der Eingangsleitungen des Y- Decoders 303 aus Fig. 3A. Die Anode der Schottky-Diode 321 ist mit der Spaltenleitung 324 verbunden, und die Gateelektrode des NMOS-Transistors 320 ist mit der Zeilenleitung 323 verbunden. Darüberhinaus ist die Source-Elektrode des NMOS-Transistors 320 auf Masse gelegt, und die Kathode der Schottky-Diode 321 ist mit der Drain-Elektrode des NMOS-Transistors 320 verbunden.

Die Wirkungsweise der ROM-Zelle mit der obigen Schaltungskonfiguration wird im nachfolgenden mit Bezug auf Fig. 3C erklärt. Fig. 3C zeigt die Wellenform einer Spannung VC' die an die Spaltenleitung 324 angelegt wird. In der ersten Periode I wird die Spaltenleitung 324 durch eine (nicht gezeigte) Vorspannungsschaltung auf ein Niveau H vorgespannt, das höher ist als die logische Schwellenspannung VLT des Richtungsverstärkers 304 ist. Wenn die Zeilenleitung 323 auf das Niveau H gespannt ist, beginnt die zweite Periode II. Das heißt, die parasitäre Kapazität bezüglich der Spaltenleitung 324, die in der ersten Periode aufgeladen worden ist, entlädt sich durch die Schottky-Diode 321 und den NMOS-Transistor 320. So wird das Potential der Spaltenleitungen 324 erniedrigt. Jedoch liegt eine im wesentlichen konstante Durchlaßspannung VF über der Schottky-Diode 321 an, und daher wird das Potential der Spaltenleitung 324 auf das Niveau der Durchlaßspannung VF der Schottky-Diode 321 abgesenkt und dort gehalten.

Wie aus der obigen Erklärung offensichtlich ist, wird gemäß der vorliegenden Ausgestaltung die Spannungsamplitude an der Spaltenleitung unterdrückt, und so der Leistungsverbrauch der ROM-Zelle reduziert. Darüberhinaus kann, da die Spaltenleitung auf ein relativ niedriges Potential vorgespannt ist, eine zum Vorspannen der Spaltenleitung notwendige Zeit verkürzt werden, und der Zugriffszyklus gesteigert werden.

Fig. 4 zeigt eine andere Ausgestaltung einer logischen Schaltung gemäß der vorliegenden Erfindung. Die vorliegende Ausgestaltung ist eine Zweieingangs-NAND-Gatterschaltung, die ein Beispiel ist für eine logische Kompositschaltung mit einem Bipolartransistor und einem komplementären MOS.

Bezogen auf Fig. 4 sind die Source-Elektroden der PMOS- Transistoren 401 und 402 mit einer Leistungsquelle VCC' verbunden, und die Drain-Elektroden der Transistoren 401 und 402 sind mit der Basis eines NPN-Transistors 408 verbunden, um dieselbe PMOS-Transistorschaltung wie bei der herkömmlichen Zweieingangs-NAND-Gatterschaltung mit komplementärem MOS zu bilden. Die Drain-Elektrode eines NMOS-Transistors 403 ist mit der Kathode einer Schottky- Diode 411 verbunden, deren Anode mit der Basis des NPN- Transistors 408 verbunden ist. Die Source-Elektrode des NMOS-Transistors 403 ist mit der Drain-Elektrode eines NMOS-Transistors 404 verbunden, dessen Source-Elektrode auf Masse liegt. Die NMOS-Transistoren 403 und 404 wirken als ein erstes Basisentladungselement zur Abführung der elektrischen Ladung auf der Basis des NPN-Transistors 408 zu einer Zeit, wenn der NPN-Transistor 408 vom EIN-Zustand in den AUS-Zustand umgeschaltet wird. Die Drain-Elektrode eines NPN-Transistors 405 ist mit einem Ausgangsanschluß 423 verbunden, und die Source-Elektrode des Transistors 405 ist mit der Drain-Elektrode eines NMOS-Transistors 406 verbunden, dessen Source-Elektrode mit der Basis eines NPN-Transistors 409 und der Anode einer Schottky-Diode 412 verbunden ist. Die NMOS-Transistoren 405 und 406 bilden dieselbe NMOS-Transistorschaltung wie in der herkömmlichen Zweieingangs-NAND-Gatterschaltung mit komplementärem MOS. Die Kathode der Schottky-Diode 412 ist mit der Drain-Elektrode eines NMOS-Transistors 407 verbunden, dessen Source- Elektrode auf Masse liegt. Der NMOS-Transistor 407 wirkt als zweites basisentladendes Element zur Abführung der elektrischen Ladung auf der Basis des NPN-Transistors 409 zu einer Zeit, wenn der Transistor 409 vom EIN-Zustand in den AUS-Zustand umgeschaltet wird. Der Kollektor des NPN- Transistors 408 ist mit der Leistungsquelle VCC' verbunden und der Emitter des Transistors 408 ist mit dem Ausgangsanschluß 423 und dem Kollektor des NPN-Transistors 409 verbunden, dessen Emitter auf Masse liegt.

Darüberhinaus ist ein Eingangsanschluß 421 mit den Gateelektroden des PMOS-Transistors 401 und der NMOS-Transistoren 404 und 406 verbunden, und ein anderer Eingangsanschluß 422 ist mit den Gateelektroden des PMOS-Transistors 402 und der NMOS-Transistoren 403 und 405 verbunden.

Im nun folgenden wird die Wirkungsweise der vorliegenden Ausführung erklärt. Betrachten wir zunächst einen Fall, bei dem mindestens eines der Eingangssignale A&sub1; und A&sub2; ein 0-Niveau einnimmt. In diesem Fall ist zumindest einer der NMOS-Transistoren 403 und 404 ausgeschaltet, und zumindest einer der NMOS-Transistoren 405 und 406 eingeschaltet. Darüberhinaus ist mindestens einer der PMOS-Transistoren 401 und 402 eingeschaltet. Infolgedessen wird ein Basisstrom der Basis des NPN-Transistors 408 zugeführt, und so der Transistor 408 eingeschaltet. Als Ergebnis wird eine Last, die mit dem Ausgangsanschluß 423 verbunden, aber nicht in Fig. 4 dargestellt ist, unter Spannung gesetzt, und so nimmt ein Ausgangssignal ein 1-Niveau an. Zu dieser Zeit ist der NMOS-Transistor 407 eingeschaltet, und der NPN- Transistor 409 wird schnell ausgeschaltet, da die in der Nähe der Basis des NPN-Transistors 409 gespeicherte elektrische Ladung durch die Schottky-Diode 412 und den NMOS- Transistor 407 gegen Masse abfließt.

Betrachten wir als nächstes einen Fall, bei dem beide Eingangssignale A&sub1; und A&sub2; ein 1-Niveau annehmen. In diesem Fall sind die PMOS-Transistoren 401 und 402 beide ausgeschaltet, und die NMOS-Transistoren 403 bis 406 sind alle eingeschaltet. Infolgedessen fließt ein Basisstrom von dem Ausgangsanschluß 420 zur Basis des NPN-Transistors 409 durch die NMOS-Transistoren 405 und 406, und so wird der Transistor 409 eingeschaltet. Als Ergebnis fließt die in der Last gespeicherte elektrische Ladung durch den NPN- Transistor 409 gegen Masse ab, und so nimmt das Ausgangssignal ein 0-Niveau an. Zur gleichen Zeit wie der obige Vorgang entlädt sich die in der Nähe der Basis des NPN- Transistors 408 existierende parasitäre Kapazität durch die Schottky-Diode 411 und die NMOS-Transistoren 403 und 404. So wird der NPN-Transistor 408 schnell ausgeschaltet.

Die kennzeichnende Eigenschaft der vorliegenden Ausgestaltung beruht darin, daß in jeder der ersten und zweiten Basisentladungsschaltungen zur Abführung der elektrischen Ladung von den Basen der NPN-Transistoren 408 und 409 durch die Reihenkombination einer Schottky-Diode und eines MOS-Transistors gebildet wird. Infolgedessen wird, wenn der MOS-Transistor jeder Basisentladungsschaltung eingeschaltet wird, das Potential der Basis des NPN-Transistors 408 oder 409 nicht auf das Massepotential, sondern auf ein Potential verringert, das um die Durchlaßspannung VF der Schottky-Diode über dem Massepotential liegt. Als Ergebnis ist eine zum Einschalten der NPN-Transistoren 408 und 409 nötige Erhöhung des Basispotentials gleich VBE-VF. Infolgedessen wird, wenn die vorliegende Ausgestaltung so entworfen wird, daß sie beispielsweise eine Beziehung VF = 0,5 VBE' erfüllt, eine zum Einschalten eines jeden der NPN-Transistoren 408 und 409 nötige Zeit ungefähr die Hälfte der in einer herkömmlichen Zweieingangs-NAND-Schaltung mit komplementärem MOS erforderlichen betragen.

Obwohl die vorliegende Ausgestaltung eine Zweieingangs- NAND-Schaltung vorsieht, ist die vorliegende Erfindung auch auf Mehreingangs-NAND-Schaltungen mit einer Anzahl k von Eingängen, d. h. k-Eingangs-NAND-Schaltungen wie z. B. eine Dreieingangs-NAND-Schaltung und Viereingangs-NAND- Schaltung anwendbar. In diesem Fall sind k PMOS-Transistoren, so wie die Transistoren 401 und 402, parallel verbunden, k NMOS-Transistoren, wie die Transistoren 403 und 404 sind in Serie verbunden, k NMOS-Transistoren, wie die Transistoren 405 und 406 sind in Reihe verbunden, und die Gateelektrode jedes PMOS-Transistors und die Gateelektrode jedes NMOS-Transistors sind mit einem zugehörigen der k Eingangsanschlüsse verbunden. Darüberhinaus ist die folgende Erfindung nicht auf die k-Eingangs-NAND-Schaltung eingeschränkt, sondern sie ist auch auf eine k-Eingangs- NOR-Schaltung oder eine Inverterschaltung anwendbar.

Im Fall der k-Eingangs-NOR-Schaltung sind k PMOS-Transistoren, wie die Transistoren 401 und 402 der Fig. 4, in Serie verbunden, k NMOS-Transistoren, wie die Transistoren 403 und 404 sind parallel verbunden, und k NMOS-Transistoren, wie die Transistoren 405 und 406 sind parallel verbunden. Im Fall der Inverterschaltung werden einer der PMOS-Transistoren 401, 402, einer der NMOS-Transistoren 403 und 404 und einer der NMOS-Transistoren 405 und 406 in der Schaltung von Fig. 4 fortgelassen. Mit anderen Worten entspricht die Inverterschaltung der k-Eingangs-NAND- Schaltung oder k-Eingangs-NOR-Schaltung, bei der der Wert von k gleich 1 ist.

Von einem anderen Standpunkt aus wird die vorliegende Ausgestaltung der Fig. 4 betrachtet als Bipolartransistorkomplementärer-Feldeffekttransistor-Kompositschaltung mit: einem Paar erster und zweiter Bipolartransistoren, von denen jeder einen Kollektor mit einem ersten Leitfähigkeitstyp, eine Basis mit einem zweiten Leitfähigkeitstyp und einem Emitter mit dem ersten Leitfähigkeitstyp besitzt, wobei die Bipolartransistoren in Serie zwischen erster und zweiter Spannungsquelle verbunden sind, und der Verbindungsknoten der Kollektor-Emitter-Strompfade der Bipolartransistoren als Ausgangsanschluß der Kompositschaltung benutzt wird; einem ersten Feldeffekttransistor vom zweiten Leitfähigkeitstyp, der auf ein festgelegtes Eingangssignal reagiert, um einen Pfad von der ersten Spannungsquelle zur Basis des ersten Bipolartransistors zu bilden, um ein Signal zum Bringen des ersten Bipolartransistors in einen EIN- oder AUS-Zustand auszugeben; einem zweiten Feldeffekttransistor vom ersten Leitfähigkeitstyp, der auf das festgelegte Eingangssignal reagiert, zum Bilden eines Pfades vom Ausgangsanschluß zur Basis des zweiten Bipolartransistors, um ein anderes Signal zum Bringen des zweiten Bipolartransistors in einen EIN- oder AUS-Zustand in umgekehrter Beziehung zum EIN-/AUS-Zustand des ersten Bipolartransistors auszugeben; ersten Entladungsmitteln zum Abführen der parasitären Ladung auf der Basis des ersten Bipolartransistors durch eine erste Diode mit Schottky- Übergang; und zweite Entladungsmittel zum Entfernen der parasitären Ladung auf der Basis des zweiten Bipolartransistors über eine zweite Diode mit Schottky-Übergang.

Vorzugsweise beinhaltet das erste Entladungsmittel der obigen Kompositschaltung einen dritten Feldeffekttransistor mit dem ersten Leitfähigkeitstyp, der auf das festgelegte Eingangssignal reagiert, um einen Pfad von der Basis des ersten Bipolartransistors zu der zweiten Spannungsquelle durch die erste Diode mit Schottky-Übergang zu bilden, wenn der erste Bipolartransistor mit Hilfe der ersten Diode mit Schottky-Übergang in den AUS-Zustand gebracht wird.

Darüberhinaus ist es vorzuziehen, daß das zweite Entladungsmittel der obigen Kompositschaltung einen vierten Feldeffekttransistor vom ersten Leitfähigkeitstyp beinhaltet, der in einen EIN-Zustand gebracht wird, wenn der erste Bipolartransistor eingeschaltet wird, um einen Strompfad von der Basis des zweiten Bipolartransistors zu der zweiten Spannungsquelle durch die Diode mit Schottky- Übergang zu bilden, und der in einen AUS-Zustand gebracht wird, wenn der erste Bipolartransistor ausgeschaltet wird.

Vorzugsweise ist die Gateelektrode des vierten Feldeffekttransistors mit dem Ausgangsanschluß verbunden, und die Reihenverbindung des ersten Feldeffekttransistors und der zweiten Diode mit Schottky-Übergang ist zwischen der Basis des zweiten Bipolartransistors und der zweiten Spannungsquelle verbunden.

In der obigen Erklärung ist die Gateelektrode des vierten Feldeffekttransistors mit dem Ausgangsanschluß verbunden. Alternativ kann die Gateelektrode des vierten Feldeffekttransistors mit der Basis des ersten Bipolartransistors verbunden sein.

Darüberhinaus kann nach noch einem anderen Gesichtspunkt die Ausgestaltung der Fig. 4 definiert werden als eine Bipolartransistor-komplementärer-Feldeffekttransistor Kompositschaltung mit: einem ersten Bipolartransistor, der einen Kollektor mit einem ersten Leitfähigkeitstyp, der mit einer ersten Spannungsquelle verbunden ist, eine Basis mit einem zweiten Leitfähigkeitstyp und einen Emitter mit dem ersten Leitfähigkeitstyp, der mit dem Ausgangsanschluß verbunden ist, hat; einem zweiten Bipolartransistor, der einen Kollektor mit dem ersten Leitfähigkeitstyp, der mit dem Ausgangsanschluß verbunden ist, eine Basis mit dem zweiten Leitfähigkeitstyp und einen Emitter mit dem ersten Leitfähigkeitstyp, der mit einer zweiten Spannungsquelle verbunden ist, hat; k Eingangsanschlüsse (mit k ≥ 1); k erste Feldeffekttransistoren, von denen jeder einen Kanal mit dem zweiten Leitfähigkeitstyp hat, und wobei die Gateelektrode eines jeden ersten Feldeffekttransistors mit einem zugehörigen Eingangsanschluß verbunden ist und jeder erste Feldeffekttransistor zwischen der Basis und dem Kollektor des ersten Bipolartransistors auf eine solche Weise verbunden ist, daß, für k ≥ 2, die ersten Feldeffekttransistoren parallel oder in Reihe verbunden sind; k zweiten Feldeffekttransistoren, die jeder einen Kanal mit dem ersten Leitfähigkeitstyp haben, wobei die Gateelektrode eines jeden zweiten Feldeffekttransistors mit einem zugehörigen Eingangsanschluß verbunden ist, und jeder zweite Feldeffekttransistor zwischen dem Ausgangsanschluß und der Basis des zweiten Bipolartransistors in einer solchen Weise verbunden ist, daß, für k ≥ 2, die zweiten Feldeffekttransistoren in Reihe oder parallel verbunden sind; ersten Entladungsmitteln zur Abführung der parasitären Ladung auf der Basis des ersten Bipolartransistors über eine erste Diode mit Schottky-Übergang; und zweiten Entladungsmitteln zur Abführung der parasitären Ladung auf der Basis des zweiten Bipolartransistors über eine zweite Diode mit Schottky-Übergang.

Vorzugsweise beinhaltet das erste Entladungsmittel der obigen Kompositschaltung k dritte Feldeffekttransistoren, von denen jeder einen Kanal mit dem ersten Leitfähigkeitstyp und eine mit einem zugehörigen Eingangsanschluß verbundene Gateelektrode hat und zwischen der Basis des ersten Bipolartransistors und der zweiten Spannungsquelle über die erste Diode mit Schottky-Übergang in solch einer Weise verbunden ist, daß, für k ≥ 2, die dritten Feldeffekttransistoren in Reihe oder parallel verbunden sind.

Darüberhinaus ist es vorzuziehen, daß das zweite Entladungsmittel der obigen Kompositschaltung einen vierten Feldeffekttransistor beinhaltet, der einen Kanal mit dem ersten Leitfähigkeitstyp hat, und der in einen EIN-Zustand gebracht wird, wenn der erste Bipolartransistor eingeschaltet wird, um einen Strompfad von der Basis des zweiten Bipolartransistors zu der zweiten Spannungsquelle über die zweite Diode mit Schottky-Übergang zu bilden, und der in einen AUS-Zustand gebracht wird, wenn der erste Bipolartransistor ausgeschaltet wird.

Vorzugsweise ist die Gateelektrode des vierten Feldeffekttransistors mit dem Ausgangsanschluß verbunden, und die Reihenkombination des vierten Feldeffekttransistors und der zweiten Diode mit Schottky-Übergang ist zwischen der Basis des zweiten Bipolartransistors und der zweiten Spannungsquelle verbunden.

In der obigen Erklärung ist die Gateelektrode des vierten Feldeffekttransistors mit dem Ausgangsanschluß verbunden. Alternativ kann die Gateelektrode des vierten Feldeffekttransistors mit der Basis des ersten Bipolartransistors verbunden sein.

Fig. 5A zeigt eine Ausgestaltung einer Schaltschaltung, die Teil einer integrierten Halbleiterschaltung ist und gemäß der vorliegenden Erfindung gebildet ist, und Fig. 5B zeigt die äquivalente Schaltung zu der Ausgestaltung aus Fig. 5A.

In Fig. 5B bezeichnet Referenzzeichen 501 eine Schottky- Diode, 502 einen NMOS-Transistor, 503 einen Eingangsanschluß, der mit der Anode der Schottky-Diode 501 verbunden ist, 504 einen Ausgangsanschluß, der mit der Source-Elektrode des NMOS-Transistors 502 verbunden ist, und 505 einen Steueranschluß, der mit der Gateelektrode 522 des Transistors 502 verbunden ist. Die Kathode der Schottky- Diode 501 ist mit der Drain-Elektrode des NMOS-Transistors 502 verbunden. Eine Halbleitervorrichtung zur Verwirklichung der obigen Schaltung ist in Fig. 5A gezeigt.

In Fig. 5A bezeichnet Referenzzeichen 510 ein p-leitendes Halbleitersubstrat, 520 einen Feldoxidfilm, 521 einen Oxidfilm für das Gate des NMOS-Transistors 502, 523 einen Zwischenlagen-Isolierfilm, 524 eine erste Hauptelektrode, die aus Aluminium oder anderem hergestellt ist und in ohmschen Kontakt mit einem Source-Bereich 531 und 533 gehalten wird, 525 eine zweite Hauptelektrode, die aus Aluminium oder anderen Metallen besteht, und in Kontakt mit einem in einem Drain-Bereich liegenden N-leitenden Bereich 530 gehalten wird, um einen Schottky-Übergang zu bilden, 530 einen leicht dotierten N-leitenden Bereich zum Bilden des Drains des NMOS-Transistors 502 und der Kathode der Schottky-Diode 501, 531 einen niedrig dotierten N-leitenden Bereich zum Bilden der Source des NMOS-Transistors 502, 532 eine stark dotierte N&spplus;-vergrabene Schicht mit einer größeren Konzentration von Fremdatomen als die des N-leitenden Bereichs 530, um den Widerstand des Drain-Bereichs zu verringern, und 533 eine hochdotierte N&spplus;-Schicht mit einer größeren Konzentration an Fremdatomen als die des N-leitenden Bereichs 531, um den Widerstand der Source-Region zu verringern. Die N-leitenden Bereiche 530 und 531 bilden die sogenannte niedrig dotierte Drain- Source-Struktur. Darüberhinaus können die hoch dotierten Schichten 532 und 533 beispielsweise durch Implantieren von hochenergetischen Fremdatomionen in die N-leitenden Bereiche 530 und 531 gebildet werden. Die Anschlüsse 503, 504 und 505 der Fig. 5A bezeichnen jeweils den Eingangsanschluß, den Ausgangsanschluß und den Steueranschluß, wie in Fig. 5B.

In der oben erwähnten Struktur sind der Drain des NMOS- Transistors 502 und die Kathode der Schottky-Diode 501 beide aus der N-leitenden Schicht 530 gebildet. Infolgedessen kann die Fläche des Schaltelements und die parasitäre Kapazität der vorliegenden Ausgestaltung kleiner gemacht werden als im Vergleich mit einem Fall, in dem der NMOS-Transistor 502 und die Schottky-Diode 501 unabhängig voneinander gebildet sind. In einem Fall, in dem der Kathodenwiderstand der Schottky-Diode 501 und der Drainwiderstand des NMOS-Transistors 502 vernachlässigbar gering sind, kann die N&spplus;-vergrabene Schicht 532 fortgelassen werden.

Fig. 6A zeigt eine andere Ausgestaltung einer Schaltschaltung, die Teil einer integrierten Halbleiterschaltung ist, und gemäß der vorliegenden Erfindung gebildet ist, und Fig. 6B zeigt die äquivalente Schaltung der Ausgestaltung aus Fig. 6A. In Fig. 6A und 6B bezeichnen die gleichen Referenzzeichen wie in Fig. 5A und 5B die gleichen Teile.

In Fig. 6B bezeichnet Referenzzeichen 506 den Kathodenanschluß der Schottky-Diode 501 oder den Drainanschluß des NMOS-Transistors 502. Eine Halbleitervorrichtung zur Verwirklichung der Schaltung aus Fig. 6B ist in Fig. 6A gezeigt. Mit Bezug auf Fig. 6A ist die N&spplus;-vergrabene Schicht 532 zur Verringerung des Drainwiderstands des NMOS-Transistors 502 mit einer N&spplus;-Schicht 534 verbunden, die im wesentlichen dieselbe Konzentration an Fremdatomen wie die vergrabene Schicht 532 hat und in ohmschen Kontakt mit einer dritten Hauptelektrode 526 gehalten wird. Die Elektrode 526 besteht aus Aluminium oder anderem, und ist mit einem Anschluß 506 verbunden, der als Kathodenanschluß der Schottky-Diode 501 oder Drainanschluß des NMOS-Transistors 502 benutzt wird. Die N&spplus;-Schicht 533 auf der Source-Seite des NMOS-Transistors 502 und die N&spplus;-Schicht 534 werden im selben Herstellungsschritt gebildet.

Gemäß der obigen Struktur kann der Grad der Freiheit im Schaltungsentwurf gesteigert werden, ohne die Wirkung der vorliegenden Erfindung zu verringern, daß nicht nur die auf der Kathode der Schottky-Diode 501 und dem Drain des NMOS-Transistors 502 parasitäre Kapazität, sondern auch die Fläche des Schaltelements stark verringert werden kann, im Vergleich mit einem Fall, in dem die Schottky- Diode und der NMOS-Transistor unabhängig voneinander gebildet sind.

Als nächstes wird eine Ausgestaltung eines Diodenfeldes erklärt, das aus Halbleitermatrixschaltungen besteht und gemäß der vorliegenden Erfindung gebildet wird, mit Bezug auf die Fig. 7A und 7B.

Fig. 7A zeigt die Schaltungskonfiguration der vorliegenden Ausgestaltung und Fig. 7B ist eine Wahrheitstafel davon. Mit Bezug auf Fig. 7A sind Schottky-Dioden 610 bis 623 jeweils in Reihe mit NMOS-Transistoren 630 bis 643 verbunden, um dieselben unidirektionalen Schaltschaltungen wie in Fig. 1 und 3 gezeigt, zu bilden. In Fig. 7A bezeichnen Referenzzeichen 651 bis 653 Zeilenleitungen, die als Eingangsleitungen dienen, 661 bis 669 Zeilenleitungen, die als Adressleitungen dienen, 671 bis 673 Spaltenleitungen, die als Ausgangsleitungen dienen und 681 bis 683 Richtungsverstärker. Darüberhinaus bezeichnen in Fig. 7A Referenzsymbole D&sub1; bis D&sub3; Eingangssignale, A&sub1;&sub1; bis A&sub3;&sub3; Adreßsignale, und E&sub1; bis E&sub3; Ausgangssignale. Die Wirkungsweise der vorliegenden Erfindung Ausgestaltung wird nun im folgenden beschrieben. Betrachten wir einen Fall, in dem das Eingangssignal D&sub1; und das Adreßsignal A&sub1; ein H-Niveau einnehmen. In diesem Fall werden die NMOS-Transistoren 630 und 633, die mit dem Adreßsignal A&sub1;&sub1; beschaltet werden, eingeschaltet, und andere NMOS-Transistoren werden in einem AUS-Zustand gehalten. Infolgedessen fließt das Eingangssignal D&sub1; zu der Spaltenleitung 671 über die Schottky-Diode 610 und den NMOS-Transistor 630, und fließt auch zu der Spaltenleitung 673 über die Schottky-Diode 613 und den NMOS-Transistor 633. So nehmen die Ausgangssignale E&sub1; und E&sub3; ein 1-Niveau an, aber das Ausgangssignal E&sub2; wird auf einem 0-Niveau gehalten. Das heißt, ein Strom kann nur durch diejenigen Schaltschaltungen zum Verbinden der Zeilenleitungen 651 bis 653 mit den Spaltenleitungen 671 bis 673 fließen, wo NMOS-Transistoren durch ein Adreßsignal eingeschaltet sind, und mit solchen Schaltschaltungen verbundene Spaltenleitungen liefern Ausgangssignale mit dem 1-Niveau. Die Wahrheitstabelle aus Fig. 7B zeigt eine Beziehung zwischen den Eingangssignalen D&sub1; bis D&sub3;, den Adreßsignalen A&sub1;&sub1; bis A&sub3;&sub3; und den Ausgangssignalen E&sub1; bis E&sub3;. Um die vorliegende Ausgestaltung zu betreiben, ist es notwendig, mindestens eines der Eingangssignale D&sub1; bis D&sub3; an die vorliegende Ausgestaltung anzulegen und mindestens eins der Adreßsignale, die zum angelegten Eingangssignal gehören, anzulegen. In einem Fall, in dem zwei oder mehr Eingangssignale gleichzeitig an die vorliegende Ausgestaltung angelegt werden, ist die Ausgabe der Ausgestaltung durch die logische Summe einer Mehrzahl von in Fig. 7B gezeigten Ausgangssignalen gegeben.

Wie aus der obigen Erklärung der vorliegenden Ausgestaltung offensichtlich ist, kann ein Diodenfeld für variable logische Verarbeitung unter Verwendung einer unidirektionalen Schaltschaltung, die aus einer Schottky-Diode und einem MOS-Transistor besteht, gebildet werden.

Es erübrigt sich zu sagen, daß ein Diodenfeld mit einer ähnlichen Funktion wie die der vorliegenden Ausgestaltung, das sich aber in der Zahl der Eingangssignale, Ausgangssignale und Adreßsignale von der vorliegenden Ausgestaltung unterscheidet, gemäß der vorliegenden Erfindung gebildet werden kann. Darüberhinaus hat ein Diodenfeld mit Schaltschaltungen, die jede aus einer Schottky-Diode und einem PMOS-Transistor bestehen, eine der Funktion der obigen Ausgestaltung ähnliche Funktion.

Wie im vorangehenden erklärt wurde, werden gemäß der vorliegenden Erfindung eine unidirektionale Schaltschaltung, die nicht den Ladungsspeicherungseffekt hat, und eine logische Schaltung, die mit hoher Geschwindigkeit arbeiten kann, zur Verfügung gestellt.

Darüberhinaus unterscheidet sich eine Schaltschaltung gemäß der vorliegenden Erfindung nur wenig in der Größe von einem einzelnen MOS-Transistor, und daher kann die Integrationsdichte der Schaltschaltung in einem großen integrierten Schaltkreis stark erhöht werden. Darüberhinaus hat eine Schaltschaltung gemäß der vorliegenden Erfindung aufgrund ihrer geringen Größe eine kleine parasitäre Kapazität und ist daher geeignet zur Verwendung in einer Schaltung, die bei hoher Geschwindigkeit arbeiten muß.


Anspruch[de]

1. Halbleiterschaltvorrichtung mit einer unidirektionalen Schaltschaltung (501, 502), die zwischen eine erste Hauptelektrode (524) und eine zweite Hauptelektrode (525) geschaltet ist und die eine Diode mit Schottky-Übergang (501) und einen seriell dazu geschalteten Feldeffekt-Transistor (502) aufweist, wobei der Feldeffekt-Transistor (502) eine Steuerungselektrode (522) zum Steuern der unidirektionalen Schaltschaltung (501, 502) aufweist und wobei

A) der Feldeffekt-Transistor (502) aufweist:

- ein Substrat (510) einer ersten Leitfähigkeit,

- eine erste Region (531, 533) und eine zweite Region (530) einer zweiten Leitfähigkeit, die in der Oberfläche des Substrats (510) ausgebildet sind, wobei die erste Region eine Schicht (533) mit einer hohen Konzentration von Fremdatomen aufweist, die in ohmschen Kontakt mit der ersten Hauptelektrode (524) steht, und wobei die zweite Region (530) eine geringe Konzentration von Fremdatomen hat,

- eine Gate-Elektrode (522), die auf einer Oxidschicht (521) auf der gleichen Oberfläche des Substrats (510) vorgesehen ist und die zwischen der ersten Region (531, 533) und der zweiten Region (530) angeordnet ist und die die Steuerungselektrode darstellt, und

B) die Diode mit Schottky-Übergang (501) aus der zweiten Hauptelektrode (525), die aus einem metallischen Material besteht, und aus der zweiten Region (530) gebildet wird, wodurch sie seriell verschaltet und integriert mit dem Feldeffekt-Transistor (502) ist, dadurch gekennzeichnet, daß

- die erste Region (531, 533) außerdem eine Schicht (531) mit einer niedrigen Fremdatomkonzentration aufweist und

- die Gate-Elektrode (522) zwischen der Schicht (531) einer niedrigen Fremdatomkonzentration der ersten Region (531, 533) und der zweiten Region (530) angeordnet ist (Fig. 5A, 5B).

2. Halbleiterschaltvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß unterhalb der zweiten Region (530) eine vergrabene Schicht (532) von der zweiten Leitfähigkeit, deren Fremdatomkonzentration höher ist als die der zweiten Region (530), vorgesehen ist (Fig. 5A).

3. Halbleitermatrixschaltung mit mehreren ersten Zeilenleitungen (150 bis 152), mehreren zweiten Zeilenleitungen (160 bis 162), mehreren Spaltenleitungen (170 bis 172) und Halbleitervorrichtungen, die an den Verbindungspunkten der ersten Zeilenleitungen (150 bis 152) und der Spaltenleitungen (170 bis 172) angebracht sind, wobei jede der Halbleitervorrichtungen einen Feldeffekt-Transistor (131 bis 136) und eine dazu in Serie geschaltete Diode mit Schottky-Übergang (121 bis 126) aufweist, dadurch gekennzeichnet, daß die Halbleitervorrichtungen Halbleiter-Schaltschaltungen nach Anspruch 1 oder 2 sind,

- die Steuerungselektroden der Feldeffekt-Transistoren (131 bis 136) mit einer der ersten Zeilenleitungen (150 bis 152) verbunden sind, wobei die andere Hauptelektrode (524) mit einer der zweiten Zeilenleitungen (160 bis 162), die über Transistoren (110 bis 112) mit einer Energiequelle (Vd) verbunden sind, verbunden ist, und

- die die zweite Hauptelektrode (525) darstellenden Anoden der Dioden mit Schottky-Übergang (121 bis 126) mit einer der Spaltenleitungen (170 bis 172) verbunden sind (Fig. 1).







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