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Dokumentenidentifikation DE3687205T2 19.05.1993
EP-Veröffentlichungsnummer 0215485
Titel Halbleiterspeichergerät.
Anmelder Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, JP
Erfinder Fujii, Syuso c/o Patent Division;
Saito, Shozo c/o Patent Division, Minato-ku Tokyo 105, JP
Vertreter Eitle, W., Dipl.-Ing.; Hoffmann, K., Dipl.-Ing. Dr.rer.nat.; Lehn, W., Dipl.-Ing.; Füchsle, K., Dipl.-Ing.; Hansen, B., Dipl.-Chem. Dr.rer.nat.; Brauns, H., Dipl.-Chem. Dr.rer.nat.; Görg, K., Dipl.-Ing.; Kohlmann, K., Dipl.-Ing.; Ritter und Edler von Fischern, B., Dipl.-Ing.; Kolb, H., Dipl.-Chem. Dr.rer.nat., Pat.-Anwälte; Nette, A., Rechtsanw., 8000 München
DE-Aktenzeichen 3687205
Vertragsstaaten DE, FR, GB
Sprache des Dokument En
EP-Anmeldetag 18.09.1986
EP-Aktenzeichen 861128890
EP-Offenlegungsdatum 25.03.1987
EP date of grant 02.12.1992
Veröffentlichungstag im Patentblatt 19.05.1993
IPC-Hauptklasse G06F 11/20

Beschreibung[de]

Die vorliegende Erfindung betrifft Halbleiterspeichereinrichtungen mit Redundanzschaltkreisen und insbesondere eine Verbesserung an programmierbaren Ersatzdekodierern in Halbleiterspeichereinrichtungen.

In den letzten Jahren war die Miniaturisierung der Elemente und der Größenzuwachs der Chips bei Halbleiterspeichereinrichtungen mit einem sehr hohen Intgrationsgrad, sogenannte "VLSI" (very large scale integration), mit Anstieg der Integrationsdichte erstaunlich. Aus diesem Grund wurde die Wahrscheinlichkeit, daß ein defektes Bit in einem Halbleiterchip auftaucht, größer und es liegt eine Reduzierung der Ausbeute bei der Herstellung vor. Um dieses Problem zu lösen werden Hilfsdekodierer und Ersatzbits auf dem Chip ausgebildet. Integrierte Halbleiterschaltungsvorrichtungen sind entwickelt worden, bei denen, falls ein defektes Bit vorhanden ist, dieses ersetzt wird durch ein Ersatzbit mit Hilfe eines Hilfsdekodierers. Diese Schaltkreise werden "Redundanzschaltkreise" genannt. Um das defekte Bit durch ein Ersatzbit zu ersetzen, kann der Hilfsdekodierer so programmiert werden, daß das defekte Bit von der Vorrichtung durch ein programmierbares Sicherungselement getrennt wird und das Ersatzbit selektiert wird.

Ein 288 K CMOS EPROM mit einem 9-Block Zellen-Array ist in IEEE Journal of solid state circuits, Vol. SC-18(1983), Oktober, Nr. 5, New York, USA offenbart. Die Vorrichtung kann verwendet werden als ein 8 oder 9 Bit EPROM, dessen neunter Block als Redundanzblock über elektrisch programmierbare Polysilikonsicherungen verwendet werden kann. Um Fehlfunktionen aufgrund von defekten Wortleitungen zu beseitigen, ist ein Redundanzschaltkreis für Wortersetzungen vorhanden (Fig. 8). Die defekte Wortleitung wird geschaltet, indem der Dekodierer, der die defekte Wortleitung antreibt, durch einen redundanten Dekodierer ersetzt wird. In diesem Fall wird die Sicherung, die zu dem defekten Adressbit Ai korrespondiert, und die des Schaltkreises, um das wirksame Schalten der redundanten Wortleitung zu indizieren, durchtrennt.

Um eine genauere Beschreibung der Grundstruktur derartiger Halbleiterspeichervorrichtungen zu geben, zeigt Fig. 1 einen Pufferschaltkreis, einen Hauptdekodiererschaltkreis und einen programmierbaren Ersatzdekodiererschaltkreis in einem MOS (metal oxide semiconductor) dynamischen KAM (random access memory). Addresspuffer 11&sub0;, 11&sub1;, 11&sub2;, 11&sub3; sind vorgesehen, um Addresseingangssignale Ai, Aj, Ak und Al zu empfangen. Jeder der Addresspuffer 11&sub0; bis 11&sub3; gibt zwei Signale ab, eines in Phase mit dessen Eingangssignal und das andere außer Phase, das heißt ein komplementäres Signal. Die Hauptdekodierer sind aus NOR Schaltkreisen 12&sub0; bis 12&sub1;&sub5; aufgebaut, die unterschiedliche Kombinationen der beiden von den Puffern 11&sub0; bis 11&sub3; abgegebenen Signalen empfangen.

Einer der Dekoder 12&sub0; bis 12&sub1;&sub5; wird entsprechend der Logik des Adresseingangssignals angesteuert und der angesteuerte Dekodierer steuert diejenige der Bitleitungen B&sub0; bis B&sub1;&sub5; an, die an den angesteuerten Dekodierer angeschlossen ist. Zum Beispiel, falls ein defektes Bit in der Bitleitung B&sub0; erfaßt wird, die an Dekodierer 12&sub0; angeschlossen ist, wird, entsprechend einer bekannten Methode, Sicherung 13&sub0; zwischen Dekodierer 12&sub0; und Bitleitung B&sub0; geöffnet oder durchgebrannt, entsprechend einem einschlägigen bekannten Verfahren, um Dekodierer 12&sub0; von dem Speicher zu trennen. Der Ersatzdekodierer 10 umfaßt Sicherungen 15&sub0; bis 15&sub7;, die mit allen Ausgängen Ai, bis Al, der Adresspuffer 11&sub0; bis 11&sub3; verbunden sind, und einen NDR Schaltkreis 14, der mit diesen Sicherungen verbunden ist. Ersatzdekodierer 10 kennzeichnet ein Hilfs- oder Ersatzbit, um das defekte Bit zu reparieren. Um das Hilfsbit zu bezeichnen ist es notwendig, den Ersatzdekodierer 10 so zu programmieren, daß die Logik des Ersatzdekodierers 10 gleich der des Hauptdekodierers ist, der an das defekte Bit angeschlossen ist. Dies kann erreicht werden durch selektives Öffnen der Sicherungen 15&sub0; bis 15&sub7;, um so dasselbe Programm zu haben. In diesem Fall ist die Anzahl der zu öffnenden Sicherungen die Hälfte der Pufferausgangssignal Ai, bis Al, .

In den letzten Jahren ist ein Laser verwendet worden, um diese Sicherungselemente zu öffnen oder durchzubrennen. Die Genauigkeit des Öffnungsvorganges ist relativ verbessert worden, jedoch ist sie weiterhin nicht ausreichend. Die Anzahl der Öffnungsfehler steigt, wenn die Anzahl der zu öffnenden Sicherungen groß ist. Daher führt eine Reduzierung der durchgebrannten Sicherungen zur Verbesserung der Reparaturgenauigkeit defekter Elemente.

Die Hauptdekodierer 12&sub0; bis 12&sub1;&sub5;, die in konventionellen MOS dynamischen RAM verwendet werden, werden durch NDR Schaltkreise aufgebaut. In all diesen NDR Schaltkreisen, in einer Vorladebetriebsart, werden deren Ausgangsknoten auf logisch hohen Pegel vorgeladen. In einer aktiven Betriebsart werden andere Knoten als ein ausgewählter Knoten auf logisch niedrigen Pegel entladen. Die Entladung der nicht ausgewählten Knoten verbraucht viel Energie. Die Reduzierung des Leistungsverbrauchs ist in diesem Bereich eine starke Forderung.

Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, die effektiv defekte Bits bei niedrigem Leistungsverbrauch durch Reduzierung der Sicherungselemente reparieren kann.

Entsprechend einem Aspekt dieser Erfindung wird eine Halbleiterspeichervorrichtung geschaffen mit einem Redundanzschaltkreis enthaltend: Adresspuffer, von denen jeder ein Adressignal empfängt, und ein Signal, in Phase mit dem Adressignal und ein Signal außer Phase mit dem Adressignal erzeugt; Teildekodierer, umfassend Logikschaltkreise zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Adresspuffern, und zum Erzeugen von Ausgangssignalen; Hauptdekodierer umfassend Logikschaltkreise und Sicherungselemente, angeschlossen an die Logikschaltkreise, zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Teildekodierern und zum Erzeugen von Ausgangssignalen, um ein Bit zu selektieren, bezeichnet durch die Adressignale, wobei ein Sicherungselement eines Hauptdekodierers geöffnet oder durchgebrannt wird, um den Hauptdekodierer von dem Speicher zu trennen, falls das defekte Bit in der betreffenden Bitleitung detektiert wird; und einen programmierbaren Dekodierer (30) umfassend programmierende Sicherungsschaltkreise und ein NOR-Gatter, wobei der programmierbare Dekodierer programmiert wird durch Öffnen von Sicherungselementen des programmierenden Sicherungsschaltkreises, um dasselbe Programm wie das des Hauptdekodierers zu haben, der von dem Speicher getrennt wird, so daß, wenn das defekte Bit durch die Adressignale bezeichnet wird, der programmierbare Dekodierer ein Ersatzbit selektiert; dadurch gekennzeichnet, daß der programmierbare Dekodierer die Ausgangssignale von den Teildekodierern empfängt, so daß, wenn ein durch die Hauptdekodierer selektiertes Bit defekt ist, der programmierbare Dekoder das Ersatzbit, basierend auf dem den programmierbaren Dekodierer zugefügten Programm selektiert.

Entsprechend einem weiteren Aspekt dieser Erfindung wird eine Halbleiterspeichervorrichtung geschaffen mit einem Redundanzschaltkreis umfassend: Adresspuffer, von denen jeder ein Adressignal empfängt und ein Signal in Phase mit dem Adressignal und ein Signal außer Phase mit dem Adressignal erzeugt; Teildekodierern umfassend Logikschaltkreise zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Adresspuffern, und zum Erzeugen von Ausgangssignalen; Hauptdekodierer, umfassend Logikschaltkreise zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den ersten Teildekodierern, und zum Erzeugen von Ausgangssignalen; Sicherungselementen, die die Signale, zugeführt von den Hauptdekodierern, empfangen und Ausgangssignale erzeugen, um ein Bit zu selektieren, bezeichnet durch die Adressignale, wobei ein Sicherungselement geöffnet oder durchgebrannt wird, um den Hauptdekodierer von dem Speicher zu trennen, falls ein defektes Bit in der jeweiligen Bitleitung detektiert wird; und einen programmierbaren Dekodierer, umfassend programmierende Sicherungsschaltkreise und ein NOR-Gatter, wobei der programmierbare Dekodierer durch Öffnen von Sicherungselementen des programmierenden Sicherungsschaltkreises programmiert wird, um dasselbe Programm wie das des Hauptdekodierers zu haben, der von dem Speicher getrennt wird, so daß, wenn das defekte Bit durch die Adressignale bezeichnet wird, der programmierbare Dekodierer ein Ersatzbit selektiert; dadurch gekennzeichnet, daß der programmierbare Dekodierer die Ausgangssignale von den Hauptdekodierern empfängt, so daß, wenn ein durch die Hauptdekodierer selektiertes Bit defekt ist, der programmierbare Dekodierer das Ersatzbit basierend auf dem Programm, das dem programmierbaren Dekodierer zugeführt wurde, selektiert.

Entsprechend einem weiteren Aspekt dieser Erfindung wird eine Halbleiterspeichervorrichtung geschaffen mit einem Redundanzschaltkreis enthaltend: Adresspuffer, von denen jeder ein Adressignal empfängt und ein Signal in Phase mit dem Adressignal und ein Signal außer Phase mit dem Adressignal erzeugt; eine Vielzahl von Stufen aus Teildekodierern, wobei die Teildekodierer der ersten Stufe Logikschaltkreise umfassen zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Adresspuffern, und zum Erzeugen von Ausgangssignalen, wobei die Teildekodierer der zweiten und der folgenden Stufen jeweils Logikschaltkreise umfassen zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Teildekodiern der vorangegangenen Stufe, und zum Erzeugen von Ausgangssignalen an die Teildekodierer der folgenden Stufe; Sicherungselemente zum Empfangen der Signale, zugeführt von den Teildekodierern der letzten Stufe, und zum Erzeugen von Ausgangssignalen, um ein durch die Adressignale bezeichnetes Bit zu selektieren, wobei ein Sicherungselement geöffnet oder durchgebrannt wird, um den Teildekodierer der letzteren Stufe von dem Speicher zu trennen, falls das defekte Bit in der jeweiligen Bitleitung detektiert wird; und ein programmierbarer Dekodierer umfassend programmierende Sicherungsschaltkreise, wobei der programmierbare Dekodierer durch Öffnen eines Sicherungselements der programmierenden Sicherungsschaltkreise programmiert wird, um dasselbe Programm wie das der von dem Speicher getrennten Teildekodierern der letzten Stufe zu haben, so daß, wenn das defekte Bit durch die Adressignale bezeichnet wird, der programmierbare Dekodierer ein Ersatzbit selektiert; dadurch gekennzeichnet, daß der programmierbare Dekodierer die Ausgangssignale der Teildekodierer der letzten Stufe empfängt, so daß, wenn ein durch die Teildekodierer der letzten Stufe selektiertes Bit defekt ist, der programmierbare Dekodierer das Ersatzbit, basierend auf dem Programm, das dem programmierbaren Dekodierer zugeführt wurde, selektiert.

Diese Erfindung kann noch vollständiger verstanden werden aus der folgenden detaillierten Beschreibung, wenn diese in Verbindung mit den zugehörigen Zeichnungen genommen wird, in denen

Fig. 1 ein Logikschaltkreisdiagramm ist, das ein Beispiel früherer Halbleitervorrichtungen zeigt;

Fig. 2 ein Logikschaltkreisdiagramm einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel dieser Erfindung ist; und

Fig. 3 ein Logikschaltkreisdiagramm einer Halbleitervorrichtung gemäß einem anderen Ausführungsbeispiel dieser Erfindung ist.

Ein Ausführungsbeispiel dieser Erfindung wird beschrieben unter Bezugnahme auf Fig. 2. Bei diesem Ausführungsbeispiel sind nur vier Adresseingänge Ai, Aj, Ak und Al vorgesehen zur Vereinfachung der Beschreibung. Vier Adresspuffer 11&sub0; bis 11&sub3; sind vorgesehen zum Empfangen der Adresseingangssignale Ai, Aj, Ak bzw. Al. Diese Puffer geben Signale, die in Phase mit deren Eingängen sind, und Signale ab, die außer Phase sind, d. h. Komplementärsignale. Teildekodierer 18&sub0; bis 18&sub7; sind jeweils aufgebaut aus einem NAND Schaltkreis 16 und einem Inverter 17, der an den Ausgang des NAND Schaltkreises angeschlossen ist. Unterschiedlich gepaarte Signale oder unterschiedliche Kombinationen der Signale, die von den Puffern 11&sub0; bis 11&sub3; abgegeben werden, werden diesen NAND-Schaltkreisen als Eingangssignale zugeführt. Unterschiedlich gepaarte Signale der Ausgänge X0-X7 der Teildekodierer 18&sub0; bis 18&sub7; werden den Hauptdekodierern 19&sub0; bis 19&sub1;&sub5; eingegeben, die aus NAND Schaltkreisen aufgebaut sind. Zum Beispiel, falls ein defektes Bit in der Bitleitung B0 erfaßt wird, die an Dekodierer 19&sub0; angeschlossen ist, entsprechend einem bekannten Verfahren, wird Sicherung 21&sub0; zwischen Dekodierer 19&sub0; und der Bitleitung B0 geöffnet oder durchgebrannt, entsprechend der einschlägigen bekannten Methode, um Dekodierer 19&sub0; von dem Speicher zu trennen. Der Ersatzdekodierer 30 besteht aus programmierenden Sicherungen 23&sub0; bis 23&sub7;, gekoppelt mit allen Ausgängen der Teildekodierer 18&sub0; bis 18&sub7;, gekoppelt mit diesen Sicherungen. Ersatzdekodierer 30 bezeichnet ein Hilfs- oder Ersatzbit, um das defekte Bit zu reparieren. Um das Hilfsbit zu bezeichnen, ist es notwendig, den Ersatzdekodierer 30 so zu programmieren, daß die Logik des Ersatzdekodierers 30 gleich der des Hauptdekodierers ist, der an das defekte Bit angeschlossen wird. Das kann erreicht werden durch Öffnen von nur zwei Sicherungen 23&sub0; und 23&sub4;, von denen 23&sub0; bis 23&sub7;. Die Sicherungen 23&sub0; und 23&sub4; sind mit Signalen verbunden, die dem NAND-Schaltkreis 19&sub0; als dem Hauptdekodierer eingegeben werden. Daher wird das Öffnen von nur zwei Sicherungen von den acht Sicherungen allein gebraucht zum Programmieren bei diesem Ausführungsbeispiel, während der Stand der Technik das Öffnen von der Hälfte aller dieser Sicherungen erforderlich macht. Das heißt, die Anzahl der geöffneten Sicherungen kann auf die Hälfte des Stands der Technik reduziert werden. In dieser Hinsicht ist das Auftreten von Öffnungsfehlern in diesem Ausführungsbeispiel bemerkenswert reduziert.

NAND Schaltkreise werden für die Hauptdekodierer 19&sub0; bis 19&sub1;&sub5; verwendet. In der aktiven Betriebsart wird nur der Ausgangsknoten des ausgewählten Dekodierers oder die Bitleitung, die an den ausgewählten Dekodierer angeschlossen ist, entladen. Die Ausgangsknoten der verbleibenden Dekodierer werden in dem vorgeladenen Zustand belassen, d. h. im logisch hohen Pegel. Als Ergebnis kann die Leistungsaufnahme reduziert werden.

Bei dem Dekodierer dieses Ausführungsbeispiels wird, obwohl die Anzahl der erforderlichen Sicherungen gleich der des früheren Dekodierers ist, die Anzahl der geöffneten Sicherungselemente um die Hälfte reduziert. In dieser Hinsicht kann die Reparatur defekter Bits durch den Redundanzschaltkreis stark verbessert werden.

Alternativ werden zweite Teildekodierer verwendet, die an die Ausgänge der Teildekodierer 18&sub0;-18&sub7; angeschlossen sind. Die Ausgänge der zweiten Teildekodierer werden dem Ersatzdekodierer 30 über programmierende Sicherungen 23&sub0; bis 23&sub3; des Ersatzdekodierers 30 zugeführt. Ein derartiger Ansatz ist in Fig. 3 angewandt worden. In Fig. 3 werden gleiche Bezugszeichen zum kennzeichnen gleicher oder äquivalenter Bereiche wie in Fig. 2 verwendet. Wie bei diesem Ausführungsbeispiel dargestellt, sind zweite Teildekodierer 28&sub0; bis 28&sub1;&sub5;, die jeweils ein NAND-Gatter 6 und einen Inverter 7 umfassen, vorgesehen. Zugeführt zu den zweiten Teildekodierern 28&sub0; bis 28&sub1;&sub5; werden unterschiedliche Paare von Ausgangssignalen X0 bis X7, abgegeben von den ersten Teildekodierern 18&sub0;-18&sub7;. Die Ausgangssignale Y0 bis Y15 der zweiten Dekodierer 28&sub0; bis 28&sub1;&sub5; werden Ersatzdekodierer 30 über programmierende Sicherungen 23&sub0; bis 23&sub1;&sub5; eingegeben.

Zum Beispiel, falls ein defektes Bit in der Bitleitung B0 detekiert wird, die an Sicherung 21&sub0; als einen Hauptdekodierer angeschlossen ist, entsprechend dem bekannten Verfahren, wird die an Bitleitung B&sub0; angeschlossene Sicherung 21&sub0; geöffnet, entsprechen einem einschlägigen bekannten Verfahren, um das Ausgangssignal Y0 von dem Speicher zu trennen. Der Ersatzdekodierer 30 besteht aus Sicherungen 23&sub0; bis 23&sub1;&sub5;, gekoppelt mit allen Ausgängen Y0-Y15 der zweiten Teildekodierer 28&sub0; bis 28&sub1;&sub5;, und einem NOR Schaltkreis 22, gekoppelt mit diesen Sicherungen. Der Ersatzdekodierer 30 bezeichnet ein Hilfs- oder Ersatzbit, um das defekte Bit zu reparieren. Um das Hilfsbit zu bezeichnen, ist es notwendig, den Ersatzdekodierer 30 so zu programmieren, daß die Logik des Ersatzdekodierers 30 gleich der des an das defekte Bit angeschlossenen Hauptdekodierers ist. Dies kann erzielt werden durch Öffnen von nur einer Sicherung 23&sub0; von den Sicherungen 23&sub0; bis 23&sub1;&sub5;. Die Sicherung 23&sub0; ist gekoppelt mit dem Signal Y0, das in Sicherung 21&sub0; als dem Hauptdekodierer eingegeben wird. Bei diesem Ausführungsbeispiel wird demnach das Öffnen der einen Sicherung zum Programmieren gebraucht, während beim Stand der Technik das Öffnen der Hälfte aller Sicherungen erforderlich ist. Das heißt, die Anzahl der offenen Sicherungen kann auf 1/4 des Stands der Technik reduziert werden. In dieser Hinsicht wird bei diesem Ausführungsbeispiel das Auftreten von Öffnungsfehlern bemerkenswert reduziert.

Wie oben beschrieben werden bei diesem Ausführungsbeispiel keine NAND-Schaltkreise für die Hauptdekodierer verwendet. Daher tritt ein Laden oder Entladen nicht auf. Als Ergebnis kann die Leistungsaufnahme reduziert werden.

Es sollte verständlich sein, daß die Anzahl der Teildekodiererstufen nicht auf eine oder zwei Stufen beschränkt ist, sondern, falls erforderlich, kann eine gewünschte Zahl von Dekodiererstufen verwendet werden. Die Anzahl von zu öffnenden Sicherungen wird um Sn des Stands der Technik, dargestellt in Fig. 1, reduziert (n ist die Anzahl der Stufen der Teildekodierer).

Wie aus obigem klar verständlich ist, kann gemäß der Erfindung der Produktionsertrag vergrößert und die Leistungsaufnahme reduziert werden.


Anspruch[de]

1. Halbleiterspeichervorrichtung mit einem Redundanzschaltkreis enthaltend:

Adresspuffer (11&sub0;, . . ., 11&sub3;), von denen jeder ein Adressignal (Ai, . . . Al) empfängt, und ein Signal in Phase mit dem Adressignal und ein Signal außer Phase mit dem Adressignal erzeugt;

Teildekodierer (18&sub0;, . . . 18&sub7;), umfassend Logikschaltkreise (16, 27) zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Adresspuffern, und zum Erzeugen von Ausgangssignalen (X&sub0;, . . . X&sub7;);

Hauptdekodierern umfassend Logikschaltkreise (19&sub0;, 209&sub7;, . . . 19&sub1;&sub5;, 20&sub1;&sub5;) und Sicherungselemente (21&sub0;, . . . 21&sub1;&sub5;), angeschlossen an die Logikschaltkreise, zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Teildekodierern und zum Erzeugen von Ausgangssignalen, um ein Bit (B0, . . ., B15) zu selektieren, bezeichnet durch die Adressignale, wobei ein Sicherungselement eines Hauptdekodierers geöffnet oder durchgebrannt wird, um den Hauptdekodierer von dem Speicher zu trennen, falls das defekte Bit in der betreffenden Bitleitung detektiert wird; und

einen programmierbaren Dekodierer (30) umfassend programmierende Sicherungsschaltkreise (23&sub0;, . . . 23&sub7;) und ein NOR-Gatter (22), wobei der programmierbare Dekodierer programmiert wird durch Öffnen von Sicherungselementen (23&sub0;, . . . 23&sub7;) des programmierenden Sicherungsschaltkreises, um dasselbe Programm wie das des Hauptdekodierers zu haben, der von dem Speicher getrennt wird, so daß, wenn das defekte Bit durch die Adressignale bezeichnet wird, der programmierbare Dekodierer ein Ersatzbit selektiert;

dadurch gekennzeichnet, daß der programmierbare Dekodierer die Ausgangssignale von den Teildekodierern empfängt, so daß, wenn ein durch die Hauptdekodierer selektiertes Bit defekt ist, der programmierbare Dekoder das Ersatzbit, basierend auf dem den programmierbaren Dekodierer zugefügten Programm selektiert.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikschaltkreise der Teildekodierer NAND-Gatter sind.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Logikschaltkreise der Hauptdekodierer NAND-Gatter sind.

4. Halbleiterspeichervorrichtung mit einem Redundanzschaltkreis enthaltend:

Adresspuffer (11&sub0;, . . . 11&sub3;), von denen jeder ein Adressignal (Ai, . . . Al) empfängt, und ein Signal in Phase mit dem Adressignal und ein Signal außer Phase mit dem Adressignal erzeugt;

Teildekodierer (18&sub0;, . . . 18&sub7;), umfassend Logikschaltkreise (16, 17) zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Adresspuffern, und zum Erzeugen von Ausgangssignalen (X0, . . . X7);

Hauptdekodierern (28&sub0;, . . . 28&sub1;&sub5;) umfassend Logikschaltkreise (6, 7) zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den ersten Teildekodierern und zum Erzeugen von Ausgangssignalen (Y0, . . . Y15); Sicherungselemente (21&sub0;, . . ., 21&sub1;&sub5;) empfangend die Signale, zugeführt von den Hauptdekodierern, und erzeugend Ausgangssignale, um ein Bit (B0,..., B15) zu selektieren, bezeichnet durch die Adressignale, wobei ein Sicherungselement geöffnet oder durchgebrannt wird, um den Hauptdekodierer von dem Speicher zu trennen, falls das defekte Bit in der betreffenden Bitleitung detektiert wird; und

einen programmierbaren Dekodierer (30) umfassend programmierende Sicherungsschaltkreise (23&sub0;, . . . 23&sub1;&sub5;) und ein NOR-Gatter (22), wobei der programmierbare Dekodierer programmiert wird durch Öffnen von Sicherungselementen (23&sub0;, . . . 23&sub1;&sub5;) des programmierenden Sicherungsschaltkreises, um dasselbe Programm wie das des Hauptdekodierers zu haben, der von dem Speicher getrennt wird, so daß , wenn das defekte Bit durch die Adressignale bezeichnet wird, der programmierbare Dekodierer ein Ersatzbit selektiert;

dadurch gekennzeichnet, daß der programmierbare Dekodierer die Ausgangssignale von den Hauptdekodierern empfängt, so daß, wenn ein durch die Hauptdekodierer selektiertes Bit defekt ist, der programmierbare Dekoder das Ersatzbit, basierend auf dem den programmierbaren Dekodierer zugeführten Programm selektiert.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Logikschaltkreise der Teil- und Hauptdekodierer NAND-Gatter sind.

6. Halbleiterspeichervorrichtung mit einem Redundanzschaltkreis enthaltend:

Aresspuffer (11&sub0;, . . ., 11&sub3;), von denen jeder ein Adressignal (Ai, . . . Al) empfängt und ein Signal in Phase mit dem Adressignal und ein Signal außer Phase mit dem Adressignal erzeugt;

eine Vielzahl von Stufen aus Teildekodierern (18&sub0;, ..., 18&sub7;; 28&sub0;, . . ., 28&sub1;&sub5;), wobei die Teildekodierer (18&sub0;, . . . 18&sub7;) der ersten Stufe umfassen Logikschaltkreise (16, 17) zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Adresspuffern und zum Erzeugen von Ausgangssignalen (X&sub0;, . . . X&sub7;), wobei die Teildekodierer (28&sub0;, . . . 28&sub1;&sub5;) der zweiten und der folgenden Stufen jeweils umfassen Logikschaltkreise (6, 7) zum Empfangen unterschiedlicher Kombinationen der Signale, zugeführt von den Teildekodiern der vorangegangenen Stufe, und zum Erzeugen von Ausgangssignalen (Y&sub0;, . . ., Y&sub1;&sub5;) an die Teildekodierer der folgenden Stufe;

Sicherungselemente (21&sub1;, . . . 21&sub1;&sub5;) zum Empfangen der Signale, zugeführt von den Teildekodierern der letzten Stufe, und zum Erzeugen von Ausgangssignalen, um ein durch die Adressignale bezeichnetes Bit (B&sub0;, ... B&sub1;&sub5;) zu selektieren, wobei ein Sicherungselement geöffnet oder durchgebrannt wird, um die Teildekodierer der ersten Stufe von dem Speicher zu trennen, falls das defekte Bit in der jeweiligen Bitleitung detektiert wird; und

ein programmierbarer Dekodierer (30) umfassend programmierende Sicherungsschaltkreise (23&sub0;, . . . 23&sub1;&sub5;) und ein NOR-Gatter (22), wobei der programmierbare Dekodierer durch Öffnen eines Sicherungselements der programmierenden Sicherungsschaltkreise programmiert wird, um dasselbe Programm wie das der von dem Speicher getrennten Teildekodierern der letzten Stufe zu haben, so daß, wenn das defekte Bit durch die Adressignale bezeichnet wird, der programmierbare Dekodierer ein Ersatzbit selektiert, dadurch gekennzeichnet, daß der programmierbare Dekodierer die Ausgangssignale der Teildekodierer der letzten Stufe empfängt, so daß, wenn ein durch die Teildekodierer der letzten Stufe selektiertes Bit defekt ist, der programmierbare Dekodierer das Ersatzbit, basierend auf dem Programm, das dem programmierbaren Dekodierer zugeführt wurde, selektiert.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Logikschaltkreise der Teildekodierer NAND-Gatter sind.







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