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Dokumentenidentifikation DE3785991T2 02.09.1993
EP-Veröffentlichungsnummer 0264933
Titel System mit negativer Rückkopplung zur Verkürzung der Antwortzeit einer Speicherzelle.
Anmelder Brooktree Corp., San Diego, Calif., US
Erfinder Brunolli, Michael J., Escondido California 92025, US
Vertreter Grünecker, A., Dipl.-Ing.; Kinkeldey, H., Dipl.-Ing. Dr.-Ing.; Stockmair, W., Dipl.-Ing. Dr.-Ing. Ae.E. Cal Tech; Schumann, K., Dipl.-Phys. Dr.rer.nat.; Jakob, P., Dipl.-Ing.; Bezold, G., Dipl.-Chem. Dr.rer.nat.; Meister, W., Dipl.-Ing.; Hilgers, H., Dipl.-Ing.; Meyer-Plath, H., Dipl.-Ing. Dr.-Ing.; Ehnold, A., Dipl.-Ing.; Schuster, T., Dipl.-Phys.; Vogelsang-Wenke, H., Dipl.-Chem.Dipl.-Biol.Univ.Dr.rer.nat.; Goldbach, K., Dipl.-Ing.Dr.-Ing., 8000 München; Aufenanger, M., Dipl.-Ing., 80538 München; Klitzsch, G., Dipl.-Ing., Pat.-Anwälte, 8000 München
DE-Aktenzeichen 3785991
Vertragsstaaten CH, DE, FR, GB, IT, LI, SE
Sprache des Dokument En
EP-Anmeldetag 21.10.1987
EP-Aktenzeichen 871154456
EP-Offenlegungsdatum 27.04.1988
EP date of grant 26.05.1993
Veröffentlichungstag im Patentblatt 02.09.1993
IPC-Hauptklasse G11C 7/06
IPC-Nebenklasse G11C 11/419   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf ein System zum Erhöhen der Antwortgeschwindigkeit einer Last, wie z. B. einer Speicherzelle, im Ansprechen auf binäre Eingangssignale. Insbesondere bezieht sich die vorliegende Erfindung auf Systeme, welche negative Rückkopplungen an die Eingangsleitungen bereitstellen, um die Zeit für eine Last, wie z. B. eine Zelle, zum Antworten auf binäre Eingangssignale zu minimieren.

Während neue Generationen von Datenverarbeitungssystemen entwickelt und in Gebrauch genommen worden sind, sind die Systeme zunehmend hochentwickelt in einer Reihe von wesentlichen Aspekten geworden. Die Computer sind zunehmend hinsichtlich ihrer Abmessungen reduziert worden, teilweise deshalb, da die integrierten Schaltkreischips kleiner geworden sind. Obwohl die Datenverarbeitungschips hinsichtlich ihrer Abmessungen kleiner geworden sind, ist ihre Fähigkeit der Datenverarbeitung verbessert worden. Als Ergebnis davon besitzen zunehmende Generationen von Datenverarbeitungssystemen verbesserte Fähigkeiten, obwohl ihre Abmessungen verkleinert worden sind. Weiterhin, teilweise aufgrund der Abnahme hinsichtlich der Größe der integrierten Schaltkreischips und der zunehmenden Dichte der Schaltkreise auf solchen Chips, ist die Geschwindigkeit der Datenverarbeitung in nachfolgenden Generationen von Datenverarbeitungssystemen wesentlich vergrößert worden.

Trotz all dieser gemachten Fortschritte bei Datenverarbeitungssystemen in den vergangenen Jahrzehnten existiert jedoch eine Besorgnis hinsichtlich der begrenzten Fähigkeiten der Datenverarbeitungssysteme. Zum Beispiel werden Datenverarbeitungssysteme in industriellen Anlagen dazu verwendet, auf Echtzeitbasis die Werte von Parametern wie z. B. Temperatur, Druck und Feuchtigkeit zu regulieren. In solchen Systemen wird die Arbeitsweise der industriellen Anlage von dem Datenverarbeitungssystem bewertet, um zu bestimmen, welche Änderungen, falls es welche gibt bezüglich solcher Parameter, wie Temperatur, Druck und Feuchtigkeit, vorgenommen werden müssen. Es ist klar, daß im Falle, daß die Geschwindigkeit der Verarbeitung von Daten erhöht werden kann, die Zeit zwischen der Einführung von Information in das Datenverarbeitungssystem hinsichtlich der Arbeitsweise der industriellen Anlage und der Zeit zum Einstellen der Parameter in der Anlage verkürzt wird. In dem Ausmaß, wie die Zeit verkürzt wird, kann auch die Genauigkeit der Arbeitsweise der industriellen Anlage verbessert werden.

Die Antwortgeschwindigkeit von gegenwärtig im Gebrauch befindlichen Datenverarbeitungssystemen wird durch Unzulänglichkeiten der Antwortgeschwindigkeiten von bestimmten Grundelementen in dem Datenverarbeitungssystem beschränkt. Zum Beispiel umfaßt das Datenverarbeitungssystem Zellen, von denen jede von einem individuellen Wort und einem individuellen Bit in dem Wort identifiziert wird. Jede dieser Zellen kann eine individuelle Position in einem Speicher bilden. Jede dieser Zellen wird individuell mit Energie versorgt, wenn ein Zusammentreffen der Signale auf den Leitungen, welche das Wort und das Bit in dem Wort identifizieren, stattfindet. Stufen, welche Sensorverstärker, Lese- und Schreibverstärker umfassen, sind mit jeder Zelle verbunden, um das Zusammentreffen von Eingangssignalen auf der Wortleitung und der Bitleitung zu identifizieren. Diese Verstärker können so angesehen werden, daß sie eine Last für jede Zelle definieren.

Die Parameter der Last und der verbundenen Schaltkreise zum Treiben der Last verhindern, daß die Last unmittelbar auf die Wort- und Bitsignale antwortet, welche die Last identifizieren. Dies beschränkt die Geschwindigkeit, mit welcher das System Daten verarbeiten kann. Zum Beispiel resultiert die Verzögerung der Antwort teilweise von dem relativ großen Betragsunterschied zwischen der Spannung, die auf einer Leitung eine binäre 1 eines Bits kodiert, und der Spannung, welche auf einer komplementären Leitung für eine binäre 0 des Bits kodiert. Aufgrund dieses relativ großen Betragsunterschiedes dieser Spannungen dauert es übermäßig lange, wenn die Spannungsdifferenz von einer Polarität zu einer entgegengesetzten Polarität wechselt, wie z. B., wenn ein binärer Wert von einer 1 zu einer 0 wechselt. Weiterhin wechseln die logischen Pegel der auf Spannungen auf dem komplementären Paar von Leitungen relativ langsam, wenn die Spannungen für das komplementäre Paar von den logischen Pegeln, welche eine binäre 1 kodieren, auf die logischen Pegel, welche eine binäre 0 kodieren, wechseln.

Da die Zellen und Schaltungen zum Treiben der Zellen im Mittelpunkt jedes Datenverarbeitungssystems stehen, ist es wichtig, die Zeitdauer für solche Zellen und solche Treiberschaltungen zu minimieren, in welcher sie auf die Datenverarbeitungssignale antworten. Dies ist seit Jahrzehnten gewünscht worden. Als Ergebnis davon sind während dieser Zeit Versuche gemacht worden, die Zeit für die Zellen und die zugehörigen Treiberschaltungen, um auf Datenverarbeitungssignale zu antworten, zu minimieren oder wenigstens wesentlich zu reduzieren. Einige Fortschritte haben in dieser Richtung Erfolg gehabt, jedoch ist der Fortschritt bei weitem nicht so groß gewesen, wie die Gewichtigkeit des Problems es lohnen würde.

Aus der JP-A-52 110 530 ist ein Random-Access-Speichersystem bekannt mit einer Vielzahl von Speicherzellen, welche zwischen einem Paar von komplementären Eingangsleitungen verbunden sind, sowie einer Sensorschaltung und einer Einrichtung zum Rücksetzen des Potentials der komplementären Eingangsleitungen. In Übereinstimmung mit dem Lese-Schreib-Steuersignal wird ein Rücksetzsignal erzeugt, das eine Vielzahl von MOS-Transistoren betreibt, welche zwischen der Versorgungsspannung und den Eingangsleitungen entsprechend verbunden sind.

Die vorliegende Erfindung stellt ein System bereit, um wesentlich die Zeitdauer zu reduzieren, in welcher die Zellen und die zugehörigen Treiberschaltungen in einem Datenverarbeitungssystem auf Datenverarbeitungssignale antworten. Das System reduziert wesentlich eine solche Zeitdauer durch das Bereitstellen eines Rückkopplungssignals für die Treiberschaltung, um die Differenz in den logischen Pegeln der Spannung, welche für eine binäre 1 kodiert und der Spannung, die für eine binäre 0 kodiert, in einem komplementären Paar von Leitungen zu minimieren. Das System der vorliegenden Erfindung reduziert auch die Antwortzeit der Zellen und der zugehörigen Treiberschaltungen durch Erhöhen der Neigung, mit welcher sich die logischen Pegel der Spannungen auf den komplementären Paaren von Leitungen ändern, wenn die binäre Information in den Leitungen von einer binären 1 auf eine binäre 0 wechselt.

Die vorliegende Erfindung umfaßt die Merkmale des unabhängigen Patentanspruchs 1.

In einem Ausführungsbeispiel der Erfindung empfangen eine erste und zweite Bitleitung entsprechend erste und zweite komplementäre Eingangssignale, welche ein binäres Bit repräsentieren. Jedes der Eingangssignale besitzt einen ersten und zweiten logischen Pegel, die einer binären 1 und einer binären 0 entsprechen. Die Eingangssignale erzeugen einen Strom durch eine Last gemäß dem relativen logischen Pegel der ersten und zweiten Eingangssignale.

Die Differenz zwischen den relativen logischen Pegeln der Eingangssignale wird verstärkt und als negative Rückkopplung an eine bestimmte der ersten und zweiten Leitungen gemäß den relativen logischen Pegeln der Signale auf den Leitungen eingeführt. Die Rückkopplung bewirkt die Erzeugung eines Stromes in der Last mit einer Polarität, die gegensätzlich zur Polarität des Stromes ist, der in der Last durch die Eingangssignale erzeugt wird und mit einem Betrag, welcher kleiner ist als der Betrag des Stromes, welcher durch die Last von den Eingangssignalen erzeugt wird.

Die negative Rückkopplung minimiert effektiv die Zeitdauer für die Last, um auf Veränderungen der relativen logischen Pegel der ersten und zweiten Eingangssignale zu antworten. Auf diese Art kann die Frequenzantwort eines Systems, welches die erfindungsgemäßen Schaltungen umfaßt, wesentlich erhöht werden. Zum Beispiel kann die Zeitdauer, welche notwendig ist, um die Last aus einem Operationszustand in den anderen operationszustand zu treiben, von einer Periode von ungefähr 4 Nanosekunden (ns) auf eine Periodendauer von weniger als 2 ns verkürzt werden.

Das oben beschriebene Ausführungsbeispiel kann in einem System verwendet werden, in dem erste bestimmte Eingangssignale bereitgestellt werden, um ein ausgewähltes Wort zu identifizieren und zweite bestimmte Eingangssignale bereitgestellt werden, um ein Bit in dem Wort zu identifizieren und bei dem eine Zelle (eine Last) in Übereinstimmung mit dem gewählten Wort und dem gewählten Bit ausgewählt wird. Die oben beschriebene Schaltung kann darin enthalten sein, um die Zeitdauer für das Erzeugen eines Signals in der Last, welches die Wahl einer solchen Zelle repräsentiert, zu minimieren.

Die vorliegende Erfindung wird nun anhand der beigefügten Zeichnungen beschrieben, welche zeigen:

Fig. 1 ist ein vereinfachtes Schaltdiagramm eines Ausführungsbeispiels der Erfindung zum Minimieren der Antwortzeit für eine Zelle und der zugehörigen Treiberschaltungen auf Eingangssignale, die an solche zugehörigen Treiberschaltungen angelegt werden;

Fig. 2 illustriert die Antwortzeit einer Zelle und der zugehörigen Treiberschaltungen in dem System gemäß dem Stand der Technik;

Fig. 3 illustriert die Antwortzeit einer Zelle und der zugehörigen Treiberschaltungen in dem System, welches in Fig. 1 gezeigt ist; und

Fig. 4 ist ein Schaltkreisdiagramm eines Ausführungsbeispiels dieser Erfindung in einem Datenverarbeitungssystem zum Identifizieren einer individuellen Zelle durch ein Zusammentreffen von Signalen, welche ein Wort und Bit individuell für diese Zelle definieren.

Fig. 1 illustriert ein vereinfachtes Schaltdiagramm eines Ausführungsbeispiels der Erfindung. Das Ausführungsbeispiel, welches in Fig. 1 gezeigt ist, umfaßt ein Paar von komplementären Eingangsleitungen 10 und 12. Die Leitungen 10 und 12 empfangen entsprechend komplementäre Eingangssignale, wie z. B. für eine Bitleitung (BL). Jedes der Signale auf der Bitleitung 10 und 12 besitzt erste und zweite logische Pegel. Ein binärer Pegel repräsentiert einen wahren Zustand, und der andere logische Pegel repräsentiert einen falschen Zustand. Die Signale sind komplementär dahingehend, daß das Signal auf der Leitung 10 einen logischen Pegel besitzt und das Signal auf der anderen Leitung gleichzeitig den anderen logischen Pegel besitzt. Als Ergebnis wird ein BL-Signal auf der Leitung 10 und ein -Signal auf der Leitung 12 erzeugt.

Die Bitleitungen 10 und 12 können entsprechend mit den gegenüberliegenden Anschlüssen einer Zelle 14 verbunden werden. Die Zelle kann eine individuelle Position in einem Speicher bilden. Verschiedene-Stufen einschließlich Sensorverstärkern und Lese- und Schreibverstärkern können mit jeder Zelle verbunden sein und können so angesehen werden, daß sie eine Last definieren, die in einem Schaltkreis mit der Zelle enthalten sein kann. Der Leseverstärker kann vorgesehen sein, um die binäre Information von der Zelle zu lesen, und der Schreibverstärker kann vorgesehen sein, um die binäre Information in der Speicherzelle aufzunehmen. Der Aufbau und der Betrieb von Sensorverstärkern, Leseverstärkern und Schreibverstärkern sind Stand der Technik. Die Last, die durch den Sensorverstärker, den Leseverstärker und den Schreibverstärker, die mit jeder Zelle verbunden sind, definiert ist, ist schematisch mit dem Bezugszeichen 15 in Fig. 1 gekennzeichnet, wobei ein Teil der Last 15 in jeder der Bitleitungen 10 und 12 bereitgestellt wird.

Die Leitungen 10 und 12 sind mit den Eingangsanschlüssen eines Sensorverstärkers 16 verbunden, der in einer bekannten Art und Weise aufgebaut sein kann. Der Ausgang des Sensorverstärkers 16 ist mit einer Stufe 18 verbunden, welche eine negative Rückkopplung bereitstellt. Verbindungen sind entsprechend von den Ausgangsanschlüssen der negativen Rückkopplung 18 über die Leitungen 20 und 22 zu den Leitungen 12 und 10 vorgesehen. Der Aufbau des Sensorverstärkers und die negative Rückkopplung 18 sind Stand der Technik.

Fig. 2 zeigt die Spannungsverläufe, welche bezüglich der Zeit in einem System nach dem Stand der Technik erzeugt werden. In Fig. 2 ist die Zeit entlang der horizontalen Achse und die Spannung entlang der vertikalen Achse aufgetragen. Die Spannung auf der Leitung 10 ist mit dem Bezugszeichen 26 gekennzeichnet, und die Spannung auf der Leitung 12 ist mit dem Bezugszeichen 28 gekennzeichnet. Wie aus Fig. 2 ersichtlich, ist das Signal BL wahr, wenn die Spannung 26 auf der Leitung 10 die Spannung 28 auf der Leitung 12 überschreitet. Diese Spannungsdifferenz kann beispielsweise in einem Bereich von 700 mV liegen.

Wenn die Signale auf den Leitungen 10 und 12 von einem binären Wert 1 auf einen binären Wert 0 in einem System nach dem Stand der Technik wechseln, erniedrigt sich die Spannung auf der Leitung 10, wie mit dem Bezugszeichen 26a gezeigt ist, und die Spannung auf der Leitung 12 erhöht sich, wie mit dem Bezugszeichen 28a gezeigt ist. Die Zelle 14 antwortet auf diese Veränderungen bezüglich der Signalamplitude solange nicht, bis eine gewisse Zeitdauer nach dem Überkreuzungspunkt 30 verstrichen ist. Dieser Überkreuzungspunkt kann 4 Nanosekunden (4 ns) nach dem Beginn der Änderung der Signalamplitude auftreten. Als Ergebnis davon beginnt die Zelle 14 während wenigstens 4 ns auf die Veränderungen des Signals BL auf nicht zu antworten. Die Zelle 14 braucht dann mehrere Nanosekunden, um zu antworten, da Verzögerungen durch verteilte Kapazitäten in verschiedenen Stufen der Zelle erzeugt werden. Als Ergebnis davon ist die Antwortzeit der Schaltung gemäß dem Stand der Technik auf Veränderungen der Bit-Information, wie z. B. , relativ langsam.

Das System, welches in Fig. 1 gezeigt ist, arbeitet dahingehend, die Antwortzeit des Systems auf Veränderungen der Bit-Information, wie z. B. eines Wechsels von BL auf , wesentlich zu verkürzen. Beispielsweise, wenn die Signale auf den Leitungen 10 und 12 am linken Ende der Fig. 3 einen binären Wert von BL repräsentieren, überschreitet die Spannung auf der Leitung 12 die Spannung auf der Leitung 10 in Fig. 3 in einer ähnlichen Art, wie oben beschrieben. Die relativen Spannungen auf den Leitungen 10 und 12 erzeugen einen Stromfluß abwärts durch die Last 15 und nach links durch die Zelle 14. Dieser Strom kann beispielsweise eine Amplitude im Bereich von 1 mA besitzen.

Die Spannungsdifferenz auf den Leitungen 10 und 12 wird bei dem Bezugszeichen 16 verstärkt und invertiert, so daß die Ausgangsspannung von dem Verstärker eine negative Differenz zwischen den Spannungen kennzeichnet. Die negative Rückkopplung 18 führt diese Spannung der Leitung 10 in einer Richtung zu, um einen Strom abwärts und nach rechts durch die Zelle 14 zu erzeugen. Dieser Strom ist in einer umgekehrten Richtung zum Strom, welcher in der Zelle 14 durch das Signal BL erzeugt wird. Die Amplitude dieses entgegengerichteten Stromes ist ein vorgegebener Bruchteil des Stromes, welcher durch die Zelle 14 bei dem Signal BL erzeugt wird. Zum Beispiel, wenn der Strom, welcher von dem Signal BL in der Zelle 14 erzeugt wird, 1 mA beträgt, kann der entgegengerichtete Strom durch die Zelle im Bereich von 0,5 mA sein. Als Ergebnis dieses entgegengerichteten Stromes kann die Spannungsdifferenz zwischen den Leitungen 10 und 12 auf einen Wert in einem Bereich von 150 mV reduziert werden. Dies ist entsprechend in Fig. 3 durch die Pegel 40 und 42 für die Spannungen auf den Leitungen 10 und 12 gekennzeichnet.

Wenn sich die Signale auf den Leitungen 10 und 12 von einem Wert BL auf einen Wert ändern, erniedrigt sich die Spannung auf der Leitung 10 und erhöht sich die Spannung auf der Leitung 12. Dies ist mit dem Bezugszeichen 40a und 42a in Fig. 3 gekennzeichnet. Wenn die Spannungen auf den Leitungen 10 und 12 sich hinter einem Überkreuzungspunkt 44 verändern, neigt ein Strom durch die Zelle 14 dazu, in einer Richtung nach rechts in Fig. 1 zu fließen. Dieser Strom fließt in der gleichen Richtung wie der entgegengerichtete Strom, welcher von der negativen Rückkopplung 18 erzeugt wird. Als Ergebnis davon tendiert die Änderungsrate der Spannungen auf den Leitungen 10 und 12 dazu, anfangs größer zu sein als die Änderungsrate der Spannungen, welche auf diesen Leitungen gemäß dem Stand der Technik erzeugt werden, wie z. B. mit dem Bezugszeichen 26a und 28a in Fig. 2 gekennzeichnet.

Es ist klar, daß ein Überkreuzungspunkt 44 in Fig. 3 in beachtlich kürzerer Zeit als in Fig. 1 erzeugt wird, gemessen von dem Zeitpunkt, an dem die Werte der Signale auf den Leitungen 10 und 12 sich von BL auf zu ändern beginnen. Dies resultiert teilweise von der relativ kleinen Differenz zwischen den Spannungen 40 und 42. Es resultiert auch teilweise von der vergrößerten Neigung der Signale 40a und 42a relativ zur Neigung der Signale 26a und 28a. Als Ergebnis beginnt der Sensorverstärker 16 viel schneller in dem System der Fig. 1 als in einem System nach dem Stand der Technik auf eine Veränderung des Signals BL auf zu antworten. Beispielsweise kann der Sensorverstärker 16 in einer Periode von weniger als 2 ns antworten, im Vergleich mit einer Antwortzeit von ungefähr 4 ns in den Systemen des Standes der Technik.

Wie aus Fig. 3 ersichtlich, neigen die Signale 40a und 42a dazu, über ihre Einschwingwerte hinauszuschießen. Dies erfordert sicherzustellen, daß die Signale, welche an den Sensorverstärker 16 angelegt werden, einen Strom in der richtigen Richtung in den Verstärkern erzeugen. Während der Zeitdauer, in der die Signale 40a und 42a auf ihre geeigneten Werte einschwingen, überkommt der Sensorverstärker 16 seine elektrische Trägheit. Diese Trägheit kann von dem Betrieb verschiedener Stufen in dem Sensorverstärker resultieren und insbesondere von dem Betrieb der verteilten Kapazitäten in solchen Stufen. Als Ergebnis davon antwortet der Sensorverstärker auf die Signale 40a und 42a, die gerade nach dem Überkreuzungspunkt 44 erzeugt werden, ungefähr zu dem Zeitpunkt, an dem die Signale 40a und 42a ihre Einschwingwerte 40b und 42b erreichen. Auf diese Art ergibt sich keine Totzeit aus der Zeitdauer, in der Einschwingvorgänge der Signale 40a und 40b stattfinden.

Fig. 4 zeigt ein bevorzugtes Ausführungsbeispiel der Erfindung, welche in Fig. 1 gezeigt ist. In dem Ausführungsbeispiel der Erfindung, welches in Fig. 4 gezeigt ist, wird ein Paar von komplementären Bitleitungen 100 und 102 bereitgestellt, um die Signale BL&sub1; und &sub1; entsprechend zu empfangen. Die Signale BL&sub1; und &sub1; kennzeichnen das Auftreten oder das Nicht-Auftreten eines ersten Bits in einem Wort, welches eine vorgegebene Anzahl von Bits, wie z. B. 32 Bits, besitzen kann. In ähnlicher Weise ist eine Leitung 104 bereitgestellt, welche ein Signal empfängt, wie z. B. W&sub1;. Das Signal W&sub1; kennzeichnet das Vorliegen oder das Nicht-Auftreten eines ersten Wortes in einem Datenverarbeitungssystem, welches jede gewünschte Anzahl von Wörtern haben kann.

Die Signale auf den Leitungen 100 und 102 werden entsprechend an die Source-Anschlüsse der Transistoren 110 und 108 angelegt, welche vom n-Typ sein können. Die Drain-Anschlüsse der Transistoren 108 und 110 empfangen positive Spannungen von einer Spannungsversorgung 112. Die Gate-Anschlüsse der Transistoren 108 empfangen auch positive Spannungen von der Spannungsversorgung 112.

Die Spannungen der Source-Anschlüsse der Transistoren 108 und 110 werden entsprechend an die Source-Anschlüsse der Transistoren 114 und 116 angelegt, welche vom n-Typ sein können. Die Gate-Anschlüsse 114 und 116 empfangen die Spannungen auf der Leitung 104. Die Drain-Anschlüsse der Transistoren 114 und 116 sind mit den gegenüberliegenden Anschlüssen einer Speicherzelle 118 angeschlossen, die der Zelle 14 in Fig. 1 entspricht.

Entsprechende Verbindungen bestehen zwischen den Source-Anschlüssen der Transistoren 108 und 110 und den Gate-Anschlüssen der Transistoren 120 und 122, die vom n-Typ sein können. Die Source-Anschlüsse der Transistoren 120 und 122 sind mit einem Referenzpotential, wie z. B. dem Nullpotential 126, verbunden. Der Drain-Anschluß des Transistors 122 besitzt eine gemeinsame Verbindung mit den Gate-Anschlüssen der Transistoren 128 und 130, welche vom p-Typ sein können und auch mit dem Drain-Anschluß des Transistors 128. Die Source-Anschlüsse der Transistoren 128 und 130 empfangen eine positive Spannung von der Spannungsversorgung 112. Die Transistoren 120, 122, 128 und 130 und der Verstärker 134 können innerhalb des Verstärkers 16 der Fig. 1, wie durch die gestrichelt gezeichneten Linien in Fig. 4 illustriert, vorgesehen sein.

Der Drain-Anschluß des Transistors 130 besitzt eine gemeinsame Verbindung mit dem Drain-Anschluß des Transistors 120, mit dem Eingangsanschluß des invertierenden Verstärkers 134 und dem Gate-Anschluß eines Transistors 136, welcher vom n-Typ sein kann. Die Source-Anschlüsse der Transistoren 136 (welcher auch vom n-Typ sein kann) und ein Transistor 138 können das Referenzpotential, wie z. B. das Nullpotential 126, empfangen. Der Gate-Anschluß des Transistors 138 besitzt eine gemeinsame Verbindung mit dem Ausgangsanschluß des invertierenden Verstärkers 134. Die Spannungen an den Drain-Anschlüssen der Transistoren 136 und 138 werden entsprechend an die Source-Anschlüsse der Transistoren 110 und 108 angelegt. Die Transistoren 136 und 138 können in der negativen Rückkopplung 18, welche mit gestrichelten Linien in Fig. 4 gezeigt ist, enthalten sein.

Wenn ein BL&sub1; Signal auf der Leitung 100 erzeugt wird, um die Auswahl des Bits 1 in einem Wort anzuzeigen, ist der Strom durch den Transistor 108 größer als der Strom durch den Transistor 110, da die Spannung an dem Source-Anschluß des Transistors 108 kleiner ist als die Spannung an dem Source-Anschluß des Transistors 110. Wenn ein positives Signal auch auf der Leitung 104 erscheint, um die Auswahl des Wortes 1 der Vielzahl von Wörtern anzuzeigen, fließt ein Strom dementsprechend durch die Zelle 118 in eine Richtung nach links in Fig. 4.

Aufgrund des Anlegens des BL&sub1; Signals an den Gate-Anschluß des Transistors 122, ist der Transistor 122 leitfähiger als der Transistor 120. Aufgrund dieses Stromflußunterschiedes ist die Spannung an dem Drain-Anschluß des Transistors 122 negativer als die Spannung an dem Drain-Anschluß des Transistors 120. Die Transistoren 128 und 130 wirken als Stromspiegel, welcher abhängig vom Strom durch den Transistor 122 ist. Dieser Stromspiegel bewirkt, daß der Transistor 130 leitfähiger als der Transistor 120 ist, so daß die Spannung an dem Drain-Anschluß des Transistors 120 größer als die Spannung an dem Drain-Anschluß des Transistors 122 sein wird.

Die hohe Spannung an dem Drain-Anschluß des Transistors 130 wird in dem Verstärker 134 invertiert und als eine niedrige Spannung an den Gate-Anschluß des Transistors 138 angelegt. Als Ergebnis davon wird der Transistor 138 weniger leitfähig als der Transistor 136 sein. Dies wird dazu führen, daß die Spannung an dem Source-Anschluß des Transistors 108 sich erhöht und daß die Spannung an dem Source-Anschluß des Transistors 108 sich der Spannung an dem Source-Anschluß des Transistors 110 annähert. Daher wird die Spannungsdifferenz an den Source-Anschlüssen der Transistoren 108 und 110 minimiert werden.

In der gleichen Art wird für einen Wert &sub1; der Strom aufgrund eines größeren Stromes in dem Transistor 110 als in dem Transistor 108 durch die Zelle 118 in eine Richtung nach rechts in Fig. 4 fließen. Das Signal &sub1; wird auch bewirken, daß der Strom durch den Transistor 120 größer als der Strom durch den Transistor 122 ist und daß der Strom durch den Transistor 120 größer als der Strom durch den Transistor 130 ist. Die resultierende Erniedrigung der Spannung an dem Drain-Anschluß des Transistors 130 bewirkt, daß der Transistor 136 weniger leitfähig als der Transistor 138 ist. Dies erzeugt eine Erhöhung der Spannung an dem Source-Anschluß des Transistors 110, so daß die Spannung an dem Source-Anschluß des Transistors 110 sich der Spannung an dem Source-Anschluß des Transistors 108 annähert.

Die Transistoren 136 und 138 sind mit besonderen Parametern ausgerüstet, verglichen mit den Transistoren 114 und 116. Zum Beispiel kann die Größe der Transistoren 136 und 138 um einen bestimmen Betrag kleiner als die Größe der Transistoren 114 und 116 sein. Auf diese Art wird der Strom durch die Transistoren 136 und 138 um einen bestimmten Betrag geringer als der Strom durch die Zelle 118 durch die BL&sub1; und W&sub1; Signale sein. Dementsprechend kann die Spannungsdifferenz, welche zwischen den Source-Anschlüssen der Transistoren 108 und 110 als Ergebnis der negativen Rückkopplung dieser Erfindung erzeugt wird, auf jeden gewünschten Wert vorgewählt werden.

Wenngleich die Erfindung offenbart und unter Bezugnahme auf bevorzugte Ausführungsbeispiele beschrieben worden ist, wird für den Fachmann das verwendete Prinzip klar, welches für eine Anzahl weiterer Ausführungsbeispiele geeignet ist. Die Erfindung ist daher lediglich durch den Schutzbereich der Patentansprüche beschränkt.


Anspruch[de]

1. Negatives Rückkopplungssystem, umfassend:

eine erste Bit-Leitung (10, 100);

eine zweite Bit-Leitung (12, 102);

eine Speichereinrichtung (14, 118) zur Bereitstellung eines ersten binären Eingangssignals (BL), welches erste und zweite logische Pegel besitzt und eines zweiten binären Eingangssignals ( ), welches zweite und erste logische Pegel zur gleichen Zeit besitzt, wie bei einem entsprechenden Auftreten der ersten und zweiten logischen Pegel des ersten binären Eingangssignals (BL), wobei die ersten und zweiten binären Eingangssignale (BL, ) ein binäres Bit auf einer komplementären Basis codieren;

eine erste Schalteinrichtung (116) zum Anlegen des ersten binären Eingangssignals (BL) an die erste Bit-Leitung (10, 100);

eine zweite Schalteinrichtung (114) zum Anlegen des zweiten binären Eingangssignals ( ) an die zweite Leitung (12, 102);

eine Verstärkungseinrichtung (16, 120-134) zum Verstärken und Invertieren der Differenz der logischen Pegel der ersten und zweiten Eingangssignale (BL, );

eine dritte Schalteinrichtung (18, 136, 138) zum Koppeln der ersten und zweiten Bit-Leitung mit einem Referenzpotential, dadurch gekennzeichnet, daß

die genannte dritte Schalteinrichtung derart auf das Ausgangssignal der Verstärkungseinrichtung (122-134) anspricht, daß die Spannungsdifferenz zwischen dem ersten binären Eingangssignal (BL) und dem zweiten binären Eingangssignal ( ) während einem Abtasten der binären Eingangssignale auf der ersten (10, 100) und der zweiten Bit-Leitung (12, 102) reduziert wird.

2. System nach Anspruch 1, worin die dritte Schalteinrichtung (18, 136, 138) direkt auf das Ausgangssignal der Verstärkungseinrichtung (122-134) anspricht.

3. System nach Anspruch 1, worin die dritte Schalteinrichtung einen Anstieg in der Neigung der Änderung der relativen logischen Pegel der ersten und zweiten komplementären Eingangssignale (BL, ) auf der ersten und zweiten komplementären Eingangsleitung (100, 102) erzeugen.

4. System nach Anspruch 1, worin die dritte Schalteinrichtung eine Verkürzung der Zeit bewirkt, bei der der logische Pegel der Signale auf der ersten und zweiten Eingangsleitung sich zu ändern beginnen im Ansprechen auf das Anlegen der Änderung der relativen logischen Pegel der ersten und zweiten Eingangssignale an die Leitungen.

5. System nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung eine Zelle (14) mit einer bestimmten Antwortzeit auf die Änderungen der logischen Pegel der Signale auf der ersten und zweiten Bit-Leitung (10, 12) umfaßt, daß die dritte Schalteinrichtung (18) Spannungsänderungen im Ansprechen auf die logischen Pegel der Signale auf der ersten und zweiten Bit-Leitung (10, 12) erzeugt, wobei das Anfangsteil der Spannungsänderungen eine Rückkopplung bildet, um die Zeit für die Zelle zu minimieren, in der sie auf die logischen Pegel der Signale auf der ersten und zweiten Leitung anspricht.

6. System nach Anspruch 1, gekennzeichnet durch eine Einrichtung (16, 18, 20, 22), die mit der ersten und zweiten Bit-Leitung (10, 12) verbunden ist, um einen Strom durch eine einzelne (12) der ersten und zweiten Leitung zu erzeugen, um den Unterschied zwischen den logischen Pegeln der Signale auf der ersten und zweiten Leitung (10, 12) zu vermindern.

7. System nach Anspruch 6, worin die Einrichtung (18, 20, 22) so ausgebildet ist, um einen Rückkopplungsstrom mit einer kleineren Amplitude für die einzelne Leitung (10) zu erzeugen, als die Amplitude des Stromes, welcher durch die andere Leitung (12) fließt.

8. System nach Anspruch 1, dadurch gekennzeichnet, daß die Verstärkungseinrichtung (120, 122, 128, 130, 134), die auf die ersten und zweiten komplementären Eingangssignale (BL, ) anspricht, ein Rückkopplungssignal erzeugt, welches eine Umkehrung des logischen Pegels des ersten Eingangssignals (BL) relativ zum logischen Pegel des zweiten Eingangssignals ( ) repräsentiert, und daß die dritte Schalteinrichtung (136, 138), die auf das invertierte Signal anspricht, das invertierte Signal an die andere (102) der ersten und zweiten Bit-Leitung als eine einzelne Bit-Leitung (100) anlegt.

9. System nach Anspruch 8, dadurch gekennzeichnet, daß die dritte Schalteinrichtung (136, 138) das invertierte Signal mit Charakteristika bereitstellt, um das invertierte Signal mit einer kleineren Amplitude als das Signal auf der einzelnen (100) der Leitungen zu erzeugen.

10. System nach Anspruch 9, dadurch gekennzeichnet, daß die dritte Schalteinrichtung (136, 138) so ausgebildet ist, um einen Strom an die andere Leitung (102) mit der gleichen Polarität wie diejenige, welche auf der anderen Leitung erzeugt wird, anzulegen, auf eine Umkehrung der relativen Beträge der logischen Pegel der ersten und zweiten komplementären Eingangssignale (BL, ) hin.

11. System nach wenigstens einem der vorangehenden Ansprüche, umfassend:

eine Wortleitung (104), um ein drittes Signal bereitzustellen, welches logische Pegel besitzt, die entsprechend die wahren und falschen Zustände eines bestimmten Wortes codieren,

eine Zelle (118), die durch eine Übereinstimmung eines bestimmten binären Bits und dem bestimmten Wort definiert ist,

die erste und zweite Schalteinrichtung (114, 116) zum Aktivieren der Zelle (118), wenn eine Übereinstimmung der Signale, die den wahren Zustand in dem bestimmten Wort codieren und dem bestimmten Bit auftritt, um einen bestimmten Strom durch die Zelle (118) zu erzeugen,

wobei die dritte Schalteinrichtung (136, 138) auf die ersten und zweiten Signale anspricht, um ein negatives Rückkopplungssignal zu erzeugen, und

eine Einrichtung (114, 116), die im Ansprechen auf das negative Rückkopplungssignal einen Strom durch die Zelle (118) in einer Richtung erzeugt, welche entgegengesetzt dem Fluß des bestimmten Stromes durch die Zelle (118) ist, um die Zeit für die Zelle zu verkürzen, in welcher diese auf die Erzeugung der logischen Pegel antwortet, welche in den ersten und zweiten Signalen den falschen Zustand des bestimmten binären Bits codieren.

12. System nach Anspruch 11, worin die Einrichtung, die auf die negative Rückkopplung anspricht, die erste und zweite Schalteinrichtung (114, 116) umfaßt, um einen Stromfluß durch die Zelle (118) mit einer entgegengerichteten Polarität und mit einem geringeren Betrag zu erzeugen, als derjenige, der in der Zelle durch die ersten und zweiten Signale und das dritte Signal erzeugt wird.

13. System nach Anspruch 11, worin die Verstärkungseinrichtung, welche das negative Rückkopplungssignal erzeugt, eine Einrichtung (120, 122) umfaßt, die im Ansprechen auf den Strom durch die Zelle diesen Strom in eine Spannung umwandelt, die diesen Strom repräsentiert und eine Einrichtung umfaßt, welche die dritte Schalteinrichtung einschließt, die im Ansprechen auf die Spannung, welche von der zuletzt genannten Einrichtung (128, 130, 134, 136, 138) erzeugt wird, einen Stromfluß durch die Zelle (118) mit einer entgegengerichteten Polarität und einem geringeren Betrag erzeugt als derjenige, welcher in der Zelle durch die ersten und zweiten Signale und das dritte Signal erzeugt wird.

14. System nach Anspruch 11, welches die erste und zweite Schalteinrichtung (114, 116) umfaßt, die im Ansprechen auf das gleichzeitige Auftreten der ersten logischen Pegel der Signale auf der ersten Bit-Leitung und der Wortleitung einen Strom durch die Zelle (118) erzeugt, und die im Ansprechen auf die logischen Pegel der Signale auf der ersten und zweiten Bit-Leitung ein Rückkopplungssignal erzeugt, welches Charakteristika in Abhängigkeit von solchen relativen logischen Pegeln besitzt, und eine Einrichtung (136, 138, 100, 102), die im Ansprechen auf das Rückkopplungssignal die Zeit für die Zelle minimiert, um auf eine Änderung der relativen logischen Pegel der Signale auf den ersten und zweiten Bit-Leitungen anzusprechen.

15. System nach Anspruch 14, worin die Rückkopplungseinrichtung eine negative Rückkopplung bereitstellt und die Zeit-Minimierungseinrichtung an die Zelle einen Strom anlegt, der eine entgegengesetzte Polarität und einen geringeren Betrag als derjenige Strom besitzt, der in der Zelle erzeugt wird.

16. System nach Anspruch 15, worin die zeit-Minimierungseinrichtung so arbeitet, daß die Zeit beschleunigt wird, in welcher die Zelle auf eine Änderung der relativen logischen Pegel der Signale auf der ersten und zweiten Bit-Leitung anspricht.

17. System nach Anspruch 15, worin die Rückkopplungseinrichtung und die Zeit-Minimierungseinrichtung so miteinander zusammenarbeiten, daß sie im Ansprechen auf Änderungen der logischen Pegel der ersten und zweiten Signale schnellere und stärkere Änderungen der logischen Pegel der Signale auf der ersten und zweiten Bit-Leitung erzeugen, als diejenigen, welche erzeugt werden würden, wenn die Rückkopplungseinrichtung und die Zeit-Minimierungseinrichtung nicht enthalten wären.







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