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Anwenderschnittstellenprozessor für Rechnernetz. - Dokument DE3587520T2
 
PatentDe  


Dokumentenidentifikation DE3587520T2 09.12.1993
EP-Veröffentlichungsnummer 0180128
Titel Anwenderschnittstellenprozessor für Rechnernetz.
Anmelder Unisys Corp., Blue Bell, Pa., US
Erfinder Andreasen, David A., Newton Square, PA 19073, US;
Buggert, Jerrold E., San Juan Capistrano, CA 92675, US;
Desai, Harshad K., Mission Viejo, CA 92691, US;
Hussain, Zubair, Sunnyvale, CA 94086, US
Vertreter von Samson-Himmelstjerna, F., Dipl.-Phys.; Turi, M., Dipl.-Phys., Pat.-Anwälte, 80538 München
DE-Aktenzeichen 3587520
Vertragsstaaten DE, FR, GB, NL
Sprache des Dokument En
EP-Anmeldetag 21.10.1985
EP-Aktenzeichen 851133462
EP-Offenlegungsdatum 07.05.1986
EP date of grant 11.08.1993
Veröffentlichungstag im Patentblatt 09.12.1993
IPC-Hauptklasse G06F 11/22

Beschreibung[de]
BEREICH DER ERFINDUNG

Diese Offenbarung betrifft das Gebiet von Rechnernetzen und spezialisierten Prozessoren, die ein Wartungs-Subsystems für das Netz betreiben.

QUERVERMERKE AUF ZUGEORDNETE ANMELDUNGEN

Diese Anmeldung ist einer gemeinsam anhängigen Anmeldung mit dem Titel "Wartungs-Subsystem für Rechnernetz", US- Seriennr. 664 670, eingereicht am 25. Oktober 1984 durch den Erfinder David Andrew Andreasen, zugeordnet, die der EP-Anmeldung des Anmelders EP-A-0179425 "Wartungs-Subsystem für Rechnernetz" entspricht, die am 21. Oktober 1985 eingereicht wurde, worin ein Wartungs-Subsystem für ein Rechnernetz beansprucht ist, das eine Prozessor-Interfaceeinheit (PIC) aufweist, die einen Wartungsprozessor (UIP- Anwenderschnittstellenprozessor) an einen Haupt-Verarbeitungsrechner sowie an ein externes Ein-Ausgabe-Subsystem anschließt, das nicht-selbsttestende Datenübermittlungsprozessoren (DLP) stützt und eine vom Verarbeitungsrechner bzw. zentralabhängige Nahtstelle (HDP) aufweist, die ein Datenübermittlungs-Interface an ein anderes Ein-Ausgabe- Subsystem herstellt, das Datenübermittlungsprozessoren mit Selbst-Test-Befähigungen aufweist.

HINTERGRUND DER ERFINDUNG

Beim Entwurf und der Entwicklung von Rechnersystemnetzen gibt es viele Überlegungen und Einschränkungen, die ausgewogen werden müssen, um ein optimales System zu liefern und um zu entscheiden, welche Grenzen gezogen werden müssen, was ökonomische Faktoren, Abmessungs- und Raumfaktoren und die Vielseitigkeit der Steuerung des Systems angeht.

Das gegenwärtig beschriebene Rechnernetzsystem ist nicht nur dazu entworfen, mit einer Vielfalt von peripheren Einrichtungen benutzt zu werden, sondern auch mit Datenverbindungs- und Telefonleitungen zu abgesetzten Anschlüssen, um eine rasche Übertragung von Daten zwischen den ,Einheiten und eine rasche Datenverarbeitung durch eine zentrale Verarbeitungseinheit auf eine Weise herzustellen, durch welche die Zuverlässigkeit in einem sehr hohen Ausmaß aufrechterhalten wird.

Das System ist so organisiert, daß jedes der verschiedenartigen Elemente und Einheiten, wenn es bzw. sie in Gang gesetzt wird, seine eigenen Selbsttestroutinen liefert und die Ergebnisse und Information an einen Wartungsprozessor berichtet, der der Anwenderschnittstellenprozessor 100 genannt wird. Dieser Prozessor arbeitet in Verbindung mit den verschiedenartigen abgesetzten Terminals und den verschiedenartigen Arten peripherer Einrichtungen durch ein Ein-Ausgabe-Subsystem, das in einzigartiger Weise so ausgelegt ist, daß es Einheiten betreibt, die "Datenübermittlungsprozessoren" genannt sind. Diese Arten von Datenübermittlungsverarbeitungs-Einheiten waren in ihren früheren Versionen in den US-Patenten 4 415 986, 4 392 207, 4 313 162, 4 390 964 und 4 386 415 beschrieben.

Aus der US-A-4 322 793 ist ein Kommunikationsregler bekannt, der Wartungsfähigkeiten, Sendeabruffähigkeiten und Unterbrechungsfähigkeiten aufweist, wobei der Kommunikationsregler zwischen einem Verarbeitungsrechner und einer Anzahl von Ein-Ausgabe-Subsystemen über Datenübermittlungsprozessoren angeschlossen ist.

Ferner offenbart WO-A-84/03016 eine Anzahl von Ein-Ausgabe-Subsystemen über Datenübermittlungsprozessoren und einen Synchron-Verbindungs-Multiplexer mit Mikroprozessoreinrichtungen, Speichereinrichtungen, einer Anzahl von Ein-Ausgabe-Nahtstelleneinrichtungen und einem programmierbaren Prioritäts-Unterbrechungsregler.

Das Wartungs-Subsystem, das hier behandelt wird, ist so mit den verschiedenartigen Elementen des Systems verknüpft, daß Selbsttestdaten gesammelt und zu einer abgesetzten Diagnoseeinheit gefördert werden können, die eine zentrale Diagnoseeinheit für viele, viele Rechnernetze an vielen unterschiedlichen Orten sein kann. Der abgesetzte Terminal wird die Grund-Diagnoseroutinen für jedes der Rechnernetze durchführen, die Probleme haben, und wird Nachrichten absenden, die den speziellen Grund oder Ort der Störung so klarlegen, daß die örtliche Bedienungsperson den Fehler dadurch korrigieren kann, daß sie eine Karte ändert, ein Modul ersetzt oder irgendeinen anderen bezeichneten Fehler oder Ausfall klarstellt.

Es ist ein Ziel der Erfindung, eine Lösung für die Situation vorzusehen, wo mehrfache Unterbrechungen die Aufmerksamkeit von einem-Mikroprozessor fordern.

ZUSAMMENFASSUNG DER ERFINDUNG

Dieses Ziel wird erreicht in einem Anwenderschnittstellenprozessor für Unterstützungs- und Wartungstätigkeiten in einem Rechnernetz mit einem Verarbeitungsrechner und einem Ein-Ausgabe-Subsystem, das über Datenverbindungsprozessoren (Ein-Ausgabe-Regler, DLP) an periphere Einheiten angeschlossen ist, und für funktionelle Doppeloperationen bei den Datenübermittlungen zwischen sich selbst und dem genannten Verarbeitungsrechner sowie zwischen sich selbst und den genannten Datenverbindungsprozessoren über eine vom Verarbeitungsrechner abhängige Anschlußdaten-Zwischenübertragungs-Schnittstelle, wobei der Anwenderschnittstellenprozessor die folgenden Merkmale aufweist:

a) ein Mikroprozessor-Subsystem mit den folgenden Merkmalen:

a1) eine Mikroprozessor-Einrichtung zum Ausführen von Anweisungen und Wartungsdaten-Übertragungsoperationen, wobei die Mikroprozessor-Einrichtung an eine Speichereinrichtung, an eine Anzahl von Reihenverbindungsreglern, eine Anzahl von Ein-Ausgabe-Nahtstelleneinrichtungen und an einem programmierbaren Prioritäts-Unterbrechungsregler angeschlossen ist;

a2) die genannte Speichereinrichtung weist die folgenden Merkmale auf:

a2a) eine programmierbare Ablesespeichereinrichtung (PROM) zum Speichern von Instruktionsdaten;

a2b) eine Zugriffsspeichereinrichtung (RAM) zum zeitweisen Speichern eines Kodes zum Bewirken der Auslösungs- und Wartungsroutinen;

a3) die Anzahl von Reihenverbindungsreglern liefert Reihendatenkanäle für Datenverbindungsleitungen zu einer ersten Gruppe externer Einheiten und ist zum Betreiben von programmierbaren Unterbrechungssignalen betreibbar;

a4) die genannte Anzahl von Ein-Ausgabe-Nahtstelleneinrichtungen für den parallelen Datenübertragungsanschluß in zwei Richtungen an eine zweite Gruppe externer Einheiten, wobei mindestens eine der genannten Anzahl von Ein-Ausgabe-Nahtstelleneinrichtungen imstande ist zur Mustererkennung und zur Erzeugung eines Unterbrechungssignals infolge des Erkennens eines speziellen Musters;

a5) eine programmierbare Prioritäts-Unterbrechungs-Reglereinrichtung, die an die genannte Mikroprozessor-Einrichtung angeschlossen ist, um Unterbrechungssignale aus den genannten Reihenverbindungsreglern aus der genannten Ein-Ausgabe-Nahtstelleneinrichtung und aus einer Vielzahl programmierbarer Intervallzeitglieder Unterbrechungssignale zu empfangen und der Priorität nach zu klassifizieren, und auch zum Empfangen von Unterbrechungssignalen aus einem Doppelfunktionsregler mit:

a5a) einer Einrichtung zum Ausgeben eines Vektordatensignals an die genannte Mikroprozessor-Einrichtung, um eine Wartungsroutine in Abhängigkeit von der Quelle des genannten Unterbrechungssignals auszuwählen;

a6) die genannte Vielzahl programmierbarer Intervall-Zeitglieder zum Empfang von Anweisungsdaten aus der genannten Mikroprozessor-Einrichtung und zum Liefern programmierter Zeitintervallsignale an die genannte Prioritäts-Unterbrechungs-Reglereinrichtung;

b) die genannte Doppelfunktions-Reglereinrichtung ist an die Mikroprozessor-Einrichtung, an die genannten Reihenverbindungsregler und an die genannte Prioritätsunterbrechungsreglereinrichtung angeschlossen, wobei der genannte Doppelfunktionsregler eine Schnittstelle für die Datenübertragungen über die genannte, vom Verarbeitungsrechner bzw. zentralabhängige Anschlußdaten-Übermittlungsschnittstelle herstellt und eine Doppelfunktion liefert, um es dem Anwenderschnittstellenprozessor zu ermöglichen, entweder als Verarbeitungssystem oder als peripherer Regler wirksam zu sein, wobei der Anwenderschnittstellenprozessor die folgenden Merkmale aufweist:

b1) eine Einrichtung zum Durchführen von Übertragungsoperationen als übergeordnete Einrichtung über die genannte, vom Verarbeitungsrechner bzw. zentralabhangige Anschlußdaten-Übertragungs-Schnittstelle an den genannten Datenübermittlungsprozessor; und

b2) eine Einrichtung zum Ausführen von Datenübertragungsvorgängen an den genannten Verarbeitungsrechner als eine untergeordnete Einrichtung über eine Daten-Sammelverbindung.

Der Anwenderschnittstellenprozessor der vorliegenden Offenbarung ist ein spezialisierter Prozessor, der als Wartungsprozessor bekannt ist, der ein Rechnersystemnetz unterstützt, das eine zentrale Verarbeitungseinheit umfaßt, die mit vielen, abgesetzten peripheren Einrichtungen über Datenverbindungsprozessoren und anderen abgesetzten Terminals über Telefonleitungen verbunden ist.

Der Anwenderschnittstellenprozessor oder "Wartungsprozessor" stellt eine Schnittstelle zur zentralen, übergeordneten Verarbeitungseinheit und zu verschiedenartigen Elementen des Netzes, wie etwa den Datenverbindungsprozessoren, her, die die Verbindung zu den abgesetzten peripheren Einrichtungen herstellen, zum Anzeigeterminal der Bedienungsperson, der eine optische Information sowie eine diagnostische Information liefert, zu externen Geräten und zu einer Stromsteuerkarte, die den Anschluß an ein abgesetztes Unterstützungszentrum für die umfassenden diagnostischen und Fehlerlokalisierungs-Dienstleistungen ermöglicht.

Der Anwenderschnittstellenprozessor ist an die zentrale, übergeordnete Verarbeitungseinheit durch eine Prozessor- Schnittstellenkarte und an verschiedenartige periphere Einrichtungen und Terminals durch einen Datenverbindungsschnittstellen-/ vom Verarbeitungsrechner bzw. zentralabhängigen Nahtstellen-Regler angeschlossen.

Eine Gruppe von Reihenverbindungsreglern und Verbindungs- Ein-Ausgabe-Einheiten arbeiten mit einer Gruppe von Zeitgliedern und einem Prioritäts-Unterbrechungsregler zusammen, um mit dem übergeordneten Hauptprozessor zukommunizieren, und zwar sowohl für betriebliche Zwecke als auch für Wartungs- und Diagnose-Dienstleistungen.

Ein jedes einer Reihe von örtlichen Rechnernetzen kann örtlich mittels Selbst-Test-Prozeduren überprüft werden und dann an ein abgelegenes Unterstützungszentrum für die umfassende Diagnose angeschlossen werden, um spezifische Probleme innerhalb eines jeden vorgegebenen Rechnernetzsystems zu lokalisieren. Viele unterschiedlich gelegene Rechnersystemnetze können an ein einziges abgesetztes Unterstützungszentrum angeschlossen sein, das sie alle auf Zeitanteilbasis bzw. gemeinsam warten kann.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild eines Anwenderschnittstellenprozessors, der im Wartungssystemnetz benutzt ist;

Fig. 1A, 1B, 1C und 1D sind System- und Netzzeichnungen, die zeigen, wie das Anwenderschnittstellenmodul an andere Elemente des Systemnetzes angeschlossen ist, um ein Wartungs-Subsystem herzustellen;

Fig. 2 ist ein Blockschaltbild der Reihenverbindungsreglerelemente des Anwenderschnittstellenprozessors;

Fig. 3 ist ein Blockschaltbild, das die Datenwege zeigt, die in dem Reihenverbindungsregler befaßt sind;

Fig. 4 ist ein Blockschaltbild der Elemente der Verbindungs-Ein-Ausgabe-Einheit des Anwenderschnittstellenprozessors;

Fig. 5 ist ein Blockschaltbild, das die Nahtstellen der Verbindungs-Ein-Ausgabe-Einheit zeigt;

Fig. 6 ist ein Blockschaltbild der Verbindungs- Ein-Ausgabe-Nahtstelle, die als Nahtstelle C bezeichnet ist;

Fig. 7 ist ein Blockschaltbild der Zähler-Zeitglieder der Verbindungs-Ein-Ausgabe-Einheit der Fig. 4;

Fig. 8 ist ein Blockschaltbild des Prioritäts- Unterbrechungsreglers (PRITC) des Anwenderschnittstellenprozessors; und

Fig. 9 ist ein Blockschaltbild der Einheit, die als die Datenverbindungsschnittstellen-/ von der Zentraleinheit bzw. zentralabhängige Nahtstelle bezeichnet ist.

ALLGEMEINE ÜBERSICHT

Das Wartungs-Subsystem des Rechnernetzwerks ist rund um den Anwenderschnittstellenprozessor 100 herum organisiert, der in den Fig. 1A, 1B, 1C und 1D gezeigt ist.

Wie in diesen Zeichnungen zu sehen ist, ist der Anwenderschnittstellenprozessor an alle die verschiedenartigen Elemente des Rechnersystemnetzes angeschlossen, d. h. er ist einerseits angeschlossen an die Prozessorschnittstellenkarte und den übergeordneten Hauptprozessor und andererseits an die Stromsteuerkarte, die Wartungskarte III, die betrieblichen Anzeigeterminals und die verschiedenartigen Datenverbindungsprozessoren.

Somit sorgen diese Kombinationen von Elementen, die mit dem Anwenderschnittstellenprozessor 100 verbunden sind, für die grundlegenden Betriebs- und Wartungsfunktionen für das Rechnernetz. Beispielsweise wird der Anwenderschnittstellenprozessor 100 das gesamte Rechnernetzsystem in Gang setzen und mit Strom versorgen. Er wird Selbsttestprozeduren in Gang setzen, wobei jeder der miteinander verbundenen Datenverbindungsprozessoren seinen eigenen Selbsttest durchführen wird, eine Austestroutine durchführen und die Resultate zum Anwenderschnittstellenprozessor zurücksenden wird. Zusätzlich wird der Anwenderschnittstellenprozessor die Stromsteuerkarte anschließen, um Wartungs- und Diagnoseinformationen sowie Daten an eine abgesetzte Einheit zu liefern, die dann für weitere Diagnosen sorgen kann, welche die Lage irgendwelcher fehlerhaften Bereiche im System bestimmen wird.

Ferner wird der Anwenderschnittstellenprozessor seine "Selbsttest"-Routinen in Gang setzen, um sich zu versichern, daß er sich selbst in ordnungsgemäßem Betriebszustand befindet, und er wird die Ergebnisse am Anzeigeterminal für die Bedienungsperson anzeigen.

Prozessor-Schnittstellenkarte (PIC):

Die Prozessor- Schnittstellenkarte 40, Fig. 1A, 1C, im Wartungs-Subsystem wird benutzt, um die grundlegenden Systemtakte vorzusehen, und sie liefert zusätzlich Datenverbindungs-Schnittstellen-Ein-Ausgabe-Takte von 8 Megahertz. Sie liefert eine Schnittstelle für die Prozessor-Rückwand und liefert auch eine Einheit, die System-Ereignis-Analyseeinrichtung 40e genannt ist. Ferner sorgt die Prozessor-Schnittstellenkarte (PIC) für 4.000 16-Bit-Wörter einer Verlaufsaufzeichnung 40h, um den Verlauf eines jeden gewählten Eingabesignals aufrechtzuerhalten. Zusätzlich sorgt sie für einen 16K-Byte-Speicher, der die Fehlerkorrekturbits für den Steuerspeicher im Anwenderschnittstellenprozessor enthält.

Die Stromsteuerkarte (PCC):

Die Stromsteuerkarte 50, Fig. 1A, steuert die Stroman-/aus-Folge und ermittelt sämtliche Gleichstromstörungen für alle Stromversorgungsmodule, die unmittelbar und die Stromsteuerkarte (PCC) angeschlossen sind.

Die Stromsteuerkarte (PCC) überwacht auch jeglichen Luftverlust und jegliche Geräteschrank-Übertemperatur, um zu diesem Zweck Meßsignale zu erzeugen.

Die Stromsteuerkarte kommuniziert mit dem Anwenderschnittstellenprozessor über eine 8-Bit-Parallelsammelleitung. Sie kommuniziert ferner mit jeder abgesetzten Einrichtung unter Verwendung der RS-232C-Fernverbindungsschnittstelle. Sie kann mit anderen Stromsteuerkarten auf externer Basis unter Benutzung eines Zweidraht-RS-422-Direktanschluß-Datenverbindungsprotokolls kommunizieren.

Die Stromsteuerkarte 50 unterhält auch eine Batterieunterstützung mit der Tageszeitfunktion zusätzlich dazu, daß sie einen Speicher mit 256 nicht-flüchtigen Speicher-Bytes liefert. Sie liefert auch die Möglichkeit zum erneuten automatischen Start nach Ausfall der Wechselstromleitungen.

BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS:

Fig. 1A zeigt den Anwenderschnittstellenprozessor 100 als Teil einer Netzausbildung. Die Ausgabe-Sammelleitung 100b eines Mikroprozessors 110 ist an die Prozessor-Schnittstellenkarte (PIC) 40 und an die Speicher-Sammelleitung 30m angeschlossen, welche den Hauptprozessor 30, Fig. 1B, an die Speichersteuereinheit 32 und den Hauptspeicher 34 anschließt.

In Fig. 1A liefert der dynamische Zugriffsspeicher (DRAM) 150 eine Ausgabe an die Stromsteuerkarte 50 und die löschbaren, programmierbaren Ablesespeicher (PROMs) 150 sind an den Anzeigeterminal 100t für die Bedienungsperson angeschlossen.

Die Stromsteuerkarte 50 (Fig. 1A) bewirkt es, die Stroman-/aus-Sequenz zu liefern; auf Stromausfall zu überwachen, um den automatischen erneuten Start (nach dem Stromausfall) in Gang zu setzen; die Warnung vor Übertemperatur zu liefern; den automatischen Strom-an-/aus-Betrieb zu liefern; die "Fern"-Stromsteuerung externer Geräteschränke zu liefern; eine interne Tageszeituhr zu unterhalten; und einen Kommunikationsweg (Datenverbindung) für einen abgesetzten Unterstützungs- und Diagnosedienst zu liefern.

Die Prozessor-Schnittstellenkarte (PIC) 40 (Fig. 1A) bewirkt es, die Steuerung und den Datenerwerb für die diagnostische Überprüfung des Speichers 34 (Fig. 1B) vorzusehen, die Speichersteuereinheit 32, die zentral abhängige Nahtstelle 500 und den Hauptprozessor 30; die Prozessor-Schnittstellenkarte (PIC) 40 liefert Ingangsetzungsfunktionen, wie etwa das Einspeichern eines Mikrokodes, die Steuerung des Ingangsetzungszustandes und der Zählung, und die Verteilung. Der Prozessor-Schnittstellenkarte (PIC) 40 liefert eine Verlaufsdatei (Fig. 1A) für die Echtzeitaufzeichnung von Mikrokodeadressen (Fixpunkte); sie liefert 16 Universalverbindungen zum Aufzeichnen intermittierender Fehler und sie gestattet die Leistungsüberwachung, so daß eine Haftstelle aufgestellt werden kann, um die Anzahl von Fehlerereignissen zu zählen. Die Prozessor-Schnittstellenkarte (PIC) 40 liefert einen Kommunikationsweg (AULF Register, CSCP Bedienungsperson), so daß der Hauptsystemprozessor 30 mit dem Anwenderschnittstellenprozessor 100 für die Wartungsinformation über Strom-Aus, Tageszeit, erneutes Einspeichern usw. kommunizieren kann.

In Fig. 1B verbindet die Speichersammelleitung 30m den Hauptprozessor 30 mit der Speichersteuereinheit (MCU) 32 und mit dem Anwenderschnittstellenprozessor 100.

An die Speichersammelleitung 30m ist auch die zentralabhängige Nahtstelle 500 (HDP), die eine DLI-(Datenverbindungsschnittstellen-)Sammelleitung 5d an das Ein-Ausgabe- Subsystem 500s liefert, sowie eine Nachrichtenpegel- Schnittstellen-(MLI-)Sammelleitung 5m an das Ein-Ausgabe- Dehnungsmodul 500e angefügt, welches an die peripheren Einrichtungen angeschlossen ist.

Fig. 1C zeigt detaillierter die Anschlüsse des Anwenderschnittstellenprozessors (UIP) 100 an die zentralabhängige Nahtstelle (HDP) 500 und an die Prozessor-Schnittstellenkarte (PIC) 40, welche den Hauptprozessor 30 und die zentralabhängige Nahtstelle (HDP) 500 miteinander verbindet.

Fig. 1D zeigt, wie der Anwenderschnittstellenprozessor (UIP) 100 an die Prozessor-Schnittstellenkarte 40 und den Hauptprozessor 30 einerseits und an den Ein-Ausgabe- Datenverbindungsprozessor 100d, die Wartungskarte 100m und an ein Anzeigeterminal für die Bedienungsperson (ODT) 100t sowie eine Fernverbindung 50mr angeschlossen ist.

Der Anwenderschnittstellenprozessor 100, Fig. 1, ist mit der Kurzbezeichnung "UIP" bezeichnet. Der Anwenderschnittstellenprozessor besteht aus einer logischen Leiterplatte, die eine Schnittstelle zu einer Datenverbindungs-Schnittstellen-(DLI-)Rückwand und auch zu vier unabhängigen Reihendaten-Verbindungsschnittstellen herstellt.

Unter bestimmten Softwareanweisungen kann der Anwenderschnittstellenprozessor 100 als ein Datenverbindungsprozessor (DLP) arbeiten, und hierbei wird er eine Impulsrate von bis zu 8 Megabyte pro Sekunde fördern. Er kann auch als eine zentralabhängige Nahtstelle (HDP) benutzt werden, wo er eine Impulsrate von 50 Kilobytes pro Sekunde fördert. Somit kann dieselbe Hardwarekarte veranlaßt werden, je nach Erfordernis unterschiedliche Personalität und Funktionen anzunehmen.

Der Anwenderschnittstellenprozessor 100 arbeitet aufgrund einer Wartungsphilosopie, wodurch Karten in einem Rechnersystem, wie in Fig. 1A, isoliert und ersetzt werden können. Eine Kombination von "Selbsttest"- und "peripheren Testtreiber"-Tests werden benutzt, um jeden Fehler auf ein ersetzbares Modul zu isolieren. Dies wird dadurch vorgenommen, daß man der Bedienungsperson (über den Anzeigeterminal für die Bedienungsperson (ODT) 100t) die Identität einer versagenden Leiterplatte nach der Fertigstellung des Selbsttestes anzeigt.

Somit ist der Anwenderschnittstellenprozessor 100 dem Grunde nach ein Mikroprozessorsystem, das auf einer einzigen gedruckten Schaltplatte aufgebracht ist. Es umfaßt eine Anzahl von Schlüsselkomponenten wie folgt

(a) eine 16-Bit-Zentralverarbeitungseinheit 110, Fig. 1;

(b) 192 Kilobytes eines programmierbaren Ablesespeichers (PROM), 170a,b (Fig. 1);

(c) bis zu ein Halbes Megabyte eines Zugriffsspeichers (RAM) 150a,b (Fig. 1);

(d) programmierbare Ein-Ausgabe-Nahtstellen (202a, 202b);

(e) Reihendatenverbindungsnahtstellen (202a, 202b);

(f) ein Prioritäts-Unterbrechungsregler (PRITC 800);

(g) programmierbare Zeitglieder (PIT 700);

(h) ein DLI-zentralabhängiger Nahtstellen-(HDP-)Regler 180 (DLI = Datenverbindungsschnittstelle);

(i) eine Datenverbindungsschnittstellen-(DLI-)zentralabhängige Nahtstelle (HDP) 500 (Fig. 1B).

Der Anwenderschnittstellenprozessor 100 kann über den Regler 180 und durch die Universal-Ein-Ausgabe-(UIO)Rückwand mit einem Zentralrechner unter Verwendung eines standardmäßigen Universal-Ein-Ausgabe-zentralabhängigen Nahtstellen-Rückwandprotokoll kommunizieren, das mit der Burroughs-Nachrichtenebenen-Schnittstelle übereinstimmt, wie sie im US-Patent Nr. 4 074 352 auf Fig. 5E beschrieben ist, wobei dieses Patent den Titel "Modulare Blockeinheit für Ein-Ausgabe-Subsystem" aufweist.

Der Anwenderschnittstellenprozessor ist imstande, eine Datenverbindungsschnittstellen-(DLI)zentralabhängige Nahtstelle zu simulieren und es somit zu ermöglichen, daß er mit Datenverbindungsprozessoren in einer gemeinsamen Basis kommuniziert, die keine "Verteilungskarte" hat. Er emuliert die vorher benutzte Verteilungskarte. Die Beschreibung der Datenverbindungsprozessoren und die Verwendung der "Verteilungskarte" wurden in den US-Patenten 4 313 162 mit dem Titel "Ein-Ausgabe-Subsystem, das Datenverbindungsprozessoren benutzt" und 4 390 964 beschrieben, mit dem Titel "Ein-/Ausgabe-Subsystem, das einen peripheren Kartenleseregler benutzt".

Der Anwenderschnittstellenprozessor umfaßt eine Rückwandschnittstelle zur einer Sammelleitung, die als Rückwandwartungssammelleitung bekannt ist. Diese Rückwandleitungen können benutzt werden, um die Datenverbindungsprozessor Selbsttestroutine auszulösen und um das Ergebnis dieses Selbsttestes abzulesen, wenn es der Rückwand von einem vorgegebenen Datenverbindungsprozessor zugeführt wird.

In dieser Offenbarung werden die beiden oben erwähnten Benutzerschnittstellenprozessor-Nahtstellen als Datenverbindungsprozessor "DLP" bzw. zentralabhängige Nahtstelle (HDP) bezeichnet.

Der Anwenderschnittstellenprozessor 100, Fig. 1, ist ein Mikroprozessor-gesteuertes System, das folgendes enthält:

(i) ein Mikroprozessor-Subsystem (110);

(ii) einen Datenverbindungsschnittstellenregler (180);

(iii) einen zentralabhängigen Schnittstellenregler (180);

Diese drei Einheiten ermöglichen es dem Anwenderschnittstellenprozessor mit dem Zentralrechner (30, 32, 34) (Fig. IB) über den Datenverbindungsschnittstellen-(DLI)Regler 180 (Fig. 1) zu kommunizieren, und auch mit anderen Datenverbindungsprozessoren 100d (Fig. 1D), die an die Ein-Ausgabe-Rückwand angeschlossen sind, über die zentralabhängige Nahtstelle 500 der Fig. 1B.

Der Anwenderschnittstellenprozessor 100 hat in diesem Hinblick bestimmte Kommunikationsbeschränkungen. Die zentralabhängige Nahtstelle 500 ist ein Datenverbindungsschnitt stellen-(DLI)Regler (180) und liefert als solcher nicht eine Nachrichtenebenen-Schnittstelle (MLI), sondern liefert lediglich eine Rückwand-Datenverbindungsschnittstellen-(DLI)Schnittstelle. In dieser Hinsicht kann er nicht mit einer Verteilungskarte, einem Weg-Wählmodul oder einer Grundsteuerkarte benutzt werden, wie dies bei der Organisation der Nahtverbindungsschnittstellen der Fall war, die in den genannten US-Patenten 4 313 162 und 4 390 964 beschrieben waren, da er diese Funktionen für sich selbst in Firmware vorsieht. Diese spezielle zentralabhängige Nahtstelle 180 (Fig. 1) muß in einer Basis benutzt werden, die einen 8-Megahertz-Takt liefert, wie jene, die von der Wartungskarte 100m der Fig. 1D geliefert wird.

MIKROPROZESSOR-SUBSYSTEM

Das Mikroprozessor-Subsystem umfaßt sowohl Reihenschnittstellen als auch parallele Schnittstellen, die verwendet werden, um Daten-Kommunikationsoperationen durchzuführen.

Das Mikroprozessor-Subsystem besteht aus bestimmten Elementen wie folgt

(i) einem Mikroprozessor (110) (wie etwa Intel 8086);

(ii) einem dynamischen Zugriffsspeicher (RAM) mit 512K Bytes (150a,b);

(iii) einem programmierbaren Ablesespeicher (PROM) mit 192K Byte (löschbarer, programmierbarer Ablesespeicher (EPROM)) 170;

(iv) vier Reihendatenverbindungsnahtstellen (200a, 200b, 202a, 202b);

(v) sechs parallelen Ein-Ausgabe-Nahtstellen (zwei Einheiten aus 407, 408, 409);

(vi) programmierbaren Intervall-Zeitgliedern (PIT 700);

(vii) einem programmierbaren Unterbrechungsregler (Prioritäts-Unterbrechungsregler (PRITC) 800);

Diese Elemente sind in Fig. 1 der Zeichnungen gezeigt.

MIKROPROZESSOR 110:

Der Mikroprozessor 110 wird benutzt, um den Anwenderschnittstellenprozessor 100 zu betreiben, und kann aus einem 8-Megahertz-Chip bestehen, der als INTEL 8086-2 (iAPX-86/10) bezeichnet ist. Dieser Mikroprozessor-Chip ist auf den Seiten 3-1 bis 3-24 in einer INTEL-Veröffentlichung beschrieben, die den Titel "Mikroprozessor-Peripherie-Handbuch - 1983" aufweist (Bestell- Nr. 210844-001) und die veröffentlicht ist von INTEL-Literaturabteilung, 3065 Bowers Avenue, Santa Clara, Ca. 95051.

Dieser Prozessor ist eine Hochleistungs-16-Bit-Zentralverarbeitungseinheit (CPU), die in Hochleistungs-Metalloxid- Halbleiter-(HMOS)-Technologie ausgeführt ist und in einer 40-Stift-Doppel-Inline-Baueinheit untergebracht ist. Dieser Prozessor ist imstande, bis zu einem Megabyte an Speicher zu adressieren, sowie 64 k an Ein-Ausgabe-Adressen. Der Mikroprozessor 8086 wird in einer Minimal-Betriebsart betrieben, da er lediglich in einer Einzel-Prozessor-Umgebung benutzt wird, und als solcher erzeugt er seine eigenen Sammelleitungs-Steuersignale.

DYNAMISCHER ZUGRIFFSPEICHER (RAM) 150:

Der Mikroprozessor 110 ist mit Zugriff zu einer dynamischen Zugriffsspeicher- (RAM-)Anordnung von 128 Bytes versehen. Die Anordnung 150 der Fig. 1 ist in 64 k · 18 Bits organisiert und ist vom Mikroprozessor 110 Byte-adressierbar. Die Zugriffsspeicheranordnung 150 wird von einem dynamischen Zugriffspeicher-Reglerchip gesteuert, von dem das bevorzugte Element der National DP 8409 ist. Dieser Chip ist auf den Seiten 350-391 in einer Veröffentlichung mit dem Titel "NS 16000 Datenbuch", 1983, beschrieben und veröffentlicht von der National Semiconductor Corp., 2900 Semiconductor Drive, Santa Clara, Ca. 95051.

Dieser Chip liefert die gesamte erforderliche Multiplex- Anordnung der Reihen- und Spaltenadressen, Treiber und der Auffrischungslogik. Da dieser Chip in seiner schnellsten Betriebsart betrieben wird, ist kein Wartezustand erforderlich. Eine "Auffrischungs"-Abfrage wird alle 1,6 Mikrosekunden von einem Auffrischungszähler abgefragt, der seinerseits anfordert, daß eine 8086-Haltesequenz (im Mikroprozessor 110) stattfindet. Ist diese Sequenz einmal gewährt, dann nimmt der Zugriffsspeicher-Reglerchip (DP 8409) zu einer Reihe des Zugriffsspeichers (RAM) 150 Zugriff und frischt ihn somit auf.

Die Dauer dieses Zugriffs ist gleich der Dauer eines Mikroprozessor-Speicher-Zugriffszyklus, wodurch die Auffrischungs-Gesamtzeit auf ein Mindestmaß verringert wird. Bei dieser Art einer Ausbildung ist die Speicherbandbreite 3,83 Megabyte pro Sekunde. Der Speicher wird also während einer "Rückstellung" des Mikroprozessors 110 aufgefrischt, wodurch die Zerstörung der Speicherinhalte verhindert wird.

Die Fehlerermittlung in der Zugriffsspeicher-(RAM)Anordnung 150 wird durch die vertikale Byte-Parität über die Schaltung 160 (Fig. 1) bewerkstelligt. Somit hat jedes 16- Bit-Wort des Zugriffsspeichers (RAN) 150 zwei Paritätsbits, und zwar einen für jedes Byte. Jedesmal, wenn zu einem Wort oder einem Byte eines dynamischen Zugriffsspeichers (RAN) Zugriff genommen wird, wird die Parität für jedes Byte überprüft, ungeachtet, ob ein solcher Vorgang ein Wortzyklus oder ein Byte-Speicher-Zyklus ist. Wenn ein solcher Fehler stattfindet, dann hat der Mikroprozessor 110 seine eigene, nicht abdeckbare Unterbrechung auf "echt" gestellt und die Fehleraufzeichnung kann dann bewerkstelligt werden, um die schlechte Adresse auf zuzeichnen (wenn eine solche Realisierung in der Anwenderschnittstellenprozessor-(UIP)-Firmware 100 vorgesehen ist).

PROGRAMMIERBARER SPEICHER 170 DES ABLESESPEICHERS:

Die Speicherung der Firmware für den Anwenderschnittstellenprozessor 100 wird durch eine Anordnung von sechs (8K · 8) programmierbaren Ablesespeichern (PROMs) vorgesehen, die in einer Matrix von 24K · 16 angeordnet sind. Somit führt dies zu einer 48K Byte-Speicherkapazität. Diese programmierbaren Ablesespeicher (PROMs), die verwendet werden, sind 8K · 8-löschbar und arbeiten auf einem einzigen Zyklus (nicht warten). Der Speicher 170 des programmierbaren Ablesespeichers (PROM) ist im höchsten Punkt der Mikroprozessor-Speicher-Abbildung abgebildet. Dies ist wegen der Tatsache, daß der Mikroprozessor 110 bis zu diesem Punkt zurückstellt (der die Sechser-Adressen FFFFO ist).

SERIENNAHTSTELLEN:

Wie in Fig. 1 zu sehen ist, verwendet der Anwenderschnittstellenprozessor 100 zwei Chips 200a und 200b, die Reihenverbindungsreglerchips (SCC) genannt sind. Im bevorzugten Ausführungsbeispiel sind diese Chips solche, wie sie von der Zilog Corporation hergestellt werden, deren Adresse 1315 Dell Avenue, Campbell, Ca. 95008, ist und die beschrieben sind in der Veröffentlichung mit dem Titel "Technisches Zähler-/Firmware-Handbuch" als Zilog-Teil Z8530, veröffentlicht im März 1982 durch die Zilog Corporation.

Die Reihenverbindungsregler-(SCC)Chips 200a und 200b liefern jeweils zwei unabhängige, in Reihe angeordnete volle Duplex-Datenverbindungskanäle mit synchronen/asynchronen Datenmengen von 250k Bits pro Sekunde mit einer FM-(Frequenzmodulations-)Kodierung, und sie können bis 125k Bits pro Sekunde mit einer NRZI-(nicht zurück auf Null/invertiert-)Kodierung liefern.

Der Reihenverbindungsregler-(SCC)Chip umfaßt zwei Empfängerabschnitte 232, 234 (Fig. 3), die jeweils einen Drei- Byte-FIFO (zuerst ein - zuerst aus-Register) aufweisen, der die Pufferung von vier Bytes (was das Empfangsdatenregister umfaßt) an Daten in der "Empfangsbetriebsart" ermöglicht. Der Senderabschnitt umfaßt ein einziges Halteregister sowie ein Sender-Datenregister.

Fig. 2 zeigt die typischen internen Merkmale des Zilog Z8530 SCC (Reihenverbindungsregler) 200. Es gibt zwei Kanäle, den Kanal A (215a) und den Kanal B (215b), die an abgesetzte Terminals auf Reihendatenleitungen angeschlossen sind.

Die Steuersignale für diese Kanäle werden als "diskrete Steuerung und diskreter Status" für den Kanal A (217a) und für den Kanal B (217b) bezeichnet. Eine interne Sammelleitung 212 schließt diese drei Kanäle und Steuereinheiten an den Baudraten-Generator A, 210a, und auch an den Baudraten-Generator B, 210b an.

Die interne Sammelleitung 212 schließt auch die Register 211a des Kanals A und die Register 211b des Kanals B gemeinsam mit weiteren Anschlüssen an eine interne Steuerlogik 220 und Unterbrechungs-Steuerlogik 222 an, die dann an die zentrale Prozessoreinheit-Sammelleitungs-Ein-Ausgabe- Einheit 224 angeschlossen sind.

Der Reihenverbindungsregler 200 ist ein betreibbares Teil des Anwenderschnittstellenprozessors 100 für die Verwendung als eine "Unterbrechungs-Steuereinrichtung". Er ist imstande, einen programmierbaren Unterbrechungsvektor in Abhängigkeit von einem Mikroprozessor-Unterbrechungs-Anerkennungssignal zu betreiben.

Die Anwendung (in Fig. 1) der Kaskadenausgabe des Prioritäts-Unterbrechungsreglers (PRITC 800) ermöglicht es, dem Reihenverbindungsregler (SCC) 200, als ein untergeordneter Unterbrechungsregler betreibbar zu sein. Diese Anwendung ermöglicht die Realisierung der vektorisierten Unterbrechungsfähigkeit des Reihenverbindungsreglers (SCC) 200. Während der Reihenverbindungsreglerchip eine "Unterbrechungsprioritätsoption" aufweist, wird er im Anwenderschnittstellenprozessor nicht benutzt, da diese Funktion in der logischen Unterbrechungs-Steuereinrichtung 222 der Fig. 2 zugelassen ist.

Durch Verwendung zweier der Reihenverbindungsreglerchips führt dies zu einer Gesamtheit von vier Reihendatenverbindungsleitungen, die in Fig. 1 als Leitungen 1 und 2 sowie Leitungen 3 und 4 gezeigt sind. Diese vier Leitungen werden über die zwei externen, Vier-Ebenen-Anschlußeinrichtungen als Schnittstelle zusammengefaßt, was die Verwendung existierender Datenverbindungs-Paddelkarten ermöglicht, um die elektrischen Schnittstellen für die Verwendung zusammen mit Schnittstellen, wie etwa der RS-232C oder der TDI (Terminal-Direktschnittstelle) usw. zu liefern.

Der Reihenverbindungsregler 200 weist bestimmte Fähigkeiten auf, die nachfolgend beschrieben werden:

(1) Asynchrone Fähigkeiten des Reihenverbindungsreglers (SCC):

- 5, 6, 7 oder 8 Bits pro Zeichen

- 1, 1-S oder 2 Stoppbits

- ungerade oder gerade Parität 1-, 16-, 32- oder 64-fache Taktbetriebsarten

- Unterbrechungserzeugung und -ermittlung

- Paritäts-, Datenverlust- und Rahmungs- Fehlerermittlung

(2) Byte-orientierte synchrone Fähigkeiten des Reihenverbindungsreglers (SCC):

- interne oder externe Zeichensynchronisierung

- 1 oder 2 Synchronzeichen in separaten Registern

- automatische Synchronzeicheneinfügung und -löschung

- Erzeugung/Ermittlung einer zyklischen Redundanzüberprüfung (CRC)

- 6- oder 8-Bit-Synchronzeichen

(3) Synchron-Datenverbindungsregelung/Hochniveau-Datenverbindungsregelung-(SDLC/HDLC-)Fähigkeiten des Reihenverbindungsreglers (SCC):

- Fehlerabbruch-Sequenzerzeugung und -überprüfung

- automatisches Einfügen und Löschen von Null

- automatisches Einfügen eines Merkers zwischen Nachrichten

- Adressenfelderkennung

- I-Feld-Rückstandshandhabung

- Erzeugung/Ermittlung zyklischer Redundanzüberprüfung (CRC)

- Synchron-Datenverbindungs-Schlaufenbetriebsart (SDL - loop mode) mit Erkennung elektronischer Datenverarbeitung (EDP)/Schlaufenein- und -ausgabe

(4) Weitere Fähigkeiten des Reihenverbindungsreglers (SCC):

ohne-Rückkehr-zu-Null-(NRZ), ohne-Rückkehr-zu- Null-invertiert (NRZI) und auch Frequenzmodulations-(FM) Kodierung

- Baudraten-Generator für jeden Kanal digitale, phasengesperrte Schlaufe für Synchron-Zählungs-Rückgewinnungsperiode

Reihenverbindungsregler-(SCC)Registerfunktionen:

Alle Betriebsarten der Kommunikation werden durch die Bitwerte der Schreib-(Write)-Register 236, 238 (Fig. 3) hergestellt.

Wenn Daten empfangen oder gesendet werden, bewertet das Leseregister (211a,b) eine Änderung. Die Werte dieses Ablesestatusregisters können die Softwaretätigkeit für weitere Registeränderungen fördern.

Es wird auf Fig. 2 des Blockschaltbilds des Reihenverbindungsreglers 200 Bezug genommen; das festgesetzte Register (211a und 211b) für jeden Kanal (A und B) umfaßt 14 Schreibregister und sieben Leseregister. Zehn der Schreibregister werden für die Regelung verwendet, zwei werden für die Erzeugung von Synchronisierungszeichen benutzt, und zwei andere werden für die Erzeugung der Baudrate benutzt. In die verbleibenden zwei Schreibregister teilen sich beide Kanäle; eines wird als der "Unterbrechungsvektor" benutzt, und eines wird als der "Hauptunterbrechungsregler" benutzt. Fünf Leseregister bezeichnen die "Status" -Funktionen, und zwei sind vom Baudratengenerator 210a, 210b benutzt; einer wird für den "Unterbrechungsvektor" benutzt, einer wird für den Empfängerpuffer benutzt, und einer wird zum Ablesen der anstehenden Unterbrechungsbits benutzt.

Reihenverbindungsregler-(SCC)-Sender:

Der Senderabschnitt 240 des Reihenverbindungsreglers 200 ist in Fig. 3 gezeigt.

Der Senderabschnitt des Reihenverbindungsregler (SCC) hat ein 8-Bit-"Sendedatenregister" 240, das von der internen Datensammelleitung 212 beschickt wird (Fig. 2, 3), und hat auch ein "Sende-Schieberegister" 244, das entweder vom Synchronisierungszeichenregister oder vom Adressenregister 238 beschickt wird (WR6), vom Synchronisierungszeichenregister oder vom Synchrondatenverbindungs-(SDLC)-Merkerregister 236 (WR7 der Fig. 3) oder vom Sendedatenregister 240.

In den Byte-orientierten Betriebsarten können die Register WR6 (238) und WR7 (236) der Fig. 3 mit Synchronisierungszeichen programmiert werden.

In der "Monosync-Betriebsart" wird in WR6 ein 8-Bit- oder ein 6-Bit-Synchronisierungszeichen verwendet, während in der "Bisync-Betriebsart" in den Registern WR6 und WR7 ein 15-Bit-Zeichen benutzt wird.

In den Bit-orientierten Betriebsarten wird ein Merker, der im Register WR7 (236) enthalten ist, in das Sende-Schieberegister 244 (Fig. 3) beim Beginn und beim Ende einer Nachricht eingegeben.

Wenn asychrone Daten verarbeitet werden, dann werden die Register WR6 und WR7 der Fig. 3 nicht benutzt und das "Sende-Schieberegister" 244 wird mit "Start"- und "Stopp"- Bits formatiert, die aus dem Sende-Multiplexer (252) mit der gewählten Taktgeschwindigkeit ausgeschoben werden.

Synchrone Daten (mit Ausnahme der Synchrondatenverbindungsregelung/Hochniveau-Datenverbindungsregelung (SDLC/- HDLC)) werden zum CRC-Generator (zyklischer Redundanz- Überprüfungsgenerator) verschoben, sowie zum Sende-Multiplexer 252 mit der X1-Taktgeschwindigkeit.

Es wird darauf hingewiesen, daß die SDLC "Synchrondatenverbindungsregelung" bedeutet, während HDLC (Hochniveaudatenverbindungsregelung) die europäische Version ist.

Die Synchrondatenverbindungsregelungs-/Hochniveaudatenverbindungsregelungs-(SDLC/HDLC)-Daten werden durch die logische Null-Einsetzeinrichtung 248 ausgeschoben, die außer Betrieb gesetzt wird, während die Merker gesendet werden. Der Adressenbit A0 ist in sowohl Adresse als auch Regelung, Information und Rahmentaktfelder eingefügt, die den fünf durchgehenden "Einsen" im Datenstrom folgen. Die Resultante des zyklischen Redundanzüberprüfer-(CRC)-Generators 250 für die Synchrondatenverbindungsregelungs-(SDLC)- Daten wird auch durch die logische Null-Einfügung 248 hindurchgeführt.

Reihenverbindungsregler-(SCC)-Empfänger:

Es wird auf Fig. 3 Bezug genommen; die Empfänger 232, 234 haben drei 8-Bit- FIFO-(erste Ein-/erste Aus-)-Pufferregister und ein 8-Bit- Schieberegister. Diese Anordnung erzeugt eine 3-Byte-Verzögerungszeit, welche der zentralen Verarbeitungseinheit 30 (Fig. 1A) Zeit läßt, um beim Beginn eines Blocks von Hochgeschwindigkeitsdaten zu unterbrechen.

Mit jedem Empfang der Daten in FIFO (erste Ein-/erste Aus-) bei 232, 234 wird ein Fehler-FIFO 234e erzeugt, um Paritäts- und Rahmungsfehler und andere Arten der Statusinformation zu speichern.

In Fig. 3 werden die einkommenden Daten durch einen mehrerer Wege in Abhängigkeit von der Betriebsart und der Zeichenlänge hindurchgeleitet. In der asynchronen Betriebsart treten die Reihendaten in die 3-Bit-Verzögerung beim Element 280 ein, wenn eine Zeichenlänge von sieben oder acht Bits gewählt wird. Wenn eine Zeichenlänge von fünf oder sechs Bits gewählt wird, dann treten die Daten unmittelbar in die Empfangsregister 232, 234 ein.

In den "synchronen" Betriebsarten wird der Datenweg durch die Phase des "Empfangsprozesses" bestimmt, der gegenwärtig in Betrieb ist. Eine Synchron-Empfangsoperation beginnt mit einer "Sammel"-Phase, in welcher ein Bitmuster, das zu dem programmierten Synchronisierungszeichen (6, 8 oder 16 Bits) paßt, gesucht wird.

Die ankommenden Daten treten dann durch das Empfangs-Synchronisierungsregister 282 hindurch und werden mit einem Synchronisierungszeichen verglichen, das im Register WR6 (238) oder im Register WR7 (236) in Abhängigkeit von der gerade gewählten Betriebsart gespeichert ist.

Die "Monosync-Betriebsart" bringt die Synchronisierungszeichen, die im Register WR7 (236) gespeichert sind, und das im Empfangs-Synchronisierungsregister (282) zusammengesetzte Zeichen zur Übereinstimmung, um die Synchronisierung herzustellen.

Die Synchronisierung wird in der "Bisync"-Betriebsart auf unterschiedliche Weise erreicht. Ankommende Daten werden in die Empfangs-Schieberegister 232, 234 eingeschoben, während die nächsten acht Bit der Nachricht im Empfangs- Synchronisierungsregister 282 zusammengesetzt werden. Wenn diese beiden Zeichen mit den programmierten Zeichen in WR6 (238) und im Register WR7 (236) übereinstimmen, dann ist die Synchronisierung hergestellt. Ankommende Daten können dann das Empfangs-Synchronisierungsregister 282 umgehen und unmittelbar in die 3-Byte-Verzögerung 280 eintreten.

Die Synchrondatenverbindungsregelungs-(SDLC)-Betriebsart benutzt das Empfangs-Synchronisierungsregister 282, um den Empfangsdatenstrom zu überwachen und um die Null-Löschung (278) notwendigenfalls durchzuführen, beispielsweise wenn fünf durchgehende "Einsen" empfangen werden, der sechste Bit wird inspiziert und vom Datenstrom gelöscht, wenn er eine Null ist. Der siebente Bit wird nur dann inspiziert, wenn der sechste Bit gleich "Eins" ist.

Wenn der siebente Bit eine Null ist, wurde eine Merkersequenz empfangen und der Empfänger ist auf den speziellen Merker synchronisiert. Wenn der siebente Bit eine "Eins" ist, dann wird ein "Abbruch" oder "EOP" (Abrufsende) erkannt, abhängig von der Auswahl entweder der normalen Synchrondatenverbindungsregelungs-(SDLC)-Betriebsart oder der Synchrondatenverbindungsregelungs-(SDLC)-Schlaufenbetriebsart.

Somit wird für die beiden Synchrondatenverbindungsregelungs-(SDLC)-Betriebsarten derselbe Weg von den einkommenden Daten genommen. Die umformatierten Daten treten in die 3-Bit-Verzögerung ein und werden in die Empfangsschieberegister (232, 234) übertragen. Die Synchrondatenverbindungsregelung-(SDLC)-Empfangsoperation beginnt in der Sammelphase durch den Versuch, die zusammengesetzten Zeichen im Empfangsschieberegister 232 (232) mit dem Merkermuster im Register WR7 (236) zur Übereinstimmung zu bringen.

Wenn das Merkerzeichen erkannt wird, werden nachfolgende Daten durch denselben Weg hindurchgeleitet, ungeachtet der Zeichenlänge. Entweder die CRC-(zyklische Redundanzüberprüfungs-) 16 oder die CRC-(zyklische Redundanzüberprüfungs)-SDLC-(Synchrondatenverbindungsregelung)-zyklisches Redundanzüberprüfungspolynom kann für sowohl die Monosyncals auch die Bisync-Betriebsart benutzt werden, aber es wird nur das CRC-SDLC-Polynom für die SDLC-Operation benutzt.

Der Datenweg, der für jede Betriebsart ergriffen wird, ist also unterschiedlich. Ein Bisync-Protokoll ist eine Byteorientierte Operation, die das zentrale Verarbeitungssystem (übergeordneter Rechner 30, Fig. 1B) erfordert, um zu entscheiden, ob ein Datenzeichen in die CRC-(zyklische Redundanzüberprüfungs)-Berechnung eingeschlossen werden soll oder nicht. Eine 8-Bit-Verzögerung in allen Synchronbetriebsarten, ausgenommen die Synchrondatenverbindungsregelung (SDLC), wird für diesen Vorgang zugelassen. In der Synchrondatenverbindungsregelungs-(SDLC)-Betriebsart sind alle Bytes in der zyklischen Redundanzüberprüfungsberechnung enthalten.

Der Anwenderschnittstellenprozessor 100 kann den Reihenverbindungsregler 200 auf zwei unterschiedliche Weisen benutzen. Diese sind: (i) abgerufen; und (ii) unterbrochen. Diese beiden erfordern die Registerhandhabung während der Ingangsetzung und der Datenübertragung. Wenn er jedoch in der Unterbrechungsbetriebsart benutzt wird, dann kann der Reihenverbindungsregler (SCC) 200 programmiert werden, um sein vektorisiertes Unterbrechungsprotokoll für schnellere und effizientere Datenübertragungen zu nutzen.

REIHENVERBINDUNGSREGELUNGS-SCC-ABFRAGE:

Während einer Abfragesequenz wird der Status der Ableseregister 211a oder 211b (Fig. 2) in jedem Kanal geprüft. Dieses Register zeigt an, ob eine Empfangs- oder Sende-Datenübertragung erforderlich ist oder nicht und ob irgendwelche speziellen Bedingungen vorliegen oder nicht.

Diese Methode der Ein-Ausgabe-Übertragung vermeidet Unterbrechungen. Alle Unterbrecherfunktionen müssen außer Kraft gesetzt werden, damit eine Einrichtung korrekt arbeitet. Wenn keine Unterbrechungen möglich sind, muß diese Betriebsart einen Ablesezyklus des Ableseregisters "0" auslösen, um ein ankommendes Zeichen zu ermitteln, bevor es in eine Daten-Handhabungsroutine überspringt.

Reihenverbindungsregelungs-SCC-Unterbrechungen:

Der Serienverbindungsregler 200 liefert eine Unterbrechungsfähigkeit ähnlich der des Prozessor-Schnittstellenkarte (PIC) 40 (Prioritäts-Unterbrechungsreglers) 800 der Fig. 1. Durch die Benutzung dieser Methode wird eine Erhöhung im Durchsatz realisiert. Jedesmal, wenn der Reihenverbindungsregler (SCC) "Unterbrechungsanschluß" aktiv ist, dann ist ,der Reihenverbindungsregler (SCC) 200 bereit, Daten zu übertragen.

Die Lese- und Schreibregister der Fig. 2 (211a, 211b, werden so programmiert, daß ein Unterbrechungsvektor auf eine Unterbrechungsdienstleistungsroutine weist. Der Unterbrechungsvektor kann auch modifiziert werden, um verschiedenartige Statusbedingungen anzuzeigen. Somit kann auf acht mögliche Unterbrechungsroutinen Bezug genommen werden.

Sende-, Empfangs- und externe Statusunterbrechungen sind die Quellen dieser Unterbrechungen. Jede unterbrechungsquelle wird unter Programmsteuerung mit dem Kanal A der Fig. 2 ermöglicht, der eine höhere Priorität hat als der Kanal B, wobei die Empfangs-, Sende- und externe Statusunterbrechungen innerhalb eines jeden der Kanäle mit einer Priorität versehen sind.

Reihenverbindunasregler-(SCC)-Baudratengenerator:

Der Baudratengenerator für jeden Kanal A und B ist in Fig. 2 mit 210a für den Kanal A und 210b für den Kanal B gezeigt. Somit enthält jeder Kanal seinen eigenen programmierbaren Baudratenerzeuger. Jeder Generator besteht aus zwei Zeitkonstanten 8-Bit-Registern, die eine 16-Bit-Zeitkonstante, einen 16-Bit-Abwärtszähler und einen bistabilen Schalter (Flip-Flop) am Ausgang bilden, was einen Rechteckwellenausgang sicherstellt. Dieser Baudgenerator benutzt einen Vier-Megahertz-Takt, der vom Acht-Megahertz-Prozessortakt abgeleitet ist, um den Baudratengenerator anzutreiben. Das Eingeben des Zeitkonstantenregisters veranlaßt den Zähler, bei den spezifizierten Bauraten X1, X16, X32 oder X64 zu kippen.

Digitale Phasensperre und -schlaufe (DPLL):

Es wird auf Fig. 3 Bezug genommen; ein Reihenverbindungsregler 200 weist gemäß der Darstellung eine digitale Phasensperr- und -schlaufeneinheit (DPLL-Einheit) 271 auf, die verwendet werden kann, um eine Taktinformation aus dem Datenstrom mit einer NRZI- oder einer FM-Kodierung zu empfangen. NRZI bedeutet "Nicht-Rückkehr zu Null, invertiert", während "FM" Frequenzmodulation bedeutet.

Die digitale Phasensperre und -schlaufe (DPLL) 271 der Fig. 3 wird durch einen Takt angetrieben, der normalerweise das 32-fache (NRZI - Nicht-Rückkehr zu Null, invertiert) oder das 16-fache (FM Frequenzmodulation) der Datengeschwindigkeit beträgt. Die digitale Phasensperre und -schlaufe (DPLL) benutzt diesen Takt gemeinsam mit dem Datenstrom, um einen "Empfangstakt" aus den Daten auf zubauen. Dieser Takt kann dann als Reihenverbindungsregler- (SCC)-Empfangs- oder -Sendetakt oder als beide benutzt werden.

Ein-Ausgabe-Nahtstellen: Um den Zugriff zu den externen Schnittstellen zu liefern, sind, wie in Fig. 4 zu sehen, ein Paar Zähler-Zeitglied-parallele Ein-Ausgabe-Nahtstellen (CIO) vorgesehen. Diese Zähler-Zeitglied-Nahtstellen werden durch die Verwendung eines Zilog-Chips (Z8536) hergestellt, der in einer Zilog-Veröffentlichung mit dem Titel "Zilog Technisches Handbuch" beschrieben ist und der hergestellt wird von der Zilog-Corporation in 7315 Dell Ave., Campbell, Ca. 95008, und die im März 1982 veröffentlicht wurde.

Diese CIO oder Zähler-Ein-Ausgabe-Nahtstell- (202a, 202b in Fig. 1) ist eine Allszweck-Ein-Ausgabe-Nahtstelle, die zwei unabhängige 8-Bit-doppeltgepufferte Zweirichtungs- Ein-Ausgabe-Nahtstellen sowie eine zusätzliche 4-Bit-Ein- Ausgabe-Nahtstelle liefern. Diese Typen von Nahtstellen bilden eine programmierbare Polarität und eine programmierbare Richtung-(in der Bit-Betriebsart); sie liefern "Einsen"-Fänger und programmierbare Ausgaben mit offener Senke (open drain).

Diese Zähler-Ein-Ausgabe-Nahtstellen-(CIO)-Einrichtung umfaßt auch drei 16-Bit-Zähler-Zeitglieder, die jeweils drei Ausgabe-Betriebszyklen und bis zu vier externe Zugriffsleitungen aufweisen. Diese Zeitglieder sind so programmierbar, daß sie "erneut auslösbar" oder "nicht erneut auslösbar" sind. Die Zähler-Ein-Ausgabe-Nahtstelle (CIO) 400 der Fig. 4 ist imstande zur Mustererkennung und erzeugt eine "Unterbrechung" infolge der Erkennung eines spezifischen Musters an einer Nahtstelle.

Wie in Fig. 4 zu sehen, sind drei Ein-Ausgabe-Nahtstellen von der Zähler-Ein-Ausgabe-Einrichtung vorgesehen: die Nahtstelle A (407) und die Nahtstelle B (408) sind 8-Bit- Allzweck-Nahtstellen, während die Nahtstelle C (409) eine 4-Bit-Sonderzweck-Nahtstelle ist. Zwei Nahtstellenausbildungen sind verfügbar und sind als (i) Bitnahtstelle und (ii) Austauschnahtstelle (port with hand shake) bezeichnet. Alle diese drei Nahtstellen können als Bit-Nahtstellen programmiert werden; es sind jedoch nur die Nahtstellen A und B zum Betrieb als Hand-Shake-Nahtstellen imstande.

Nahtstellen A (407) und B (408):

Diese sind zwei "Allzweck"-8-Bit-Nahtstellen, die mit Ausnahme des Umstandes identisch sind, daß die Nahtstellen B (408) so programmiert werden kann, daß sie einen externen Zugriff zu den Zähler-Zeitgliedern 1 (401) und 2 (402) der Fig. 4 bieten. Jede Nahtstelle kann so programmiert werden, daß sie "Hand-Shake"-betrieben ist oder als einfach oder doppelt gepufferte Nahtstelle (Eingabe, Ausgabe oder in zwei Richtungen), oder als eine "Steuernahtstelle", wobei die Richtung eines jeden Bits individuell programmierbar ist.

Beide Nahtstellen A und B (Fig. 5) umfassen eine logische Mustererkennungseinrichtung 412, die die Erzeugung einer Unterbrechung ermöglicht, wenn ein spezielles Muster entdeckt wird. Die logische Mustererkennungseinrichtung 412 kann so programmiert werden, daß sie die Nahtstelle wie einen "Prioritäts-Unterbrechungsregler" funktionieren läßt. Die Nahtstellen A und B können auch zu einer 16-Bit- Ein-Ausgabe-Nahtstelle mit Hand-Shake-Befähigung gekoppelt werden.

Jede dieser Nahtstellen hat zwölf Steuer- und Statusregister, die diese Befähigungen steuern. Der Datenweg einer jeden Nahtstelle ist aus drei internen Registern gebildet, die die folgenden sind: (i) das Eingabedatenregister 411; (ii) das Ausgabedatenregister 410; und (iii) das Pufferregister 415.

Zum Ausgabedatenregister 410 wird der Zugriff gewonnen durch Anschreiben des Nahtstellendatenregisters, während zum Eingabedatenregister der Zugriff durch Ablesen des Nahtstellendatenregisters gewonnen wird. Zwei Register (das Betriebsart-Spezifizierungsregister und das "Hand- Shake"-Spezifizierungsregister) werden benutzt, um die Betriebsart der Nahtstelle zu definieren und um festzulegen, welche Art von Hand-Shake, wenn überhaupt, zu verwenden ist.

In den Nahtstellen A und B wird das Bezugsmuster für die "logische Mustererkennung" durch die Inhalte von drei Registern (nicht gezeigt) spezifiziert, die folgendermaßen bezeichnet sind: (i) das Muster-Polaritätsregister; (ii) das Muster-Übergangsregister; und (iii) das Muster-Maskenregister. Die detaillierten Merkmale eines jeden Bitweges (beispielsweise die Richtung des Datenstromes oder ob ein Weg invertierend oder nicht-invertierend ist) werden unter Verwendung des Datenweg-Polaritätsregisters, des Daten- Richtungsregisters und eines speziellen Ein-Ausgabe- Steuerregisters programmiert.

Es wird Bezug auf Fig. 5 genommen; dort ist ein Blockschaltbild gewisser Details einer jeden der Zähler-Zeitglied-Ein-Ausgabe-CIO-Nahtstellen A und B gezeigt. In Fig. 5 ist ein Ausgaben-Datenregister 410 und ein Eingabe-Datenregister 411 zu sehen, die mit der internen Daten-Sammelleitungs 212 verbunden sind. Das Ausgabe-Datenregister 410 stellt eine Verbindung zu einem Daten-Multiplexer 420 her, der ein Pufferregister 415 mit einer Ausgabe speist, die an eine logische Muster-Erkennungseinrichtung 412 oder ein Eingabe-Datenregister 411 oder an Ausgabe-Puffer-Inverter 418 gefördert werden kann. Die Ausgabe-Puffer-Inverter 418 können eine Ausgabe zu den Eingabe-Puffer-Invertern 422 liefern, die ihre Ausgaben an den Daten-Multiplexer 420 oder die Zähler-Zeitglieder 1 und 2 der Nahtstelle B (408, Fig. 4) liefern können. Die Nahtstellensteuerlogik 413 der Fig. 5 kann eine interne Nahtstellensteuerung oder eine Hand-Shake-Steuerung herstellen, während sie mit der internen Daten-Sammelleitung 212 kommuniziert.

Für jede Nahtstelle werden die primären Steuer- und Status-Bits in einem einzigen Register zusammengefaßt, das das "Steuer- und Status-Register" genannt ist. Wenn die Nahtstelle erst einmal programmiert ist, ist dies das einzige Register, zu dem meistenteils Zugriff besteht. Um die Ingangsetzung zu erleichtern, ist die Nahtstellensteuerlogik 413 so aufgebaut, daß Register, die einer nicht erforderlichen oder unerwünschten Befähigung zugeordnet sind, ignoriert werden und nicht programmiert werden müssen. Das Blockschaltbild der Fig. 5 stellt die Nahtstellenausbildung dar, die verwendet wird, und ist sowohl auf die Nahtstelle A als auch auf die Nahtstelle B (407 und 408, Fig. 4) anwendbar.

Nahtstelle C (409) der Fig. 6:

In Fig. 6 ist ein Sonderzweck-"4-Bit-Register" enthalten, das in der Nahtstelle C (409, Fig. 4) beruht. Die Funktion dieses Registers hängt ab von den Funktionen der Nahtstellen A (407) und B (408). Die Nahtstelle C (409) liefern die Hand-Shake-Leitungen, wenn dies von den beiden anderen Nahtstellen angefordert wird. Eine "Anforderungs-/Warte"-Leitung kann auch von der Nahtstelle C (409) vorgesehen sein, so daß Übertragungen durch die Nahtstellen A (407) und B (408) mit unmittelbaren Speicherzugriffseinheiten oder zentralen Verarbeitungseinheiten CPU 30 (Fig. 1B) synchronisiert werden können. Alle Bits der Nahtstelle C (409), die nicht als Hand- Shake-Leitungen benutzt werden, können als Ein-Ausgabe- Leitungen oder als externe Zugriffsleitungen zum Zähler- Zeitglied 3 (403 der Fig. 4) benutzt werden.

Da die Funktion der Nahtstelle C in erster Linie durch die Nahtstellen A und B (zusätzlich zu den internen Eingabe- und Ausgabe-Datenregistern, zu denen in gleichartiger Weise Zugriff wie in den Nahtstellen A und B genommen wird) definiert ist, sind hier nur 3-Bit-Weg-Register erforderlich, das sind das Datenweg-Polaritätsregister, das Daten-Richtungsregister und das spezielle Ein-Ausgabe- Steuerregister (nicht gezeigt).

Zähler-/Zeitglieder-Ein-Ausgabe-Einheit:

In Fig. 4 sind die drei Zähler/Zeitglieder 401, 402, 403 in der Zähler- Ein-Ausgabe-(CIO) 400 alle Einheiten identischen Typs. Jede ist aus einem 16-Bit-Abwärtszähler, einem 16-Bit-Zeitkonstantenregister (das den in den Abwärtszähler eingegebenen Wert hält), einem 16-Bit-Register für die laufende Zählung, das verwendet wird, um die Inhalte des Abwärtszählers abzulesen, und zwei 8-Bit-Registern für die Steuerung und den Status aufgebaut (d. h. die Betriebsartspezifizierung und die Zähler/Zeitglied-Steuer- und -Statusregister).

Bis zu vier "Nahtstellenanschlüsse" (Zählereingabe, Gattereingabe, Triggereingabe und Zähler-Zeitglied-Ausgabe) können als editierte, externe Zugriffsleitungen für jeden Zähler/jedes Zeitglied (Fig. 4) benutzt werden. Es gibt drei unterschiedliche Zähler/ Zeitglied-Ausgabe-Betriebszyklen, die verfügbar sind. Diese sind (i) ein Impuls- Betriebszyklus; (ii) ein nur einmal ausgeführter Betriebszyklus; und (iii) ein Rechteckwellen-Betriebszyklus. Der Betrieb der Zähler/Zeitglieder kann als entweder erneut auslösbar oder nicht erneut auslösbar programmiert werden.

Wie in Fig. 7 zu sehen, ist jeder Zähler/jedes Zeitglied an die interne Datenleitung 212 angeschlossen und hat zwei Zeitkonstantenregister 710 und 711, die an einen 16-Bit- Abwärtszähler 715 angeschlossen sind, der Ausgänge zu den Registern 720 und 721 für die laufende Zähler aufweist. Zusätzlich gibt es eine Zähler/Zeitglied-Steuerlogikeinheit 712, die Eingabeleitungen von einer Nahtstelle her aufweist und an die interne Sammelleitung 212 angeschlossen ist.

Unterbrechungs-Steuerlogik für CIO (Zähler/Zeitglied-Eingabe-Ausgabe-Einheit):

Der Mikroprozessor 110 der Fig. 1 kann Unterbrechungssignale von der logischen Zähler-Ein- Ausgabe-CIO-400-(Fig. 4)-Unterbrechungssteuereinrichtung 222 erhalten. Die logische Unterbrechungssteuereinrichtung der Zähler-Ein-Ausgabe CIO 400 sorgt für fünf Register (nicht gezeigt), die die folgenden sind:

(i) das Haupt-Unterbrechungs-Steuerregister;

(ii) das Register für den laufenden Vektor;

(iii), (iv) und (v) die drei Unterbrechungs-Vektorregister, die der logischen Unterbrechungseinrichtung zugeordnet sind.

Zusätzlich umfaßt jedes Nahtstellen- und Zähler/Zeitglied- Steuer- und -Statusregister drei Bits, die der logischen Unterbrechungseinrichtung zugeordnet sind -- diese sind das "Unterbrechung anhängig", das "Unterbrechung in Betrieb" und das "Unterbrechung zur Verfügung". Eine Unterbrechung pro Zähler/ Zeitglied-Ein-Ausgabe-Einheit betreibt eine Eingabe für einen Prioritäts-Unterbrechungsregler 800 (Fig. 1), mit dem Unterbrechungsregler, der so programmiert ist, daß er die Zähler-Ein-Ausgabe-Nahtstelle (CIO 400) als untergeordneten Unterbrechungsregler anerkennt. Ähnlich der Wirkungsweise des Reihenverbindungsreglers (SCC) 200 ermöglicht diese Ausstattung den vollen Gebrauch der Unterbrechungsvektorfähigkeiten der Zähler-Ein-Ausgabe-Nahtstelle CIO 400.

Programmierbare Intervall-Zeitglieder (PIT):

Wie in Fig. 1 zu sehen, umfaßt der Anwenderschnittstellenprozessor ein programmierbares Intervall-Zeitglied PIT 700 oder programmierbare Intervall-Zeitglieder. Diese umfassen drei Zähler/Zeitglieder, die als Intervall-Zeitglieder benutzt werden. Jede Einrichtung ist ein programmierbares 8-Megahertz-Intervall-Zeitglied, das aus einer über eine Ein- Ausgabe zugängliche Gruppe von drei 16-Bit-Zählern/Zeitgliedern besteht. Diese Zeitglieder arbeiten funktionell gleichartig zu den drei Zeitgliedern in der Zähler-Ein- Ausgabe CIO 400. Zwei Ausgaben der programmierbaren Intervall-Zeitglieder-(PIT) 700-Zeitglieder sind gemeinsam "ODER" -geschaltet und betreiben ein Unterbrechungsniveau für den Prioritäts-Unterbrechungsregler PRITC 800 der Fig. 1.

Die individuellen Ausgänge dieser beiden Zeitglieder werden auch der Zähler-Ein-Ausgabe (CIO) 400 (Fig. 4) so zugeleitet, daß der Mikroprozessor 110 der Fig. 1 (über eine Ablesung aus der Nahtstelle der Zähler-Ein-Ausgabe (CIO)) bestimmen kann, welches Zeitglied die Unterbrechung verursacht hat. Das andere Zeitglied betreibt auch unmittelbar den programmierbaren Prioritäts-Unterbrechungsregler PRITC 800 über ein unterschiedliches Unterbrechungsniveau.

Das programmierbare Intervall-Zeitglied (PIT) 700 (Fig. 1) hat sechs unterschiedliche Betriebsarten, die auffolgende Weise beschrieben werden können:

Ausgabe an die Terminal-Zählung;

eine durch Hardware bestimmte, wiederholt auslösbare Einmal-Ausführung;

ein Raten- bzw. Geschwindigkeitsgenerator;

ein Rechteckwellengenerator;

ein auslösbarer Software-Abtastimpuls;

ein ausgelöster Hardware-Abtastimpuls.

Programmierbarer Prioritäts-Unterbrechungsregler 800:

In den Fig. 1 und 8 ist der programmierbare Prioritäts-Unterbrechungsregler PRITC 800 zu sehen, der als programmierbarer Prioritäts-Unterbrechungsregler bezeichnet ist. Um die vielfachen Unterbrechungen aufzunehmen, die am Anwenderschnittstellenprozessor vorgesehen werden, ist diese Unterbrechungsreglereinrichtung 800 enthalten.

Der programmierbare Prioritäts-Unterbrechungsregler ist imstande, acht mögliche Unterbrechungen zu handhaben und eine Priorität für jede Unterbrechung sowie einen individuellen Vektor für jede Unterbrechung zu erzeugen.

Verschiedenartige Bestandteile des Anwenderschnittstellenprozessor 100 können ein Unterbrechungssignal zum Mikroprozessor 110 liefern. Diese verschiedenartigen Arten von Unterbrechungen sind die folgenden:

(a) Reihenverbindungsregler-(SCC)-1-Unterbrechung;

(b) Reihenverbindungsregler-(SCC)-2-Unterbrechung;

(c) Zähler-Ein-Ausgabe-(CIO)-1-Unterbrechung;

(d) Zähler-Ein-Ausgabe-(CIO)-2-Unterbrechung;

(e) Intervallzeitgliedunterbrechung (8254) (2 zusammen in ODER-Verbindung);

(f) Intervallzeitgliedunterbrechung (8254);

(g) Vorderwand-Empfangsunterbrechung

(h) Datenverbindungsschnittstellen-(DLI)-Reglerunterbrechung

Diesen Unterbrechungen wird eine Prioritätseinteilung verliehen, und die Unterbrechungsreglereinrichtung 800 wird einen Vektor ausgeben, der auf eine Serviceroutine im Mikroprozessor 110 in Abhängigkeit von seiner entsprechenden Unterbrechungseingabe hinweist. Die Priorität steht unter programmierter Steuerung und kann benutzt werden, um an jede Eingabe ein Prioritätsniveau auszugeben. Der programmierbare Prioritäts-Unterbrechungsregler PRITC 800 ist in Blockschaltbildform in Fig. 8 gezeigt.

Das Blockschaltbild der Fig. 8 zeigt die Grundelemente des PRITC 800, d. h. des Prioritäts-Unterbrechungsreglers des Anwenderschnittstellenprozessors 100. Hier ist ein Datensammelleitungspuffer 810 an die interne Sammelleitung 212 angeschlossen, die einen Zwei-Richtungs-Anschluß an das Unterbrechungsmaskenregister 822 aufweist. Das Maskenregister 822 kommuniziert mit dem In-Dienst-Register 824, dem Prioritätsauflöser 826 und dem Unterbrechungsabfrageregister 828, um Ausgänge an die interne Sammelleitung 212 und auch an die logische Steuereinrichtung 820 zu liefern. Die logische Steuerung 820 liefert Ausgänge an die logische Lese-/Schreibeinrichtung 812 und an den Kaskadenpuffervergleicher 814.

Die Zähler/Zeitglied-Ein-Ausgabeeinheit CIO 400 und der Reihenverbindungsregler SCC 200 erfordern einen getrennten "Unterbrechungs-Bestätigungs"-Ausdruck für jede der Einheiten. Da der Mikroprozessor 110 (8086) eine gemeinsame Unterbrechungsanerkennung (INTA) betreibt, war eine Einrichtung vorgesehen, um ein Verfahren durchzuführen, separate "Bestätigungs"-Signale zu dekodieren.

Der PRITC 800-Unterbrechungsregler ist so programmiert, daß er die Unterbrechungen der Zähler-Ein-Ausgabe (CIO) 400 und des Reihenverbindungsreglers (SCC) 200 so ansieht, als wären sie Unterbrechungen von einer anderen Unterbrechungsregeleinrichtung (sogenannte "Kaskadenbetriebsart"). Dies veranlaßt den Prioritäts-Unterbrechungsregler (PRITC) 800-Unterbrechungsregler, ein 3-Bit-Feld (CAS0-CAS2, Fig. 8) auszugeben, das einzigartig ist für jedes Unterbrechungsniveau, programmiert als untergeordnete Unterbrechung. Diese drei Ausgaben werden dekodiert und werden als separate "Unterbrechungsbestätigung" benutzt, die von den Einheiten des Reihenverbindungsreglers (SCC) 200 und der Zähler-Ein-Ausgabe (CIO) 400 gefordert sind. Dies gestattet die volle Benutzung der Unterbrechungs-Vektorerteilungs-Befähigungen des Reihenverbindungsregler-(SCC)-Chips und des Zähler-Ein-Ausgabe-(CIO)-Chips.

Die drei erwähnten Kaskadenausgaben (CAS0, CAS1, CAS2, die vom Kaskadenpuffer 814 der Fig. 8 her vorliegen) werden auch zur Vorderwand (FP) geleitet, um es einem anderen, externen Unterbrechungsregelchip zu ermöglichen, benutzt zu werden, der somit das Maß der Unterbrechungen auf fünfzehn Arten von Unterbrechungen erhöhen kann.

Vorderwand-Schnittstelle für Mikroprozessor 110 (FP 2 in Fig. 1):

Wie in Fig. 1 zu sehen, sorgt der Anwenderschnittstellenprozessor 100 für eine gepufferte Mikroprozessor-Schnittstelle, die zu den Vorderwand-Anschlüssen (FP 2) herangebracht ist. Diese Schnittstelle ermöglicht es dem Anwenderschnittstellenprozessor (UIP) 100, an die anwendungsabhängige logische Einrichtung über diese Schnittstelle angeschlossen zu werden. Alle erforderlichen Speichersteuersignale werden so vorgesehen, daß der eine Logik liefernde erweiterte Speicher auch erstellt werden kann. Die Ein-Ausgabe-Einrichtungen, die bezüglich des Anwenderschnittstellenprozessors (UIP) 100 extern sind, können auch angeschlossen werden. Diese können Ein-Ausgabe-Einheiten oder für den Anwenderschnittstellenprozessor (UIP) 100 speicherabgebildete Einheiten sein.

Jede Unterbrechung wird durch den programmierbaren Prioritäts-Unterbrechungsregler PRITC 800 des Anwenderschnittstellenprozessors (UIP) empfangen. Mehrere Unterbrechungen können durch den Zusatz eines anderen Reglers vorgesehen werden, der die Unterbrechungsregler-Kaskadenausgänge (CASO, 1, 2 von 814 in Fig. 8) des Anwenderschnittstellenprozessor (UIP) benutzt. Dies kann zu einer Erweiterung von bis zu 8 Unterbrechungssignalen führen. Für Einrichtungen mit sehr langsamen Zugriffszeiten wird ein "Eingabe bereit" (abgeleitet vom Mikroprozessor 110) an die Vorderwand (FP 2) so herangeführt, daß diese langsameren Komponenten die zeitlichen Zwänge des Mikroprozessors erfüllen können.

Der Mikroprozessor 110 weist ein Ausgabesignal HLDA/ auf, das an der CTL-Sammelleitung der Vorderwand (FP 2 in Fig. 1) vorliegt; es liegt jedoch das Eingabesignal HOLD nicht vor. Dies bedeutet, daß die Anwendung einer abhängigen Logik bzw. Anlegung einer abhängigen logischen Einrichtung, die mit der Vorderwand FP 2 verbunden ist, beispielsweise nicht einen unmittelbaren Speicherzugriff zu UIP RAM-Anordnung 150 nehmen kann. Ferner sind die Puffer, die bestimmte Signale an der Vorderwand betreiben, stets in Betrieb und können weder durch den UIP-Mikroprozessor 110 noch durch die anwenderabhängige Logik oder die Anlegung einer abhängigen logischen Einrichtung außer Betrieb genommen werden, die an der Vorderwand FP 2 (Fig. 1) angebracht werden kann.

Es gibt eine Gruppe von Signalen, die an die Vorderwand- Anschlüsse FP 2 der Schalttafel des Anwenderschnittstellenprozessors angeliefert werden. In diesen Signalen ist die Richtung durch B für "in beiden Richtungen" bezeichnet; durch I für Eingabe und durch O für Ausgabe. Die Liste der Signale an den Vorderwandanschlüssen ist wie folgt:

- Mikroprozessor-Adressen-Sammelleitung (20 Bits) O

- Mikroprozessor-Daten-Sammelleitung (16 Bits) B

- Unterbrechungsregler-Kaskadensammelleitung (3 Bits) O

- Mikroprozessor-Steuersignale:

BHE/ - Byte-Hochaktivieren (Byte High Enable) O

RD/ - Strobe ablesen (Read Strobe) O

WR/ - Strobe eingeben (Write Strobe) O

M/IO - Speicher Ein/Ausgabe (Memory/IO) O

DT/R - Daten senden/empfangen (Date Transmit/Receive) O

ALE - Adressensperre aktivieren (Adress Latch Enable) O

DEN/ - Daten aktivieren (Data Enable) O

HLDA - Bestätigung halten (Hold Acknowledge) O

INT - Unterbrechung (Eingabe in Unterbrechungsregler (Interrupt) I

INTA/ - Unterbrechungsbestätigung O (Interrupt Acknowledge)

RDY - Bereit (Warten aktivieren) Ready (Wait Enable) I

Das Blockschaltbild der Fig. 9 ist vom DLI/HDP-(Datenverbindungsschnittstelle/zentralabhängige Nahtstelle)-Regler gezeigt. Der Ausdruck "DLI" bedeutet "Datenverbindungsschnittstelle", während der Ausdruck "HDP" "zentralabhängige Nahtstelle" bezeichnet.

Der Datenverbindungsschnittstellen-(DLI/HDP)-Regler:

Der Datenverbindungsschnittstellen/ zentralabhängige Nahtstellen-Regler 180 der Fig. 1 ist detaillierter durch die Blockanordnung gezeigt, die in Fig. 9 bezeichnet ist.

Der Datenverbindungsschnittstellenregler (DLI-Regler) liefert eine "Schnittstelle", die aus der logischen "Lösch"- und "Selbsttest"-Auslöseeinrichtung, den Datenverbindungsschnittstellen-(DLI)-Sende-/Empfangsregistern 922, einem Impulszähler 119, einer logischen Einrichtung 926 für das Impulsende, einem Generator 923 für ein Längsparitätwort (LPW), einer logischen Einrichtung für die Erzeugung der vertikalen Parität und Durchführung, Abfrage sowie Notabfrage und einer Datenverbindungsschnittstellen-(DLI)/Mikroprozessorkommunikationseinrichtung besteht.

Eine Maschine im 24-Bit-Zustand (925 und 910) mit Parität bestätigt die Bedingungen aus diesen Datenelementen und steuert sie. Der Mikroprozessor 110 bestätigt auch den Status aus Abschnitten dieser Elemente und liefert die Steuerung für diese.

Fig. 9 zeigt auch ein Blockschaltbild der Datenverbindungsschnittstellen-/ zentralabhängigen Nahtstellen- Schnittstelle (HLI/HDP-Interface). Eine Datensammelleitung 909 ist an einen Steuerspeicher 910, ein zentralabhängiges Nahtstellen-(HDP)-Register 911, ein Register 912 zum Senden/Empfangen des Datenverbindungsschnittstellen-Prozessors (DLP), eine logische Einrichtung 913 zum Abfragen/Adressieren des Datenverbindungsprozessors (DLP), Datensperre 914, einen übergeordneten Zeiger 915 und einen Impulszähler 916 angeschlossen. Der Steuerspeicher 910 hat Ausgänge, die Signale an eine Zustands-Wähleinrichtung 917 und eine Paritäts-Überprüfungsschaltung 918 liefern.

Die Datensperren 914 haben eine Daten-Sammelleitungsverbindung mit dem Datenverbindungsschnittstellen-(DLI)-Sende-/Empfangsregister 922. Der übergeordnete Zeiger 915 liefert Adressen zum Zugriffsspeicher (RAN) 920, die an eine Einrichtung zum Überprüfen des Generators für die vertikale Parität 923 angeschlossen ist.

Die Mikroprozessor-Adressensammelleitung 110a ist an einen Adressenpuffer 919 und einen Einrichtungs-Dekodierer 921 angeschlossen.

Freiaabe-/Selbsttest-Auslösung:

Die logische Einrichtung (112i, Fig. 1) für die "Freigabe"- und die "Selbsttest"- Auslösung ermittelt, wenn verschiedenartige Typen von Lösch- bzw. Freigabesignalen und Selbsttestsignalen gefordert sind. Freigabesignale, die von der Freigabe-Selbsttest-PAL (programmierbaren Anordnungslogik) 112i in Fig. 1 ermittelt werden, sind die folgenden:

LCLCLR -- örtliche Freigabe (Local clear)

MSTRCLR -- Hauptfreigabe (Master clear)

SELCLR -- Auswahlfreigabe (Select clear)

PUPCLR -- Strom-an-Freigabe (Power up clear)

PSSCLG -- vom Wegauswählmodul erzeugte Freigabe (Path selection modul generated clear)

Diese Signale werden von der Freigabe/Selbsttest-programmierbaren Anwendungslogik (PAL) 112i empfangen und gespeichert, und eine nichtmaskierbare Unterbrechung wird von der Selbsttest-programmierbaren Anwendungs logik (PAL) (112i) erzeugt, um hierdurch den Mikroprozessor 110 davon zu informieren, daß ein Freigabezustand stattgefunden hat. Der Mikroprozessor 110 kann dann diese programmierbare Anordnungslogik (PAL 112i) ablesen und bestimmen, welcher Zustand stattgefunden hat und welche Aktion als Ergebnis vorzunehmen ist.

Die Freigabe/ Selbsttest-programmierbare Anordnungslogik (PAL) 112i führt auch die Funktion der Steuerung des Rückstellsignals für den Mikroprozessor 110 durch. Der Anwenderschnittstellenprozessor 100 führt für die folgenden, aufgelisteten Bedingungen eine Rückstellung und Freigabe bzw. Löschung durch:

(i) PUPCLR -- Strom-an-Freigabe (power up clear);

(ii) Freigabe eines an der Vorderwand-Paddelkarte angebrachten Druckknopfes (A foreplane paddle card

- mounted push-button clear);

(iii) brückenwählbare Option einer Auswahlfreigabe (SELCLR) (Jumper selectable option of selective clear);

(iv) alle anderen Freigabesignale erzeugen die nichtmaskierbare Unterbrechung des 8086-Mikroprozessors (110, Fig. 1).

In der Freigabe/Selbsttest-programmierbare Anwendungslogik (PAL 112i) ist das Paritäts-Fehlersignal für den dynamischen Zugriffsspeicher (dynamic RAN) mit enthalten. Dieser Ausdruck erzeugt auch eine nicht-maskierbare Unterbrechung und kann vom Mikroprozessor 110 abgelesen werden, um zu bestimmen, welches Freigabesignal oder welcher Paritätsfehler die NMI (nicht-maskierbare Unterbrechung)-Unterbrechung verursacht hat.

Datenverbindungsschnittstellen-(DLI)-Sende-/Empfangsregister:

In Fig. 9 sind die Datenverbindungsschnittstellen (DLI)-Sende-/Empfangsregister 912 und 922 durch zwei 2917A-Zweirichtungs-Register/Sperren durchgeführt. Die 2917A ist ein Register/Speicher, der von Advanced Micro Devices, Inc. hergestellt ist, deren Adresse 901 Thompson Place, Postfach 453, Sunnyvale, Ca. 94086, ist und die Einheit 2917A ist im "Buch über Bipolare Mikroprozessorlogik und Schnittstellendaten" beschrieben, das von Advanced Micro Devices, Inc. 1981 veröffentlicht wurde. Das "Ausgabe aktivieren" auf der Datenverbindungsschnittstellen- (DLI)-Status-Sammelleitung (Fig. 9) wird erzeugt durch das Signal, das "CONNECT" genannt ist, und das Signal "IOSND".

Dieses Steuersignal (CONNECT und IOSND) wird in der Abfragelogik 913 erzeugt. Die Kombination von CONNECT und einem "Datenverbindungsprozessor-(DLI)-Abfrager" erzeugt ein "Ausgabe aktivieren" für die Datenverbindungsschnittstellen-(DLI)-Puffer 922 und ermöglicht es somit, daß Daten auf die Datenverbindungsschnittstellen (DLI)-Datensammelleitung (Fig. 1C und 9) von einem angeschlossenen Datenverbindungsprozessor DLP her gefördert werden. Der Mikroprozessor 110 ist auch imstande, eine "Datenverbindungsprozessor-(DLP)-Anfrage" als "echt" zu senden, sowie sie auf "falsch" umzustellen.

Das "Speicher aktivieren" zum Empfangen von Daten aus der Datenverbindungsschnittstelle (DLI) in die Empfangsregister 922 wird von dem Signal AF (synchronisiertes STIOL) gesteuert. Die Taktgebung der Daten in das Datenverbindungsschnittstellen-(DLI)-Senderegister wird gesteuert von der Datenverbindungsschnittstellen (DLI)-Statusmaschine (925 und 910). Die Verwendung des Ausdruckes "PAL" soll "programmierbare Anwendungslogik" bedeuten.

Datenverbindungsschnittstellen-(DLI)-Impulszähler 916:

Der Impulszähler 916 der Fig. 9 ist ausgeführt als PAL-(von der programmierbaren Anordnungslogik) programmierter 8- Bit-Aufwärtszähler. Er kann vom Mikroprozessor 110 abgelesen und auch programmiert werden, mit der Zählungsaktivierung, die von der Datenverbindungsschnittstellen-(DLI)- Statusmaschine (910, 925) erzeugt ist. Ein Überlaufausdruck, der mit BUFFUL bezeichnet ist, wird auch vom Impulszähler 916 erzeugt, der ein "Impulsende" veranlaßt, wenn der Zähler überläuft.

Die Impuls-Endlogik 926 benutzt das Signal TERM (beenden), das Signal BUFFUL (Ausführung des Impulszählers) und das Signal STIOL (Strobe-Ein-Ausgabe-Niveau). Diese Signale werden verwendet, um eine Zustandseingabe in die Datenverbindungsschnittstellen-(DLI)-Statusmaschine (925, 910) einzugeben, iim eine Impulsbetriebsart zu erhalten, sowie um den bistabilen Impulsschalter 926 zurückzustellen.

Längsparitätserzeugung/Überprüfung:

Die Paritätsüberprüfungsschaltung 918 liefert einen Längsparitätsgenerator, der in zwei PALs (programmierbare Anwendungslogiken) (923) ausgeführt ist, die so programmiert sind, daß sie die Ansammlung des Längsparitätswortes (LPW) durchführen. Eine Datenübertragungs-(Pipelining)-Speichereinrichtung besteht aus zwei Speichern (latches) 914 und 923, die verwendet werden, um den zeitlichen Erfordernissen auf der internen Datenverbindungsschnittstellen-(DLI)-Datensammelleitung 909 ("DATA", Fig. 9) zu entsprechen.

Der Mikroprozessor 110 der Fig. 1 steuert die Löschung bzw. Freigabe und prüft auch den NEQZERO-Status aus dem Generator 923 für das Längsfreigabewort (LPW-Generator). Die Datenverbindungsschnittstellen-(DLI)-Statusmaschine (910, 925) steuert die Zusammensetzung und Ablesung des Längsparitätwort-(LPW)-Generators (923). Die "Pipelining- Speicher-Aktivierung" (923) wird auch durch die Datenverbindungsschnittstellen-(DLI)-Statusmaschine (910, 925) gesteuert.

Vertikalparitätserzeugung/Überprüfung:

Die Erzeugung der Vertikalparität und deren Weiterleitung werden durch zwei 9-Bit-Paritätsgeneratoren mit einem Vierfach-Zwischenraum 2 · 1 - Tristate-Multiplexer 922 durchgeführt. Ein Zweirichtungs-Register-Speicher (2917A) wird benutzt, um das Paritätsbit auf der Datenverbindungsschnittstellen-(DLI)- Datensammelleitung zu senden und zu empfangen (Fig. 1).

Die vertikale Parität wird erzeugt und in den Paritätszugriffsspeicher (RAN) 920 eingegeben, wenn eine Eingabe in den Doppelschnittstellen-Zugriffsspeicher (RAN) 920 vom Mikroprozessorsystem des 110 stattfindet. Die vertikale Parität wird überprüft, wenn die Eingabe in den Doppel- Schnittstellen-Zugriffspeicher (RAN) 920 aus der Datenverbindungsschnittstellen-(DLI)-Schnittstelle 922 stattfindet, und die tatsächliche Datenverbindungsschnittstellen- (DLI)-Parität wird in den Paritäts-Zugriffsspeicher (RAN) 920 eingegeben.

Die vertikale Parität wird aus dem Paritäts-Zugriffsspeicher (RAN) abgelesen, wenn sie in die Datenverbindungsschnittstellen-(DLI)-Sende-/Empfangsregister 922 eingelesen wird. Ein bistabiler Schalter wird verwendet, um die Paritäts-Überprüfungsresultate zu speichern, und wird verwendet, um das vertikale Paritäts-Fehlerstatussignal (VPERR) an den Mikroprozessor 110 zu erzeugen. VPERR ist eine Statuseingabe, die vom Mikroprozessor 110 abgelesen werden kann.

Abfragelogik für den Datenverbindungsprozessor (DLP):

Die Abfrage- und Notabfragelogik wird in der Abfrage-programmierbaren Anordnungslogik (PAL) 913 gehandhabt. Der Mikroprozessor 110 steuert das Senden und Entfernen des Datenverbindungsprozessor-(DLP)-Abfragesignals. Die Abfrage überwacht die Notabfrageeingabe aus der Datenverbindungsschnittstelle (DLI) (Fig. 1C), um die Anwenderschnittstellenprozessor-(UIP)-Anfrage zu entfernen, wenn eine Notanfrage aus einem anderen Datenverbindungsprozessor an der Datenverbindungsschnittstellen-(DLI)-Rückwand vorliegt (Fig. 1C).

Das Signal IOSND (Eingabe-Ausgabe senden) wird auch von der Abfrage-programmierbaren Anordnungslogik (PAL) 913 erzeugt. Das Signal IOSND wird automatisch gesetzt, wenn der Anwenderschnittstellenprozessor 100 eine Dienstleistung anfordert und das Signal CONNECT "echt" ist. Diese Situation tritt dann ein, wenn der Anwenderschnittstellenprozessor 100 eine Deskriptorverbindung zum übergeordneten Rechner 30 (Fig. 1B) zurückführt. Das Signal IOSND ist auch vom Mikroprozessor 110 setzbar.

SYSTEMINGANGSETZUNG

Der Bezug auf die Fig. 1A, 1B, 1C und 1D wird die Systemnetzverbindungen des Anwenderschnittstellenprozessors (UIP 100) und seine Zuordnung zu den anderen Einheiten im Systemnetz, wie etwa der Prozessor-Schnittstellenkarte (PIC) 40, dem Displayterminal 100t für die Bedienungsperson, der Stromsteuerkarte 50 und den Strommodulen 50p, dem Modem 50m und dem abgesetzten Unterstützungszentrum 50r bezeichnen, die alle in Fig. 1A bezeichnet sind.

In Fig. 1B sind weitere Zuordnungen des Anwenderschnittstellenprozessors 100 zur zentralabhängigen Nahtstelle HDP 500 und zum Ein-Ausgabe-Substystem 500s und der Erweiterungs-Ein-Ausgabe-Basis 500e sowie zusätzlich die Verbindungen zum Hauptprozessor 30, zum Speicher-Sammelleiter 30m und zur Speicher-Steuereinheit 32 sowie den Speicher- Steuerkarten 34 zu sehen.

Fig. 1C zeigt ferner die verbindenden Zuordnungen des Anwenderschnittstellenprozessors 100 zu der Prozessor- Schnittstellenkarte 40, zum Haupt-Zentralprozessor 30, zur Speichersteuereinheit 32 und zur zentralabhängigen Nahtstelle 500.

Fig. 1D zeigt die Schnittstellenzuordnungen des Anwenderschnittstellenprozessors 100 in Zuordnung zu der Prozessor-Schnittstellenkarte 40 und zum Haupt-Zentralprozessor 30 sowie zusätzlich die Zuordnung zur Gruppe von Datenverbindungsprozessoren 100d, zur Wartungskarte 100m, zu den örtlichen Terminals 100t und zur Stromsteuerkarte 50 sowie der abgesetzten Unterstützungsverbindung 50mr.

Der Anwenderschnittstellenprozessor 100 spielt eine bedeutende Rolle beim Betrieb und insbesondere bei der "Ingangsetzung" des Systemnetzes.

Das Rechnernetzsystem, das in den Fig. 1A, 1B, 1C, 1D gezeigt ist, wird in etwa drei Minuten "unter Strom" und in Gang gesetzt sein. Wenn Hardware und Software ordnungsgemäß im System angebracht sind, dann ist kein Eingriff einer Bedienungsperson während der "stromeinschalt"-Sequenz erforderlich. Die betriebliche Funktion dieser Sequenz und Wege zum Handhaben von Ausnahmebedingungen, die auftreten können, sind nachfolgend erörtert.

STROM AN:

Es ist ein Stromknopf am oberen linken Eck des Rechnerschrankes angeordnet, wodurch das Niederdrücken dieses Knopfes entweder die "Strom an"- oder die "Strom aus"-Sequenz in Gang setzen wird, in Abhängigkeit vom gegenwärtigen Zustand es Systems. Der "Strom an"-Knopf wird Strom an den Hauptprozessor 30 des Systems und auch an die Diskettensystemeinheiten anschließen, die in den Schrank eingebaut sind. Es ist erforderlich, daß mindestens eine betriebsfähige eingebaute Diskette vorliegt, damit die Strom-an-Sequenz erfolgreich fertiggestellt wird.

Nachdem die Unterstromsetzung erfolgreich hergestellt ist, wird das Anwenderschnittstellenprozessor-Wartungs-Subsystem die Kontrolle des Systemnetzes übernehmen, um die nächste Phase der "Strom an"-Sequenz zu handhaben.

RECHNER-WARTUNGS-SUBSYSTEM-SELBSTTEST:

Das Rechner-Wartungs-Subsystem wird zuerst einen "Selbsttest" durchführen, um sich zu vergewissern, daß seine eigenen Verarbeitungselemente und sein Speicher betriebsfähig sind. Somit wird in Fig. 1A eine Selbsttest-Prozedur erzeugt, um den Mikroprozessor 110, die Zeitglieder 700, die Speicher EPROM (löschbarer programmierbarer Ablesespeicher) 170 und den DRAN (dynamischer Zugriffsspeicher) 150 und auch den Datenverbindungsschnittstellen-zentralabhängigen Nahtstellen-(DLI/HDP)-Regler 180 bestätigen. Dieser Selbsttest wird nur einige wenige Sekunden in Anspruch nehmen, und wenn die Selbsttestroutine erfolgreich alle die teilnehmenden Einheiten passiert hat, dann wird eine "Begrüßung

an der Anzeigeterminalkonsole Ioot der Bedienungsperson (Fig. 1A) angezeigt.

STARTEN DER SYSTEM-INBETRIEBNAHME:

In dem beschriebenen Rechnernetz wird diese Inbetriebnahme näherungsweise eine Zeit von 3 Minuten einnehmen. Wenn das "Ablesen" nicht auf der Konsolenanzeige 100t innerhalb einiger weniger Sekunden erscheint, dann zeigt dies an, daß das Wartungs-Subsystem nicht betreibbar ist und daß wahrscheinlich die folgenden Probleme aufgetreten sind:

(a) Es liegt kein externer Strom vor, der dem Konsolenschrank zugeführt wird. Es ist notwendig, wieder Strom bereitzustellen und dann den "Strom an"-Knopf wiederum zu drücken.

(b) Die "selbsttest"-Prozeduren sind auf einen Fehler getroffen. Es ist wiederum notwenig, ein anderesmal den Knopf für "Strom an/Strom aus" zu drücken. Hier bezeichnet ein weiterholtes Versagen der Anzeige der Begrüßung auf dem Bildschirm 100t des Anzeigeterminals für die Bedienungsperson (ODT), daß Probleme in der Hardware oder Firmware des Systems vorliegen.

(c) Es gibt ein gewisses Problem, das in der "Verbindung" vom Wartungs-Subsystem hinüber zur Konsole 100t der Bedienungsperson liegt. Hier ist es notwendig, sicherzustellen, daß der Terminal 100t der Bedienungsperson ordnungsgemäß mit Strom versorgt und angeschaltet ist, und es ist auch zu überprüfen, daß das Kabel vom Computerschrank zum Terminal 100t zuverlässig in den Terminal eingesteckt ist. Nachdem diese Überprüfung vorgenommen wurde, ist es notwendig, den Knopf für "Strom an/Strom aus" wiederum zu drücken.

LADEN DER WARTUNGS-SUBSYSTEM-SOFTWARE:

Es ist nun erforderlich, daß das Wartungs-Subsystem seine eigene Software aus einer Datei lädt, die als BOOT CODE bezeichnet ist, welcher Kode auf der eingebauten Diskette sitzt, die an den Anwenderschnittstellenprozesor 100 mittels der Datenverbindungsschnittstellenleitung an der Stelle 5d der Fig. 1B angeschlossen ist.

Wenn keine BOOT CODE-Datei vorliegt, die verfügbar ist, dann muß eine für die Anwendung erzeugt werden. Normalerweise wäre in einigen wenigen Sekunden diese Datei verfügbar und die erforderliche Software geladen, wonach die Bedienungsperson erkennen kann, daß die BOOT CODE-Datei gefunden wurde, indem sie die Nachrichten beobachtet, die kurz auf der Konsolenanzeige erscheinen. Diese Nachrichten erscheinen wie folgt:

BOOT-DLP (Datenverbindungsprozessor) xx

BOOT-Einheit xxx

Sektor-Adresse xxxxx.

Wenn Nummern für BOOT-DLP, BOOT-Einheit und Sektor-Adresse erscheinen, dann ist somit die den BOOT CODE enthaltende Kartei ausgewählt worden.

Zusätzlich wird die Statuszeile an der Unterseite des Bildschirms anzeigen "Wartungs-Software laden".

VERSAGEN BEIM LADEN DES BOOT CODES

Jedes Versagen, die Wartungs-Software zu laden, wird am Anzeigebildschirm der Bedienungsperson angezeigt. Die Statuszeile an der Unterseite des Bildschirms wird die Ursache des Versagens bezeichnen und wird die Aufforderung aufstellen, daß die Bedienungsperson eine gewisse Tätigkeit ergreift. Somit sind die möglichen Ursachen des Versagens, die angezeigt werden können, die folgenden:

(a) BOOT-Einheit wurde nicht gefunden;

(b) es wurde keine BOOT CODE-Datei auf der Eingabeeinheit xxx gefunden.

(c) Die Eingabeeinheit xxx war nicht betriebsbereit.

Als Ergebnis hiervon wird die Bedienungsperson angewiesen, eine gültige Einheitsnummer zu benennen. Die Bedienungsperson muß sich dann dessen versichern, daß die geeignete Einheit mit Strom versorgt und betriebsbereit ist, wonach sie die Einheitszahl eintippen kann, die benutzt werden soll. Die Wartungs-Ein-Ausgabe-Ausbildung wird auf der Konsole angezeigt, um der Bedienungsperson die Gruppe von Einheiten zu zeigen, die beim letzten Versuch gefunden wurden, die BOOT CODE-FiIe zu finden oder Zugriff zu ihr zu erreichen.

Wenn die korrekte Einheit nicht in der Tabelle erscheint, dann ist es wahrscheinlich, daß Probleme im Ein-Ausgabe- Subsystem 500s der Fig. 1B vorliegen.

Wenn sich die Einheit in der Tabelle befindet, aber die BOOT CODE-Datei nicht auf der spezifizierenden Einheit gefunden wurde, dann ist es wahrscheinlich, daß niemals eine BOOT CODE-Datei auf dieser speziellen Einheit erzeugt wurde.

Eine andere Möglichkeit ist es, daß die fragliche Diskette beschädigt oder verfälscht wurde, und die Bedienungsperson sollte dann eine Hilfseinheit benennen, falls es eine gibt, oder sie sollte sonst die Software vom BOOT CODE- Band her laden, das ebenfalls im betriebenen Rechnernetz geliefert ist.

Wenn eine "Hilfs"-BOOT-Einheit vorliegt, kann sie als die nächste Einheit, die zu versuchen ist, benannt werden. Wenn jedoch keine BOOT-Einheit gefunden wurde, dann ist es nicht zweckmäßig, eine der bereits in der Ein-Ausgabe-Ausbildungstabelle angezeigten Einheiten zu versuchen, da diese Liste schon abgesucht sein wird. Es ist notwendig, sich zu versichern, daß die erwartete BOOT-Einheit betreibbar ist, und wenn nicht, dafür zu sorgen, die BOOT- Einheit in einen betriebsfähigen Zustand zu verbringen, wonach die Bedienungsperson den Vorgang dadurch erneut versuchen sollte, daß sie die Einheitsnummer benennt.

Es ist möglich, daß eine BOOT CODE-Einheit vorliegt, aber daß Paritätsfehler während des Ladens der Software aufgetreten sind. Wenn diese Situation stattfindet, dann wird die Bedienungsperson angewiesen, eine andere BOOT-Einheit zu benennen. Somit sollte eine Hilfseinheit benannt werden, falls es eine gibt und falls sie zur Verfügung steht.

Wenn das Laden der Software ständig infolge von Fehlern im Wartungs-Subsystem-Speicher versagt, dann muß das System gewartet werden, um die versagenden Elemente zu ersetzen, bevor die "Strom an"-Sequenz erfolgreich fertiggestellt werden kann.

BANDLADEN DER WARTUNGS-SUBSYSTEM-SOFTWARE:

Diese Prozedur für die Bandladung der Wartungs-Software ist nur im Fall eines katastrophalen Verlustes der BOOT-Einheit erforderlich (beispielsweise ein Aufsetzen des Lese-Schreib-Kopfes), oder wenn das Rechnersystem niemals seine BOOT-Einheit in Gang gesetzt hatte.

Wenn keine BOOT CODE-Datei verfügbar ist, muß das Wartungs-Subsystem "bandgeladen" werden. Dies Prozedur wird dadurch vorgenommen, daß man zunächst das BOOT CODE-Band auf einer Bandeinheit anbringt, die am Wartungs-Subsystem sichtbar ist, und dann diese Einheit als die BOOT-Einheit bezeichnet (der Bildschirm an der Konsole 100t der Bedienungsperson sollte dann auf die Bedienungsperson warten, um sie zu bezeichnen).

Das Wartungs-Subsystem wird dann von der Bandeinheit statt von der Disketteneinheit her arbeiten. Die Bandeinheit muß während der Ingangssetzungssequenz durchgehend angebracht bleiben, um es zu ermöglichen, daß nachfolgende Dateien abgelesen werden. Wenn das MCP (Hauptsteuerprogramm-Betriebssystem) schließlich aufgestellt ist und läuft, muß die Bedienungsperson eine BOOT CODE-Datei auf einer eingebauten Diskette erzeugen und muß wiederum den Schalter "Strom aus/Strom an" für das System in Gang setzen. Der nächste und alle nachfolgenden Benutzungen des "Strom an" werden die BOOT CODE-Datei auf der Diskette vorfinden und benutzen, und somit kann das BOOT CODE-Band abmoniert werden.

EINLADEN DES SYSTEM-MIKROKODES:

Der nächste Schritt wird automatisch in der Strom-an-Sequenz vorgenommen. Dieser Schritt ist das Laden des Rechnersystems mit dem Mikrokode aus der BOOT CODE-Datei (oder vom Band her in Abhängigkeit davon, ob das System bandgeladen wird oder nicht).

Die "Statuszeile" an der Unterseite des Bildschirms der Bedienungsperson wird diesen Zustand bezeichnen. Dieses Laden wird etwa 30 Sekunden dauern.

Wenn das Laden versagt, wird der Grund dann auf der Konsole der Anzeigeeinheit 100t gezeigt. Wenn das Versagen infolge von Ein-Ausgabe-Problemen der BOOT-Einheit vorliegt, dann sollte die Bedienungsperson das System dadurch erneut starten, daß sie eine Hilfs-BOOT-Einheit benennt, falls möglich.

Wenn der Ladevorgang wegen Fehlern im Steuerspeicher des Prozessors 30 versagt (der Speicher, in dem der System- Mikrokode gespeichert ist), dann müssen die versagenden Elemente gewartet werden.

SYSTEM-SICHERHEITSTEST:

Nachdem der System-Mikrokode geladen ist, wird ein Sicherheitstest auf dem Computernetz gefahren. Die Tests nehmen etwa jeweils 30 Sekunden in Anspruch und zeigen an, daß der Steuerspeicher im Prozessor 30 ordnungsgemäß geladen ist und daß die System-Verarbeitungselemente betriebsbereit sind. Das System ist nun bereit, das Hauptsteuerprogramm zu BOOTen.

INGANGSETZUNG DES BETRIEBSSYSTEMS:

An dieser Stelle verbleibt dem Wartungssystem noch eine Aufgabe mehr, um die Strom-an-Sequenz durchzuführen. Es muß hier ein Programm in das Rechnersystem laden, das mit "SYSTEM/UTILOADER" bezeichnet ist. Dieses Programm wird aus der BOOT CODE-Datei geladen und benötigt etwa 30 Sekunden.

Jegliches Versagen beim Laden des SYSTEM/UTILOADER-Programms kann infolge von Ein-Ausgabe-Problemen bei der BOOT-Einheit oder infolge von bestimmten Systemproblemen vorliegen. Im Fall des Ausfalls wir die Ursache des Problems an der Konsole loot der Bedienungsperson angezeigt. Die Bedienungsperson muß dann eine geeignete Tätigkeit ergreifen, indem sie entweder die "Strom an"-Sequenz auf einer Hilfs-BOOT-Einheit erneut startet, oder indem sie die versagenden Elemente wartet.

WARTUNGSPHILOSOPIE

Da die Anforderungen für die Ingangsetzung und Wartung in einem Computersystemnetz gleichartig sind, wurde von dieser, Gleichartigkeit Gebrauch gemacht, um eine besonders beträchtliche Kostenverringerung zu erzielen, indem man die Zugriffs-Schnittstellen-Hardware mehrfach nutzt. Die Mehrfachnutzung der Hardware zur Inbetriebnahme und zur Wartung ermöglicht es, daß Ausfälle entweder örtlich oder von ferne berichtet werden und gestattet auch, daß die Ingangsetzung mit einem nur kleinen funktionellen Satz an Schaltungseinrichtungen stattfindet.

Ein weiterer Vorteil dieser mehrfach genutzten Hardware liegt im hohen Grad der Sichtbarkeit für alle Subsysteme innerhalb des Gesamtsystemnetzes. Diese unmittelbare Sichtbarkeit gestattet die hervorragende Fehleranalyse und Fehler-Auflösungsanalyse.

Der Zugriff und die Entwicklungsfähigkeit der Ingangsetzungs- und Wartungsfunktionen für das Rechnernetzsystem wird durch die Verwendung des Anwenderschnittstellenprozessors 100 hergestellt.

Das spezielle Rechnernetzsystem, das hier offenbart wird, ist zusammengesetzt aus den folgenden Merkmalen:

Der Haupt-Zentralprozessor, der Datenkarten und Steuerkarten umfaßt;

die Speichersteuereinheit (MCU);

die zentralabhängige Nahtstelle (HDP);

die Datenverbindungsprozessoren (DLPs).

Das "Wartungs-Subsystem", das dem Grunde nach das Wartungs- und Inbetriebnahme-Subsystem dieses offenbarten Rechnernetzes ist, ist zusammengesetzt aus den folgenden Merkmalen:

Der Anwenderschnittstellenprozessor 100;

die Prozessor-Interfacekarte (PIC);

die Stromsteuerkarte (PCC).

DIAGNOSTISCHE ANFORDERUNGEN:

Damit diagnostische Routinen in dem beschriebenen Rechnersystemnetz stattfinden, gibt es bestimmte Parameter und Anforderungen, die betroffen sind. Diese sind:

(a) Alle diagnostischen Tests müssen sowohl örtlich als auch von ferne laufen (und sie müssen im selben Format erscheinen und dieselben Befehle hinnehmen);

(b) der diagnostische Testvorgang muß jeglichen Systemfehler bis zum "Karten"-Niveau hinunter oder bei diesem isolieren;

(c) der diagnostische Testvorgang muß sowohl benutzbar sein, um die ingenieuraufgaben-Fehlerbeseitigung zu unterstützen, um die Kunden-Aufstellungsorte zu unterstützen, als auch für Test- Ingenieuraufgaben.

INGANGSETZUNGSANFORDERUNGEN:

Die folgenden Elemente sind für die Ingangsetzung des offenbarten Rechnernetzes erforderlich:

(a) Die Ingangsetzung des Systems kann entweder von dem örtlichen Aufstellungsort und/oder vom abgesetzten Aufstellungsort her bewirkt werden;

(b) die Ingangsetzung eines Systems kann möglich sein, ohne irgendwelchen Eingriff der Bedienungsperson, d. h. der Bedienungsperson am örtlichen Aufstellungsort;

(c) bauliches Versagen (Verbindungs- und Leitungsfehler) während der Ingangsetzung können ermittelt werden, bevor die Ermittlung der Verletzung der Maschinenintegrität vorgenommen werden kann.

DIAGNOSTISCHE TESTOPERATIONEN:

Das diagnostische Programm, das bei diesem System befaßt ist, hat zwei Hauptfunktionen, erstens als Sicherheitstest bei jedem gut definierten Subsystem zu dienen; und zweitens, alle Fehler, die von der Sicherheitsroutine ermittelt wurden, bis auf die Stelle einer spezifischen Karteneinheit zu lösen.

SELBSTTEST:

Alle Subsysteme, die einen Mikroprozessor haben, müssen imstande sein, einen Selbsttest durchzuführen. Für diese Einheiten, die keinen Mikroprozessor haben, ist die diagnostische Zugriffs-Hardware für den Selbsttest an jeder gedruckten Schaltplatte vorgesehen. Der Selbsttest wird dadurch bewirkt, daß man den Anwenderschnittstellenprozessor 100, der die Intelligenz besitzt, um den Test zu betreiben, über die Prozessor-Schnittstellenkarte 40 anschließt.

SYSTENTEST:

Diese Tests werden-als diagnostische Tests entwickelt, die Maßnahmen für den dynamischen Test auf Systemniveau vorsehen. Dieser dynamische Test umfaßt die Vorfall-Analyseeinrichtung der Prozessor-Schnittstellenkarte 40 und die Verlaufsdatei der Prozessor-Schnittstellenkarte 40.

FEHLERARTEN:

Die in diesem System zu ermittelnden Fehlerarten werden durch das Niveau des Testes in Kategorien unterteilt, die erforderlich sind, um den Fehler zu ermitteln, das Niveau der Fertigkeit, die erforderlich ist, um den Fehler zu korrigieren, und die Zeit, zu welcher der Fehler ermittelt wird. Es gibt vier Fehlerarten, die für die Ermittlung im Rechnersystemnetz in Betracht gezogen werden.

Fehlerart I:

Diese Arten von Fehlern sind solche Fehler, wie Ausfall beim Stromanschluß; kein Ansprechen auf die Konsoleneinheit (Anzeigeterminal der Bedienungsperson); oder ein Versagen beim Lösen eines betrieblichen Problemes, das auftritt.

Hier gibt es kein diagnostisches Programm, das ohne weiteres zur Verfügung stünde, oder es liegt mehr als ein Fehler vor. Die Wahrscheinlichkeit ist hoch, daß sich der Fehler in der logischen Kernschaltung befindet. Diese Art eines Fehlers kann von einem abgesetzten Wartungszentrum nicht verifiziert werden.

Fehlerart II:

Diese Arten von Fehlern werden zum Zeitpunkt der Systen-Ingangsetzung ermittelt, wenn eine Konsolennachricht angezeigt wird, die die logische Karte und den Fehler bezeichnet. Fehler der Art II werden auch dann ermittelt, wenn man diagnostische Programme fährt, wo dieselbe Konsolennachricht angezeigt wird.

Die charakteristischen Merkmale dieser Fehlerart sind bauliche Fehler - steckengeblieben bei 1, steckengeblieben bei 0 oder Kurzschlüsse. Die Korrektur dieser Art von Problem erfordert lediglich das Ersetzen der Karte (oder Karten), die an der Wartungs-Anzeigekonsole aufgerufen werden.

Fehlerart III:

Fehler der Art III werden durch eine hohe Anzahl von Einrichtungsausfällen ermittelt, über die im Wartungsprotokoll berichtet wird; das Versagen des Hauptsteuerprogramms (MCP), in Gang zu kommen; ständige Dumps, die nicht von einer Stoppeingabe bereinigt werden; und/oder eine Fehlernachricht, die durch Betreiben interner diagnostischer Programme (E-Betriebsart-Diagnosen) angezeigt werden.

Die charakteristischen Merkmale dieser Fehlerart III sind: Ausfall einer peripheren Einrichtung oder Ausfall einer Speichereinheit; und ein Ausfall, der von einem abgesetzten Wartungszentrum aus bestätigt werden kann.

Die korrigierenden Faktoren dieser Art eines Problems können die Einstellung der peripheren Einrichtungen oder das Ersetzen logischer Karten oder beides umfassen.

Fehlerart IV:

Die Beispiele dieser Fehlerart sind ein System-Dump, der durch eine Maschinenüberprüfung verursacht wird; oder ein Vorfall-Trap zum Festhalten von Daten bezüglich eines speziellen Vorfalls.

Die charakteristischen Merkmale dieser Fehlerart sind: ein datenabhängiger Ausfall, ein intermittierender Hardware- Ausfall oder Software-Ausfall. Diese Ausfälle müssen jedoch so sein, daß sie von einem abgesetzten Wartungszentrum aus bestätigt werden können. Diese Art eines Problemens erfordert hohes Können für die Korrektur. Das Problem kann nur in der Umgebung eines laufenden Systems identifiziert werden, oder durch die Analyse der Dumps.

TESTNIVEAUS:

Die diagnostischen Test, die auftreten, werden in vier Niveaus unterteilt, von denen jedes sich bestimmungsgemäß mit einer speziellen Fehlerart befaßt. Im allgemeinen hängt die Durchführung eines Testfalls ab von der erfolgreichen Ausführung des vorangehenden Testfalls, solange nicht die Tests verwendet werden, um eine vollständig unabhängige logische Einrichtung zu handhaben oder abzudecken. Jeder Testfall wird so angeordnet, daß er die Verwendung einer vorher noch nicht getesteten Hardware vermeidet.

GRUNDPLATTENTESTS UND SELBSTTESTS - NIVEAU 1:

Diese Art eines Tests wird verwendet, um ein minimales Niveau baulicher und funktioneller Sicherheit in der befaßten Hardware zu gewinnen. Sein Zweck ist es, den Ingangsetzungsweg durch die Unter-Strom-Setzung des Systems zu bestätigen, als ein Sicherheitstest während einer Fehlerbereinigung zu dienen oder später als Herstellungstest. Diese Tests benutzen diagnostische Kodes, die entweder am Anwenderschnittstellenprozessor (UIP) (grundlegende Tafeltests) oder an der Bord-Mikroprozessor-Statusmaschine (Selbsttest) laufen.

Die Tests des Niveaus 1 decken Tests ab, die den Haupt- Zentralprozessor 30, die Speichersteuereinheit 32, die zentralabhängige Nahtstelle 500 und die Prozessor-Schnittstellenkarte 40 umfassen, wobei jeder dieser vier Einheiten ein Grundplattentest verliehen wird, der von dem Anwenderschnittstellenprozessor 100 betrieben wird.

Die Tests des Niveau 1 übergreifen auch bestimmte andere Einheiten, die als "Selbsttest" bezeichnet werden, der von einer Bord-Mikroprozessoreinheit betrieben wird. Diese Einheiten, denen der Selbsttest über den Mikroprozessor verliehen sind, sind der Anwenderschnittstellenprozessor 100, die Stromsteuerkarte 50, der Speichermodul-Disketten daten-Verbindungsprozessor, der Drucker-Banddaten-Verbindungsprozessor und der Daten mit Daten verbindende Prozessor.

MIKROKODIERTE DIAGNOSEN - NIVEAU 2:

Diese Tests werden benutzt, um ein höheres Niveau der Sicherheit in der Hauptrahmen-Hardware durch Testen der Wechselwirkungen zwischen Submodulen in einer kontrollierten Umgebung zu erreichen, und werden auch als Speicher- Untereinheits-Prüfungen verwendet. Diese Tests sind in OHNE-Mikrokode geschrieben und werden am zentralen Prozessor 30 mit normaler Taktgeschwindigkeit (4 Megahertz) betrieben, wobei ein Treiber auf dem Anwenderschnittstellenprozessor 100 läuft, der die Ausführung der Testfälle steuert und die Ergebnisse überwacht. Diese Tests des Niveau 2 übergreifen die folgenden Gegenstände:

(a) der zentrale Prozessor 30;

(b) die Speichersteuereinheit 32 und die Speicherablageplatten 34;

(c) die zentralabhängige Nahtstelle 500 (Fig. 2B);

(d) das Wartungs-Subsystem, das den Anwenderschnittstellenprozessor 100, die Prozessor-Schnittstellenkarte 40 und die Strom-Steuerkarte 50 umfaßt.

SELBSTÄNDIGE EIBETRIEBSART-DIAGNOSEN - NIVEAU 3:

Die selbständigen E-Betriebsart-Diagnosen sind in NEWP (neue programmierungssprache) zusammengestellte E-Betriebsart-Programme, die an der Oberseite des normalen System-Mikrokode laufen. Die "E-Betriebsart" umfaßt das Burroughs-Stapelsystem und ist in einer Schrift beschrieben mit dem Titel "Eine E-Maschinenwerkbank" durch G. Wagnor und J.W. Maine, veröffentlicht von ACM (Gesellschaft für Rechenmaschinen) in den Berichten der 16. jährlichen Werkstatt über Mikroprogrammieren, 11. bis 14. Oktober 1983. Sie werden verwendet, um ein höheres Niveau der Sicherheit in der Hauptrahmen-Hardware dadurch zu erreichen, daß man für den Test die folgenden Anordnungen trifft:

(a) die Wechselwirkung zwischen den Submodulen in einer kontrollierten E-Betriebsart-Umgebung;

(b) die Wechselwirkung zwischen Mikrokode und Hardware;

(c) das System und die Ein-Ausgabe-Schnittstellen, die durch die Tests niedrigeren Niveau nicht abgedeckt sind.

Diese Tests des Niveaus 3 fallen unter zwei Gruppen -- die Prozessorgruppe und die Ein-Ausgabe-Gruppe.

Die Prozessorgruppentests sind so ausgelegt, daß sie E-Betriebsart-OPs in einer Umgebung testen, wo die Komplexitäten des Hauptsteuerprogramms nicht vorliegen. Standardtestfälle sind vorgesehen, die OPs einzeln, in Paaren und zu Dreien betreiben. Es besteht auch die Möglichkeit, Testfälle zu erzeugen, die einen angesteckten Compiler für eine neue Programmsprache (NEWP) benutzen, um einige wenige Ingenieure dazu zu befähigen, einen versagenden Kode der Hauptsteuerprozessorumgebung zu entnehmen und ihn in einer diagnostischen Umgebung zu betreiben, die die Rechnernetzmerkmale der "Vorfall- und Verlauflogik" benutzt, um die Diagnose zu unterstützen, die auch die ausgedehnten Fehlerbeseitigungsmerkmale benutzen, die in dieses spezielle Programm eingebracht sind.

Die Ein-Ausgabe-Gruppen sind Diagnosen, die dazu bestimmt sind, den vollständigen Weg von der E-Betriebsart her durch die Mikrokode-Hardware des Prozessors 30 und der zentralabhängigen Nahtstelle 500, die Nachrichtenebene- Schnittstelle/Datenverbindungsschnittstelle (MLI/DLI) und die Datenverbindungsprozessoren bis zur Peripherie selbst zu testen. Dies ist eine verhältnismäßig einfache, kontrollierte Umgebung, die die Vorfalls- und Verlaufslogik sowie die ausgedehnten Fehlerbeseitigungsmerkmale dieser Programme benutzen kann.

INTERAKTIVE TESTS - NIVEAU 4:

Die Test des Niveaus 4 werden verwendet, um Fehler zu finden, die nur in einer "Systemumgebung" auftreten. Nachdem man sich versichert hat, daß der Rechner-Hauptrahmen 30 ordnungsgemäß funktioniert, kann das Hauptsteuerprogramm interaktive Tests (PTD und SYSTESTS) fahren, um das Problem in einer Hauptsteuerprogrammumgebung noch weiter zu diagnostizieren. Ferner kann die Vorfalls- und Verlaufslogik auch verwendet werden, um Fehler festzulegen, - die lediglich während des Laufs des Systems oder während des Laufs der Anwendersoftware auftreten.

DIAGNOSTISCHE AUFLÖSUNG UND FEHLERHANDHABUNG:

Wenn ein Fehler auftritt, wird das Diagnosesystem "Fehlernachrichten" vorsehen, die anzeigen, welche Platten Fehlfunktionen aufwiesen.

An der Grundplatte oder am interaktiven Niveau wird die Hardware in getrennten Baublöcken getestet, wobei der Testvorgang eines einzigen Blocks abhängig vom erfolgreichen Testabschluß eines vorhergehenden Blocks. Somit wird der diagnostische Test infolge des Auftretens eines Fehlers innerhalb des unter Test befindlichen Moduls enden, aber er wird fortfahren, Tests an anderen Modulen zu betreiben, vorausgesetzt, daß sie nicht von dem vorausgehenden Test abhängig sind, um weiter die Fehlerdiagnose in Bereichen, wie etwa der M-Sammelleitung oder der Steuer- Sammelleitung durchzuführen, die möglicherweise mehr als ein Modul beeinträchtigen können.

Infolge des Auftretens eines behebbaren Fehlers, beispielsweise Datenfehlvergleichungen in einem Muster-Empfindlichkeitstest, werden die Diagnosetests alle Informationen in bezug auf einen Fehler protokollieren, wenn er auftritt, und werden bis zur Fertigstellung fortfahren.

DIAGNOSTISCHE STAFFELUNG (GRADING):

Die Diagnosen werden dadurch gestaffelt, daß sie gegenüber einer Liste von Fehler laufen, die erzeugt werden kann durch ein DDRIVE (Programm zum Erzeugen von Testfällen). Die Anzahl von Fehlern, die durch die diagnostischen Tests ermittelt wurden, können benutzt werden, um den erforderlichen, prozentualen Anteil an Testvorgängen zu bestimmen.

WARTUNGSSCHNITTSTELLEN:

Es gibt sechs Wartungsschnittstellen, die nachfolgend erörtert werden:

(a) Testläufer(TEST RUNNER)-Schnittstelle zur Wartungs-Software;

(b) Rechnersystem-Hauptrahmen-Diagnoseschnittstelle;

(c) Rechnersystem-Ein-Ausgabe-Diagnoseschnittstelle;

(d) Funktionen des Wartungsterminals und des Anzeigeterminals für die Bedienungsperson;

(e) Datenverbindungsschnittstelle-(DLI)-Schnittstelle;

(d) Diagnosefähigkeiten des Anwenderschnittstellenprozessors.

TESTLÄUFER-SCHNITTSTELLE ZUR WARTUNGS-SOFTWARE:

Um ein vereinheitlichtes Vorgehen und eine Schnittstelle zu den Diagnosen herzustellen, wird ein Ablaufprogramm, das als "TESTLÄUFER" bezeichnet ist, den Ablauf, die Schnittstelle und die Fehlerprotokollierung aller Off- Line-Diagnosen steuern. Der TESTLÄUFER ist ein einfaches, menübetriebenes Programm, das eindeutige Einzelheiten von Fehlern auf Bordniveau liefert und dazu eingerichtet ist, die Gesamt-Wartungsphilosophie des Lösens von Problemen an Einheiten durchzuführen, die ersetzt werden können.

Es gibt zwei Betriebsweisen für den TESTLÄUFER. Als erstes gibt es die "automatische Betriebsart", die während der System-Ingangsetzungssequenz befaßt ist und die eine Untergruppe von Diagnosen betreibt. Jeder kritische Fehler, der während dieser Betriebsart ermittelt wird, wird das System aus der automatischen Betriebsart herausnehmen und in die handgesteuerte Ingangsetzungs-Betriebsart versetzen, wo Diagnoseeinrichtungen betrieben werden können, um das Problem zu verifizieren oder noch weiter zu isolieren. Jeder nicht-kritische, ermittelte Fehler (beispielsweise ein anderes Speichermodul als ein Modul oder ein Datenverbindungsprozessor, der für die Ingangsetzung nicht erforderlich ist) wird für die Bedienungsperson angemerkt, wird es aber ermöglichen, daß die Ingangsetzung fortgesetzt wird.

Zweitens gibt es die HAND-BETRIEBSART oder INTERAKTIVE BE- TRIEBSART. In diese Betriebsart kann während der System- Ingangsetzung eingetreten werden, oder es kann in sie als Ergebnis eines kritischen Fehlers während der automatischen Betriebsart eingetreten werden. Diese Betriebsart ermöglicht die spezielle Festlegung, welche diagnostischen Einrichtungen zu betreiben sind, und sie ermöglicht auch die Verwendung von Hardware-/Software-Rastern und einer Vorfall-/Verlaufslogik, um den Zustand des Systemes zu halten oder zu prüfen.

COMPUTERSYSTEM-HAUPTRAHMEN-DIAGNOSESCHNITTSTELLE:

Die Diagnosetests für den Hauptprozessor 30, die Speichersteuereinheit 32 und die zentralabhängige Nahtstelle 500 werden vom Anwenderschnittstellenprozessor 100 her ausgelöst. Hier funktioniert der Anwenderschnittstellenprozes sor wie folgt:

(a) er setzt das Rechnersystemnetz in Gang;

(b) er sorgt für den Orts- und Fern-Wartungszugriff zum Rechnersystemnetz. Dies umfaßt die Schnittstelle zum Haupt-Zentralprozessor 30 und den Einbau von Schiebeketten in das Rechennetzsystem und steuert die System-Taktgeber und die Vorfallanalyse, um das Rechnersystemnetz zu halten;

(c) er spricht auf Echtzeit-Unterbrechungen, wie etwa Steuerspe icherpar ität und Super -Haltunterbrechungen vom Rechnersystem her an;

(d) er liefert die Software (Soft-Vorderwand) für das Rechensystemnetz.

Die Hardware des Anwenderschnittstellenprozessors ist in ihrer Funktionsweise in Verbindung mit den Fig. 1 bis 9 der Beschreibung erörtert.

RECHENSYSTEM-EIN-AUSGABE-DIAGNOSESCHNITTSTELLE:

Der Anwenderschnittstellenprozessor 100 ist ein Prozessor, der eine begrenzte Ein-Ausgabe-Befähigung hat. Der Anwenderschnittstellenprozessor (UIP) 100 kann mit peripheren Einrichtungen, die in das System eingebunden sind, über die Datenverbindungsschnittstelle kommunizieren. Der Anwenderschnittstellenprozessor 100 liefert durch die Stromsteuerkarte 50 die Verbindung zum Fern-Unterstützungszen trum, das als 50r in Fig. 1A gezeigt ist. Dies dient dazu, die Fern-Diagnosefunktionen zu gestatten.

Der Anwenderschnittstellenprozessor 100 stellt auch die Verbindung zu den örtlichen Terminals für die Wartungsfunktion und für die Funktion des betrieblichen Anzeigeterminals 100t her. Zusätzlich sorgt der Anwenderschnittstellenprozessor 100 für die Testsammelleitungsfunktion über die Burroughs-Direktschnittstelle (BDI) (gezeigt in Fig. 1B, Fig. 1D).

Der Anwenderschnittstellenprozessor (UIP) 100 hat die Fähigkeit, mit peripheren Einrichtungen zu kommunizieren, um die Systemwartung herzustellen, den Betreiber-Mikrokode in den Zugriffsspeicher (RAN) zu laden, Diagnosen durchzuführen, die Fern-Wartung zu ermöglichen und für eine Halt- Eingabe zu sorgen. Die Software-Programme, die dies durchführen, liegen in den peripheren Einrichtungen, deren Datenübertragungsprozessoren mit der Datenübertragungs- Schnittstelle verbunden sind (d. h. Systemwartungsprogramme, die vom Anwenderschnittstellenprozessor 100 benutzt werden).

WARTUNGS-TERMINAL- UND BEDIENUNGSPERSON-ANZEIGE-TERMINAL- FUNKTIONEN:

Der Anwenderschnittstellenprozessor UIP kommuniziert mit Anschlüssen über die TDI-Verbindung (Terminal-Direkt- Schnittstelle).

Diese Terminals liefern die separaten Fenster zum Rechnersystemnetz. Ein Fenster tritt auf, wenn sich das System in der Wartungsbetriebsart befindet und der Terminal ein Wartungs-Anzeigeterminal (MDT) ist. In dieser Betriebsart kann der Benutzer zum Status Zugriff haben, kann Systemdiagnosen durchführen und kann Funktionen mit niedrigem Niveau durchführen. Das andere Fenster tritt auf, wenn sich das System unter Steuerung des Hauptsteuerprogramms (MCP) befindet. Der Terminal ist ein ODT oder Anzeigeterminal für die Bedienungsperson. Der Anwenderschnittstellenprozessor (UIP) 100 liefert die Funktion des Anzeigeterminals für die Bedienungsperson/Datenverarbeitungsprozessoren für das System. Bis zu zwei Anzeigeterminals für die Bedienungsperson können in jedem Rechner-Systemnetz ausgebildet sind.

DIE DATENVERBINDUNGSSCHNITTSTELLE:

Der Anwenderschnittstellenprozessor (UIP) 100 kann über die Datenschnittstellenprozessoren mit der Datenverbindungsschnittstelle kommunizieren, die in Fig. 1B, 1C und 1D gezeigt ist. Für diesen Datenverbindungsprozessor werden die Befehle des Anwenderschnittstellenprozessors (UIP) 100 wie Befehle aussehen, die von der zentralabhängigen Nahtstelle 500 (Fig. 1C und 1B) gesendet sind, d. h. der Anwenderschnittstellenprozessor 100 hat die Fähigkeit, Einrichtungen zu steuern, die an die Datenverbindungsschnittstelle angeschlossen sind.

Es gibt acht verfügbare Adressen (0-7) für Datenverbindungsprozessoren auf der Datenverbindungsschnittstelle. Der Anwenderschnittstellenprozessor (UIP) 100 nimmt die erste Adresse (0) der Datenverbindungsschnittstelle ein. Ein Drucker-Banddaten-Verbindungsprozessor nimmt einen Steckplatz ein, da er ein Ein-Karten-Datenverbindungsprozessor ist und weil er logisch für zwei Datenverbindungsprozessoren angesehen wird, die mit zwei Arten peripherer Einrichtungen kommunizieren.

Ein SMD-DLP (Speichermoduldiskette-Datenverbindungsprozessor) nimmt eine vierte Adresse auf der Datenverbindungsschnittstelle ein. Dies stellt vier Adressen für die Erweiterung zur Verfügung.

Der Anwenderschnittstellenprozessor 100 kann mit peripheren Einrichtungen durch Senden von Ein-Ausgabe-Deskriptoren an die Datenverbindungsprozessoren und durch Rückempfang von Ein-Ausgabe-Resultatdeskriptoren von den Datenverbindungsprozessoren kommunizieren.

Um die Systemausbildung zu bestimmen, sendet der Anwenderschnittstellenprozessor (UIP) 100 eine Test-Ein-Ausgabe- Operation an die peripheren Einrichtung an der Datenverbindungsschnittstelle. Aus dieser Information kann eine Datenverbindungsschnittstellen-Ausbildungstabelle gebaut werden.

Das Rechnersystemnetz, das hier offenbart ist, kann mehrere UIO (Universal Ein-Ausgabe-)Basen aufweisen. Eine Basis umfaßt alle Datenverbindungsprozessoren und die peripheren Einrichtungen an der Datenverbindungsschnittstelle. Eine separate Basis kann auch auf der Nachrichtenniveau- Schnittstellen-(MLI)-Nahtstelle der zentralabhängigen Nahtstelle 500 ausgebildet sein, wie in den Fig. 1B und 1C zu sehen ist.

Der Anwenderschnittstellenprozessor 100 kann nicht unmittelbar mit den peripheren Einrichtungen an der Nachrichtenniveau-Schnittstelle kommunizieren. Somit müssen die 5oftware-Programme und die Dateien, die von dem Anwenderschnittstellenprozessor 100 benutzt werden, um Diagnosen und andere Wartungsfunktionen durchzuführen, in den peripheren Einrichtungen liegen, deren Datenverbindungsprozessoren an der Datenverbindungsschnittstelle anliegen.

Die Unterstromsetzung des betriebenen Rechnersystemnetzes ist eine automatische Folge von Ereignissen, die im allgemeinen keinen Eingriff der Bedienungsperson erfordert, ausgenommen in bestimmten, speziellen Fällen. Wenn der Fehlerweg nicht funktionell ist (beispielsweise arbeitet eine Systemdiskette nicht), dann sind andere Mittel vorgesehen, um das System wieder auf Stand zu bringen. Mehrere Möglichkeiten, die den Eingriff der Bedienungsperson erfordern, sind hier die folgenden:

(a) Eingriff der Bedienungsperson, wie gefordert, um einen Kaltstart oder Kühlstart durchzuführen, der es erforderlich macht, ein E-Betriebsart- Programm ("Lader" genannt) einzuladen;

(b) der Eingriff der Bedienungsperson ist erforderlich, um die Ausbildung des Ein-Ausgabe-Systems an der Nachrichtenverbindungsschnittstelle zu bestimmen -- dies erfordert auch das Einladen eines E-Betriebsart-Programms, das Utiloader genannt ist;

(c) Benutzen einer Halt-Eingabeeinheit, die nicht die Fehler-Halt-Eingabeeinheit ist -- dies erfordert seitens der Bedienungsperson einen Eingriff, der die Ladung eines alternativen Betreiber-Mikrokodes durchführt.

Es kann vemerkt werden, daß sowohl der Utiloader als auch der Loader auf peripheren Einrichtungen vorliegen, die an die Datenverbindungsschnittstelle angeschlossen sind.

ANWENDERSCHNITTSTELLENPROZESSOR-DIAGNOSEFÄHIGKEIT:

Der Anwenderschnittstellenprozessor (UIP) 100 hat eine Vorkehrung für einige Diagnosefähigkeiten für das Ein-Ausgabe-Subsystem. Der Anwenderschnittstellenprozessor (UIP) 100 kann die Konfiguration an der Datenverbindungsschnittstelle bestimmen und somit einen grundlegenden Schnittstellentest vorsehen. Zusätzlich kann der Anwenderschnittstellenprozessor (UIP) 100 den Selbsttest an der Speichermoduldiskette und den Drucker-Band-Datenverbindungsprozessoren einleiten.

Schließlich führt der Anwenderschnittstellenprozessor (UIP) Tests an anderen Datenverbindungsprozessoren durch, die Teil der Systemkonfiguration sind, und zwar über die Burroughs-Direktschnittstelle (BDI), d. h. die Test-Sammelleitungs-Funktion.

Der Anwenderschnittstellenprozessor 100 (über den PCC 40) stellt auch die Verbindung zum abgesetzten Unterstützungszentrum 50r für Ferndiagnosen her.

Während ein bevorzugtes Ausführungsbeispiel des Anwenderschnittstellenprozessors und seines Wartungs-Subsystems beschrieben wurde, können andere äquivalente Ausführungsformen innerhalb der Konzepte dieser Offenbarung entwickelt werden, die nachfolgend durch die folgenden Ansprüche definiert werden:


Anspruch[de]

1. Anwenderschnittstellenprozessor (UIP 100) für Unterstützungs- und Wartungstätigkeiten in einem Rechnernetz mit einem Verarbeitungsrechner (30/32) und einem Ein-Ausgabe-Subsystem (5003), das über Datenverbindungsprozessoren (Ein-Ausgabe-Regler, DLP, 100d) an periphere Einheiten angeschlossen ist, und für funktionelle Doppeloperationen bei den Datenverbindungen zwischen sich selbst und dem genannten Verarbeitungsrechner (30/32) sowie zwischen sich selbst und den genannten Datenverbindungsprozessoren (DLP, lood) über eine vom Verarbeitungsrechner abhängige Anschlußdaten-Zwischenübertragungs-Schnittstelle (HDP), wobei der Anwenderschnittstellenprozessor (UIP) die folgenden Merkmale aufweist:

a) ein Mikroprozessor-Subsystem mit den folgenden Merkmalen:

a1) eine Mikroprozessor-Einrichtung (110) zum Ausführen von Anweisungen und Wartungsdaten-Übertragungsoperationen, wobei die Mikroprozessor-Einrichtung (110) an eine Speichereinrichtung (150a, 150b; 170), an eine Anzahl von Reihenverbindungsreglern (200; 200a, 200b), eine Anzahl von Ein-Ausgabe-Nahtstelleneinrichtungen (407, 408, 409) und an einem programmierbaren Prioritäts-UnterbrechungSregler (800) angeschlossen ist;

a2) die genannte Speichereinrichtung weist die folgenden Merkmale auf:

a2a) eine programmierbare Ablesespeichereinrichtung (RPOM 170) zum Speichern von Instruktionsdaten;

a2b) eine Zugriffsspeichereinrichtung (RAN 150a, I50b) zum zeitweisen Speichern eines Kodes zum Bewirken der Auslösungs- und Wartungsroutinen;

a3) die Anzahl von Reihenverbindungsreglern (200, 200a, 200b) liefert Reihendatenkanäle (A, B) für Datenverbindungsleitungen zu einer ersten Gruppe externer Einheiten und ist zum Betreiben von programmierbaren Unterbrechungssignalen betreibbar;

a4) die genannte Anzahl von Ein-Ausgabe-Nahtstelleneinrichtungen (407, 408, 409) für den parallelen Datenübertragungsanschluß in zwei Richtungen an eine zweite Gruppe externer Einheiten, wobei mindestens eine der genannten Anzahl von Ein-Ausgabe-Nahtstelleneinrichtungen imstande ist zur Mustererkennung und zur Erzeugung eines Unterbrechungssignals infolge des Erkennens eines speziellen Musters;

a5) eine programmierbare Prioritäts-Unterbre chungs-Reglereinrichtung (PRITC) (800), die an die genannte Mikroprozessor-Einrichtung (110) angeschlossen ist, um Unterbrechungssignale aus den genannten Reihenverbindungsreglern (200, 200a, 200b) aus der genannten Ein-Ausgabe-Nahtstelleneinrichtung (407, 408, 409) und aus einer Vielzahl programmierbarer Intervallzeitglieder (700) Unterbrechungssignale zu empfangen und der Priorität nach zu klassifizieren, und auch zum Empfangen von Unterbrechungssignalen aus einem Doppelfunktionsregler (180) mit:

a5a) einer Einrichtung zum Ausgeben eines Vektordatensignals an die genannte Mikroprozessor-Einrichtung (110), um eine Wartungsrountine in Abhängigkeit von der Quelle des genannten Unterbrechungssignals auszuwählen;

a6) die genannte Vielzahl programmierbarer Intervall-Zeitglieder (700) zum Empfang von Anweisungsdaten aus der genannten Mikroprozessor-Einrichtung (110) und zum Liefern programmierter Zeitintervallsignale an die genannte Prioritäts-Unterbrechungs-Reglereinrichtung (800);

b) die genannte Doppelfunktions-Reglereinrichtung (180) ist an die Mikroprozessor-Einrichtung (110), an die genannten Reihenverbindungsregler (200, 200a, 200b) und an die genannte Prioritätsunterbrechungsreglereinrichtung (800) angeschlossen, wobei der genannte Doppelfunktionsregler (180) eine Schnittstelle für die Datenübertragungen über die genannte, vom Verarbeitungsrechner bzw. zentralabhängige Anschlußdaten-Übermittlungsschnittstelle herstellt und eine Doppelfunktion liefert, um es dem Anwenderschnittstellenprozessor (UIP 100) zu ermöglichen, entweder als Verarbeitungssystem oder als peripherer Regler wirksam zu sein, wobei der Anwenderschnittstellenprozessor die folgenden Merkmale aufweist:

b1) eine Einrichtung zum Durchführen von Übertragungsoperationen als übergeordnete Einrichtung über die genannte, vom Verarbeitungsrechner bzw. zentralabhängige Anschlußdaten-Übertragungs-Schnittstelle (HDP) an den genannten Datwenverbindungsprozessor (DLP, 100d); und

b2) eine Einrichtung zum Ausführen von Datenübertragungsvorgängen an den genannten Verarbeitungsrechner (30/32) als eine untergeordnete Einrichtung über eine Daten-Sammelverbindung (100b).

2. Anwenderschnittstellenprozessor nach Anspruch 1, worin jeder der genannten Reihenverbindungsregler (200, 200a, 200b) zwei unabhängige, serielle, voll duplex-geeignete Datenverbindungskanäle (A, B) liefert, die mit sowohl synchronen als auch asynchronen Protokollen betreibbar sind.

3. Anwenderschnittstellenprozessor nach Anspruch 1, worin jeder der genannten Reihenverbindungsregler (200, 200a, 200b) als eine untergeordnete, unterbrechungsgesteuerte Einrichtung wirksam ist, die von Prioritätssignalen aus der genannten Prioritäts-Unterbrechungs-Reglereinrichtung (800) abhängig ist.

4. Anwenderschnittstellenprozessor nach Anspruch 1, worin jeder Reihenverbindungsregler (200, 200a, 200b) die folgenden Merkmale aufweist:

(a) eine Senderabschnitteinrichtung (240) mit den folgenden Merkmalen:

(a1) eine Einrichtung (WR6, 238), (WR7, 236) zum Programmieren von Gleichlaufzeichen in einer Byte-orientierten Betriebsart;

(a2) eine Einrichtung (WR6, 238) zum Programmieren- eines Gleichlaufzeichens mit 6 Bit oder 8 Bit für eine Mono-Gleichlauf-Betriebsart;

(a3) eine Einrichtung (WR6, 238), (WR7, 236) zum Programmieren eines 15-Bit-Gleichlauf zeichens in einer Bi-Gleichlaufs-Betriebsart; und

(a4) eine Einrichtung zum Programmieren für asynchrone Datenverbindung.

5. Anwenderschnittstellenprozessor nach Anspruch 4, worin jeder Reihenverbindungsregler (200, 200a, 200b) die folgenden Merkmale aufweist:

(a) eine Empfängerabschnitteinrichtung (232, 234) mit den folgenden Merkmalen:

(a1) eine Registereinrichtung (FiFo) zum Puffern von mindestens 3 Bytes an ankommenden Daten in der Asynchron-/Synchron-Betriebsart;

(a2) eine Einrichtung (280) zum Verzögern mindestens dreier Bits von Reihendaten in einer Synchron-Betriebsart.

6. Anwenderschnittstellenprozessor nach Anspruch 5, worin die genannte Empfängerabschnitteinrichtung (232, 234) die folgenden Merkmale aufweist:

(a) eine Einrichtung (SISYNC, 282) zum Aufsuchen von Bit- oder Byte-Mustern und zu deren Ermittlung, die zu einem programmierten Bit- oder Byte-Muster passen, und zum Herstellen eines Synchronisierungssignales.

7. Anwenderschnittstellenprozessor nach Anspruch 1, worin die genannte Mikroprozessor-Einrichtung (110) auf jeden der genannten Reihenverbindungsregler (200, 200a, 200b) eingestellt werden kann, um in einer zyklischen Abfrage-Betriebsart oder einer, unterbrechungs-Betriebsart zu arbeiten, wobei die genannte Mikroprozessor-Einrichtung die folgenden Merkmale aufweist:

(a) eine zyklische Abfrageeinrichtung, um zu bestimmen, ob der genannte Reihenverbindungsregler (200, 200a, 200b) einen Daten-Empfangs- oder Daten-Sende-Betrieb erfordert, und um den Datenübertragungsvorgang ohne Unterbrechungen durchzuführen; und

(b) eine Einrichtung, um zu bestimmen, wenn Empfangs- oder Sende-Vorgänge in einem Reihenverbindungsregler (200, 200a, 200b) erforderlich sind, mittels Unterbrechungssignalen.

8. Anwenderschnittstellenprozessor nach Anspruch 1, worin jede der Ein-Ausgabe-Nahtstellen (407, 408, 409) die folgenden Merkmale aufweist:

(a) zwei parallele 8-Bit-Universal-Nahtstellen (407, 408), die Austausch-Datenübertragungsoperationen an die genannte zweite Gruppe externer Einheiten herstellen; und

(b) eine parallele 4-Bit-Sonderzweck-Nahtstelle, um Austauschleitungen für jede der genannten beiden 8-Bit-Universal-Nahtstellen (409) herzustellen.

9. Anwenderschnittstellenprozessor nach Anspruch 8, worin jede der genannten Ein-Ausgabe-Nahtstelleneinrichtungen (407, 408, 409) die folgenden Merkmale aufweist:

(a) eine Einrichtung (412) zum Ermitteln, wenn ein ankommendes Datenmuster mit einem vorprogrammierten Muster übereinstimmt;

(b) eine Einrichtung (412), um eine Unterbrechung an die Mikroprozessor-Einrichtung (110) zu signalisieren, wenn die genannte Übereinstimmung stattfindet;

(c) eine Abfrageeinrichtung, um zu bestimmen, wenn der genannte Reihenverbindungsregler eine Empfangsdaten- oder Sendedaten-Operation erfordert, und um die genannte Datenübertragungsoperation ohne Unterbrechnungen auszuführen; und

(d) eine Einrichtung zum Bestimmen, wenn Empfangs- oder Sende-Operationen in den Verbindungsreglern (200, 200a, 200b) erforderlich sind, mittels Unterbrechungssignalen.

10. Anwenderschnittstellenprozessor nach Anspruch 1, worin die genannte Doppelzweck-Regeleinrichtung (180) das folgende Merkmal aufweist:

(a) eine Einrichtung zum Ausführen von Impuls-Datenübertragungen von Datenblöcken an die genannte erste Gruppe und die zweite Gruppe externer Einheiten.

11. Anwenderschnittstellenprozessor nach Anspruch 1, der das folgende Merkmal aufweist:

(a) eine abgepufferte Schnittstelleneinrichtung, die eine Einrichtung zur Datenübertragung zum Haupt- Verarbeitungsrechner und von diesem her umfaßt.







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