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Dokumentenidentifikation DE3887109T2 16.06.1994
EP-Veröffentlichungsnummer 0318952
Titel Halbleiterspeichervorrichtung mit einer gleichzeitigen Löschfunktion für einen Teil der Speicherdaten.
Anmelder Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, JP
Erfinder Sakurai, Takayasu c/o Patent Division K.K.Toshiba, Minato-ku Tokyo 105, JP
Vertreter Eitle, W., Dipl.-Ing.; Hoffmann, K., Dipl.-Ing. Dr.rer.nat.; Lehn, W., Dipl.-Ing.; Füchsle, K., Dipl.-Ing.; Hansen, B., Dipl.-Chem. Dr.rer.nat.; Brauns, H., Dipl.-Chem. Dr.rer.nat.; Görg, K., Dipl.-Ing.; Kohlmann, K., Dipl.-Ing.; Ritter und Edler von Fischern, B., Dipl.-Ing.; Kolb, H., Dipl.-Chem. Dr.rer.nat., Pat.-Anwälte; Nette, A., Rechtsanw., 81925 München
DE-Aktenzeichen 3887109
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument En
EP-Anmeldetag 30.11.1988
EP-Aktenzeichen 881199764
EP-Offenlegungsdatum 07.06.1989
EP date of grant 12.01.1994
Veröffentlichungstag im Patentblatt 16.06.1994
IPC-Hauptklasse G11C 8/00
IPC-Nebenklasse G11C 7/00   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung, insbesondere auf eine Halbleiterspeichereinrichtung mit der Funktion des gleichzeitigen Löschens oder Voreinstellens eines Teils der Speicherdaten

Es ist bekannt, daß einige herkömmliche Systeme, die Halbleiterspeichereinrichtungen verwenden, eine Funktion zum gleichzeitigen Löschen oder Voreinstellen aller Speicherdaten besitzen. Beispielsweise wird eine solche Funktion häufig bei einem Bildspeicher gefordert. Halbleiterspeichereinrichtungen mit dieser Funktion sind in weitem Umfang in Gebrauch; vgl. beispielsweise die Druckschrift US-A-4 489 404.

Nun ist es aber zum gleichzeitigen Löschen der Speicherdaten aller Speicherzellen auf "0", oder zum Voreinstellen derselben auf "1" erforderlich, gleichzeitig alle Wortleitungen in den gewählten Zustand oder auf Pegel "1" zu setzen. Daher nimmt der Stromverbrauch zu, so daß auch der Spitzenstrom steigt, wodurch das Leistungsquellenrauschen hervorgerufen wird. Das Leistungsquellenrauschen beeinflußt die peripheren Schaltungen der Speichereinrichtung sowie verschiedene andere Einrichtungen im System. Um weiter alle Wortleitungen gleichzeitig in den gewählten Zustand zu versetzen ist es erforderlich, in der Ausgangsstufe des Zeilendekodierers eine zusätzliche Schaltung vorzusehen. Das Vorhandensein der zusätzlichen Schaltung ruft eine Verzögerung der Betriebsgeschwindigkeit im normalen Betriebsmodus hervor (bei dem eine bestimmte Zelle der Speicherzellen angesteuert wird und Daten in die gewählte Speicherzelle eingelesen bzw. aus dieser ausgelesen werden).

Bei einem System mit dieser Halbleiterspeichereinrichtung verwendet, ist es manchmal erforderlich, mit hoher Geschwindigkeit gleichzeitig die Speicherdaten nicht der gesamten, sondern nur eines Teils der Speicherfläche auf "0" zu löschen bzw. sie auf "1" voreinzustellen. Beispielsweise ist es beim Cache-Speicher erforderlich, im Startzeitpunkt des Systembetriebs gültige Bits im Etikettenabschnitt auf "0" zu löschen und zu spezifizieren, daß der Inhalt des Cash- Speichers im Anfangszustand falsch ist. Die bekannten Systeme, die die Halbleiterspeichereinrichtung benutzt, können jedoch die genannten Anforderungen nicht erfüllen.

Es ist demgemäß ein Ziel der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung zu schaffen, die eine Funktion zum gleichzeitigen, mit hoher Geschwindigkeit erfolgenden Löschen bzw. Voreinstellen von Daten eines Teils der Speicherfläche besitzt, ohne durch das Auftreten des Leistungsquellenrauschens und der Verringerung der Operationsgeschwindigkeit der normalen Operation eine falsche Operation auszulösen.

Dieses Ziel wird mit einem Halbleiterspeicher gemäß den beigefügten Ansprüchen 1, 7 und 13 erreicht.

Gemäß einer der Ausführungsformen der Erfindung wird eine Halbleiterspeichereinrichtung geschaffen, die aufweist: einen ersten Speicherzellenfeldabschnitt mit in Matrixform angeordneten Speicherzellen; eine Zeilendekodiereinrichtung zum Ansteuern von Zeilen der Speicherzellen im ersten Speicherzellenfeldabschnitt; eine erste Spaltendekodiereinrichtung zum Ansteuern der Spalten der Speicherzellen im ersten Speicherzellenfeldabschnitt; einen zweiten Speicherzellenabschnitt mit Speicherzellen in Matrixform, deren Zeilen jenen des ersten Speicherzellenfeldabschnittes entsprechen; eine zweite Spaltendekodiereinrichtung zum Ansteuern der Spalten der Speicherzellen im zweiten Speicherzellenfeldabschnitt; und logische Toreinrichtungen zwischen entsprechenden Zeilen der Speicherzellen der ersten und zweiten Speicherzellenfeldabschnitte.

Bei diesem Aufbau ist jede Zeile der Speicherzellen des ersten Speicherzellenfeldabschnitts im Normalbetrieb durch die logischen Tore an eine entsprechende Zeile der Zeilen der Speicherzellen im zweiten Speicherzellenfeldabschnitt angeschlossen, so daß die Übertragung der Ausgabe des Zeilendekodierers an den zweiten Speicherzellenfeldabschnitt ermöglicht wird. Wenn das selbe Datum gleichzeitig in jede der Speicherzellen des zweiten Speicherzellenfeldabschnitts eingeschrieben wird, werden alle Spalten im zweiten Speicherzellenfeldabschnitt mit Hilfe des zweiten Spaltendekodierers angesteuert, und alle Zeilen der Speicherzellen im zweiten Speicherzellenfeldabschnitt werden durch die logischen Tore auf einen Ansteuerpegel eingesetzt.

Dementsprechend können Daten eines Teilbereichs des Speichers (zweiter Speicherzellenfeldabschnitt) gleichzeitig mit hoher Geschwindigkeit gelöscht oder voreingestellt werden. Da dabei ein anderer Bereich des Speicherzellenfeldes (erster Speicherzellenfeldabschnitt) nicht aktiviert wird, kann der Stromverbrauch auf einen kleinen Wert reduziert werden, verglichen mit dem Fall, bei dem der gesamte Bereich des Speicherzellenfeldes gleichzeitig angesteuert wird und die Zunahme des Spitzenstroms nicht unterdrückt werden kann. Somit werden die periphere Schaltung der Speichereinrichtung und weitere Einrichtungen des Systems durch das Leistungsquellenrauschen nicht fälschlicherweise betätigt. Da es weiter nicht erforderlich ist, in der Ausgangsstufe des Zeilendekodierers eine zusätzliche Schaltung vorzusehen, wird die Operationsgeschwindigkeit im Normalbetriebsmodus nicht verringert.

Es kann somit eine Halbleiterspeichereinrichtung geschaffen werden, die die Funktion des gleichzeitigen, mit hoher Geschwindigkeit erfolgenden Löschens bzw. Voreinstellens von Daten eines Teilbereichs der Speicherfläche besitzt, ohne durch das Leistungsquellenrauschen und das Verringern der Operationsgeschwindigkeit eine falsche Operation im normalen Betriebsmodus hervorzurufen.

Die Erfindung geht klarer aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen hervor.

Fig. 1 ist ein Blockdiagramm zur Veranschaulichung des Aufbaus einer Halbleiterspeichereinrichtung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 ist eine Schaltung, die den Aufbau einer in der Schaltung der Fig. 1 benutzten Speicherzelle zeigt;

Fig. 3 ist eine logische Schaltung, die ein Beispiel eines in der Schaltung der Fig. 1 benutzten logischen Tors zeigt;

Fig. 4 und 5 sind Schaltungen, die jeweils einen weiteren Aufbau einer in der Schaltung der Fig. 1 benutzten Speicherzelle zeigen;

Fig. 6 ist ein Blockschaltbild zur Veranschaulichung einer Abänderung der in Fig. 1 dargestellten Halbleiterspeichereinrichtung;

Fig. 7 und 8 sind Schaltungen, die den Aufbau einer in der Schaltung der Fig. 6 benutzten Simultanansteuerschaltung zeigen;

Fig. 9 und 10 sind Blockschaltbilder zur Veranschaulichung von Abänderungen der in Fig. 1 dargestellten Halbleiterspeichereinrichtung;

Fig. 11 ist ein Schaltungsdiagramm, das das Speicherzellenfeld und dessen periphere Schaltung der Halbleiterspeichereinrichtung gemäß einer zweiten Ausführungsform der Erfindung zeigt;

Fig. 12 ist eine Schaltung, die den Aufbau einer Abänderung des in Fig. 11 dargestellten Speicherzellenfeldes zeigt;

Fig. 13 und 14 sind logische Schaltungen, die jeweils einen anderen Aufbau des logischen Tors des in Fig. 11 dargestellten Speicherzellenfeldes zeigen; und

Fig. 15 und 16 sind Schaltungen, die im einzelnen den Aufbau einer logischen Schaltung mit der gleichen Funktion wie das in den Fig. 13 und 14 dargestellte logische Tor zeigen.

Fig. 1 ist ein Blockschaltbild zur Veranschaulichung der Halbleiterspeichereinrichtung gemäß einer ersten Ausführungsform der Erfindung. Ein Adressiersignal ADD wird an den Adressenpuffer 11 geliefert. Ein Zeilenadressiersignal, das in dem im Adressenspeicher 11 vorübergehend gespeicherten Adressiersignal ADD enthalten ist, wird an den Zeilendekodierer 12 geliefert. Ein Spaltenadressiersignal, das in dem im Adressenpuffer 11 vorübergehend gespeicherten Adressiersignal ADD enthalten ist, wird an Spaltendekodierer 13-1 und 13-2 geliefert. Der Spaltendekodierer 13-2 hat, zusätzlich zur normalen Funktion des Dekodierens des Spaltenadressiersignals zum Ansteuern einer der Spalten die Funktion des gleichzeitigen Ansteuerns aller Spalten. Die vom Zeilendekodierer 12 kommende dekodierte Ausgabe des Zeilenadressiersignals wird über die Wortleitungen WL1 bis WLn an das Speicherzellenfeld 14 geliefert. Das Speicherzellenfeld 14 enthält dynamische Speicherzellen MC, von denen jede aus einem Transistor und einem Kondensator besteht, wie Fig. 2 zeigt. Jedes Speicherzellenfeld 14 umfaßt den Normalspeicherzellenfeldabschnitt 14-1 und den Löschspeicherzellenfeldabschnitt 14-2, in den das gleiche Datum gleichzeitig eingeschrieben werden kann (beispielsweise können Daten gleichzeitig gelöscht werden). Logische Tore 15-1 bis 15-n sind zwischen dem Speicherzellenfeldabschnitt 14-1 und dem Löschspeicherzellenfeldabschnitt 14-2 angeordnet. Eine Eingangsklemme jedes der logischen Tore 15-1 bis 15-n ist an eine entsprechende Leitung der Wortleitungen WL1 bis WLn des Speicherzellenfeldabschnitts 14-1 angeschlossen, während die andere Eingangsklemme des Tors an die Steuersignalleitung 16 angeschlossen ist, an die von außerhalb der Speichereinrichtung her das Löschsignal CL geliefert wird. Die Ausgangsklemmen der logischen Tore 15-1 bis 15-n sind jeweils an Wortleitungen WL(n+1) des Löschspeicherzellenfeldabschnitts 14-2 angeschlossen. Wie Fig. 3 zeigt, besteht jedes der logischen Tore 15-1 bis 15-n aus einem ODER-Tor 15.

Eine vom Spaltenadressendekodierer 13-1 gelieferte dekodierte Ausgabe des Spaltenadressiersignals wird an den Speicherzellenfeldabschnitt 14-1 über den Richtungsverstärker 17-1 und die Bit-Leitungen BL1 bis BLj geliefert. Eine vom Spaltenadressendekodierer 13-2 gelieferte dekodierte Ausgabe des Spaltenadressiersignals wird an den Speicherzellenfeldabschnitt 14-2 über den Richtungsverstärker 17-2 und die Bit-Leitungen BL(j+1) bis BLm geliefert. Eine Ladeschaltung 18-1 ist zwischen den Speicherzellenfeldabschnitt 14-1 und die Leistungsquelle VDD geschaltet, und eine Ladeschaltung 18-2 ist zwischen den Löschspeicherzellenfeldabschnitt 14-2 und die Leistungsquelle VDD geschaltet. Lese-/Schreibschaltungen 19-1 bzw. 19-2 sind an die Spaltendekodierer 13-1 bzw. 13-2 angeschlossen, so, daß Daten ausgelesen werden, die in den Speicherzellenfeldabschnitten 14-1 und 14-2 gespeichert sind, oder daß von außen her gelieferte Daten in die Speicherzellenfeldabschnitte eingeschrieben werden. Eingabe-/Ausgabeschaltungen 20-1 und 20-2 sind an die Lese-/Schreibschaltungen 19-1 und 19-2 angeschlossen, um Daten einzugeben bzw. auszugeben. Die Speicherdaten werden von der angesteuerten Speicherzelle MC über die Bit-Leitungen BL1 bis BLm, die Richtungsverstärker 17-1 bzw. 17-2, die Lese-/Schreibschaltungen 19-1 bzw. 19-2 und die Eingabe-/Ausgabeschaltungen (E/A) 20-1 bzw. 20-2 ausgegeben. Weiter werden Einschreibedaten DA in die vom Zeilendekodierer 12 bzw. vom Zeilendekodierer 13-1 bzw. 13-2 angesteuerten Speicherzellen MC über die E/A-Schaltungen 20-1 bzw. 20-2, die Lese-/Schreibschaltungen 19-1 bzw. 19-2, die Richtungsverstärker 17-1 bzw. 17-2, und die Bit- Leitungen BL1 bis BLm eingeschrieben.

Die Steuerschaltung 21 führt die gesamte Steueroperation der Speichereinrichtung durch. Die Steuerschaltung 21 wird von außen her mit einem Chipfreigabesignal , einem Lese-/Schreibsignal R/W, einem Ausgangsfreigabesignal , einem Zeitgabeimpuls TP, und dergleichen beliefert. Die Operation des Richtungsverstarkers 16-1 wird durch das Richtungsverstärkerfreigabesignal SE1 gesteuert, das von der Steuerschaltung 21 ausgegeben wird, während die Operation des Richtungsverstärkers 16-2 vom Richtungsverstärkerfreigabesignal SE2 gesteuert wird. Weiter wird die Operation der Lese-/Schreibschaltung 19-1 vom Lesefreigabe-/Schreibfreigabesignal RE1/WE1 gesteuert, das von der Steuerschaltung 21 ausgegeben wird, während die Operation der Lese-/Schreibschaltung 19-2 vom Lesefreigabe/Schreibfreigabesignal RE2/WE2 gesteuert wird. Die Operation der E/A-Schaltung 20-1 wird vom Ausgangsfreigabesignal OE1 gesteuert, das von der Steuerschaltung 21 geliefert wird, während die Operation der E/A-Schaltung 20-2 vom Ausgangsfreigabesignal OE2 gesteuert wird.

Nachfolgend wird der Betrieb der in Fig. 1 dargestellten Halbleiterspeichereinrichtung beschrieben. Im normalen Betriebsmodus wird das an die Steuersignalleitung 16 gelieferte Löschsignal CL auf Pegel "0" eingestellt. Ein vom Zeilendekodierer 12 an die Wortleitungen WL1 bis WLn des Speicherzellenfeldabschnitts 14-1 ausgegebenes dekodiertes Signal wird weiter über die logischen Tore 15-1 bis 15-n an die Wortleitungen WL(n+1) bis WL2n des Löschspeicherzellenfeldabschnitts 14-2 geliefert. Anders ausgedrückt sind die Wortleitungen WL1 bis WLn jeweils an die entsprechenden Wortleitungen WL(n+1) bis WL2n angeschlossen. Auf diese Weise kann der Normalbetrieb durchgeführt werden, bei dem eine der Speicherzellen MC angesteuert wird, so daß Daten aus der angesteuerten Speicherzelle gelesen oder in diese eingeschrieben werden können.

Die normale Einschreiboperation wird wie folgt durchgeführt. Zuerst wird, wenn das Chipfreigabesignal CE auf Pegel "0" gesetzt ist, die Speichereinrichtung unter der Kontrolle der Steuerschaltung 21 in den Freigabezustand versetzt. Wenn das Lese-/Schreibsignal R/W in den Schreibmodus gesetzt ist, werden von der Steuerschaltung 21 Richtungsverstärkerfreigabesignale SE1 und SE2 sowie Schreibfreigabesignale WE1 und WE2 ausgegeben. Die Folge ist, daß die Richtungsverstärker 17-1 und 17-2 in den Freigabezustand versetzt werden, während die Lese/Schreibschaltungen 19-1 und 19-2 in den Einschreibezustand versetzt werden. Weiter werden die E/A-Schaltungen 20-1 und 20-2 durch die von der Steuerschaltung 21 ausgegebenen Ausgangsfreigabesignale OE1 und OE2 in den Eingabezustand versetzt. Dann wird das Adressiersignal ADD an den Adressenpuffer 11 geliefert; das Zeilenadressiersignal, das in dem vorübergehend im Adressenpuffer 11 gespeicherten Adressiersignal enthalten ist, wird an den Zeilendekodierer 12 geliefert, während das Spaltenadressiersignal an die Spaltendekodierer 13-1 und 13-2 geliefert wird. Eine der Wortleitungen WL1 bis WLn wird durch den Zeilendekodierer 12 angesteuert, während eine der Bit-Leitungen BL1 bis BLm durch die Spaltendekodierer 13-1 und 13-2 angesteuert wird. Wenn eine der Wortleitungen WL1 bis WLn angesteuert ist, wird auch eine der der gewählten Wortleitung entsprechenden Wortleitungen WL(n+1) bis WL2n entsprechend (oder der an die gewählte Wortleitung über das logische Tor. 15 angeschlossen) angesteuert. Dementsprechend wird die im Speicherzellenfeld 14 befindliche Speicherzelle MC in einer Position angesteuert, in der sich die angesteuerte Wortleitung WL und die angesteuerte Bit-Leitung BL kreuzen. Daten DA werden in die angesteuerte Speicherzelle MC über die E/A-Schaltungen 20-1 und 20-2, die Lese-/Schreibschaltungen 19-1 und 19-2, die Richtungsverstärker 17-1 und 17-2 und die Bit-Leitungen BL1 bis BLm eingeschrieben.

Die normale Ausleseoperation wird wie folgt durchgeführt. Wenn das Schreib-/Lesesignal R/W in den Lesemodus gesetzt ist, werden von der Steuerschaltung 21 die Richtungsverstärkerfreigabesignale SE und SE2 sowie die Lesefreigabesignale RE1 und RE2 ausgegeben. Infolgedessen werden die Richtungsverstärker 17-1 und 17-2 in den Freigabezustand, und die Lese-/Schreibschaltungen 19-1 und 19-2 in den Auslesezustand versetzt. Weiter werden von der Steuerschaltung 21 Ausgangsfreigabesignale OE1 und OE2 ausgegeben, um die E/A-Schaltungen 20-1 und 20-2 in den Ausgabezustand zu versetzen. Dann wird das Adressiersignal ADD an den Adressenpuffer 11 geliefert; ein Zeilenadressiersignal, das in dem im Adressenpuffer 11 vorübergehend gespeicherten Adressiersignal enthalten ist, wird an den Zeilendekodierer 12 geliefert, während ein Spaltenadressiersignal an die Spaltendekodierer 13-1 und 13-2 geliefert wird. Eine der Wortleitungen WL1 bis WLn, und eine der Wortleitungen WL(n+1) bis WL2n entsprechend der angesteuerten Wortleitung, werden durch den Zeilendekodierer 12 angesteuert, während eine der Bit-Leitungen BL1 bis BLm durch die Spaltendekodierer 13-1 und 13-2 angesteuert wird. Dementsprechend wird die im Speicherzellenfeld 14 befindliche Speicherzelle MC angesteuert. Daten, die in der angesteuerten Speicherzelle MC gespeichert sind, werden durch die Bit-Leitungen BL1 bis BLm, die Richtungsverstärker 17-1 und 17-2, die Lese-/Schreibschaltungen 19-1 und 19-2, und die E/A-Schaltungen 20-1 und 20-2 ausgegeben.

Die Löschoperation des gleichzeitigen Löschen- der Speicherzellen MC im Löschspeicherzellenfeldabschnitt 14-2 wird wie folgt durchgeführt. Zunächst wird das an die Steuersignalleitung 16 gelieferte Löschsignal CL auf Pegel "1" gesetzt. Infolgedessen werden die Ausgangssignale der logischen Tore 15-1 bis 15-n auf Pegel "1" gesetzt; und auch die Potentiale der Wortleitungen WL(n+1) bis WL2n werden sämtlich auf Pegel "1" gesetzt, unabhängig von der Ausgabe des Zeilendekodierers 12. Unmittelbar bevor das Löschsignal CL auf Pegel "1" gesetzt wird, werden alle Bit-Leitungen BL(j+1) bis BLm durch den Spaltendekodierer 13-2 gleichzeitig angesteuert. Dann wird ein Signal mit Pegel "0" gleichzeitig als Einschreibedatum in jede Speicherzelle MC des Löschspeicherzellenfeldabschnitts 14 über die E/A-Schaltung 20-2, die Schreib-/Leseschaltung 19-2 und den Richtungsverstärker 17-2 eingeschrieben. Somit werden alle Speicherdaten der Speicherzellen MC im Löschspeicherzellenfeldabschnitt 14-2 gleichzeitig gelöscht.

In diesem Zeitpunkt sind die Wortleitungen WL1 bis WLn des Normalspeicherzellenfeldabschnitts 14-1 nicht aktiviert. Unerwünschter Strom wird also nicht im Speicherzellenfeldabschnitt 14-1 verbraucht, so daß die Zunahme des Spitzenstroms verringert und das Auftreten des Leistungsquellenrauschens unterdrückt wird. Die peripheren Schaltungen der Speichereinrichtung und andere Einrichtungen des Systems, können also nicht fälschlicherweise in Betrieb genommen werden. Da es weiter nicht erforderlich ist, eine zusätzliche Schaltung in der Ausgangsstufe des Zeilendekodierers 12 vorzusehen, wird darüber hinaus die Operationsgeschwindigkeit des normalen Betriebsmodus nicht herabgesetzt.

In einem Falle, daß alle Speicherdaten im Löschspeicherzellenfeldabschnitt 14-2 auf Pegel "1" voreingestellt sind, werden alle Bit-Leitungen BL(j+1) bis BLm durch den Spaltendekodierer 13-2, unmittelbar vor dem Setzen des Löschsignals CL auf Pegel "1", angesteuert. Dann wird ein Signal mit Pegel "1" als Einschreibedatum gleichzeitig in jede Speicherzelle MC des Löschspeicherzellenfeldabschnitts 14-2 über die E/A- Schaltung 20-2, die Lese-/Schreibschaltung 19-2 und den Richtungsverstärker 17-2 eingeschrieben. In diesem Falle kann die gleiche Wirkung erzielt werden wie die bei der oben beschriebenen Simultanlöschoperation erzielte Wirkung.

Bei der vorstehenden Erläuterung wird unterstellt, daß die Speicherzellen MC dynamische Zellen sind; doch kann sie auch auf statische Speicherzellen angewandt werden, wie in Fig. 4 oder 5 dargestellt ist. Gemäß Fig. 4 besteht eine Speicherzelle MC aus sechs MOS-Transistoren Q1 bis Q6. MOS-Transistoren Q1 mit P-Kanal und MOS-Transistoren Q2 mit N-Kanal werden unter Bildung eines CMOS-Inverters 22 kombiniert. MOS-Transistoren Q3 mit P-Kanal und MOS-Transistoren Q4 mit N-Kanal werden unter Bildung eines CMOS-Inverters 23 kombiniert. Eine Eingangsklemme des CMOS-Inverters 22 ist an eine Ausgangsklemme des CMOS-Inverters 23 angeschlossen, während eine Ausgangsklemme des CMOS-Inverters 22 an eine Eingangsklemme des CMOS-Inverters 23 angeschlossen ist, um eine Latch-Schaltung zu bilden. Der zwischen der Source und dem Drain verlaufende Strompfad des Übertragungs-MOS-Transistors Q5 mit N-Kanal ist zwischen die Ausgangsklemme des CMOS-Inverters 22 und die Bit-Leitung BL geschaltet. Der zwischen der Source und dem Drain verlaufende Strompfad des Übertragungs-MOS- Transistors Q6 mit N-Kanal ist zwischen die Ausgangsklemme des CMOS-Inverters 23 und die Bit-Leitung geschaltet. Die Gateelektroden der MOS-Transistoren Q5 und Q6 sind an die Wortleitung WL angeschlossen.

Die in Fig. 5 dargestellte Speicherzelle umfaßt die MOS- Transistoren Q7 bis Q10 mit N-Kanal, sowie zwei Ladewiderstände R1 und R2. Ein Ende des Widerstands R1 ist an die Leistungsquelle VDD angeschlossen, während das andere Ende des Widerstands an das eine Ende des Strompfads des MOS-Transistors Q7 sowie an die Gateelektrode des MOS- Transistors Q8 angeschlossen ist. Ein Ende des Widerstands R2 ist an die Leistungsquelle VDD angeschlossen, während das andere Ende des Widerstands an das eine Ende des Strompfades des MOS-Transistors Q8 sowie an die Gateelektrode des MOS-Transistors Q7 angeschlossen ist. Das andere Ende jedes der MOS-Transistoren Q7 und Q8 ist geerdet. Weiter ist ein Ende des Strompfades des Übertragungs-MOS-Transistors Q9 mit einem Anschlußknoten zwischen dem Widerstand Rl und dem MOS-Transistor Q7 verbunden, während das andere Ende des Pfades an die Bit- Leitung WL angeschlossen ist. Ein Ende des Strompfades des Übertragungs-MOS-Transistors Q10 ist mit einem Anschlußknoten zwischen dem Widerstand R2 und dem MOS- Transistor Q8 verbunden, während das andere Ende an die Bit- Leitung angeschlossen ist.

Im Falle, daß Speicherzellen MC des in den Fig. 4 oder 5 dargestellten Aufbaus in der Schaltung der Fig. 1 verwendet werden, kann im wesentlichen die gleiche Wirkung und Betriebsweise erreicht werden wie im Falle der dynamischen Speicherzelle. Dabei ist es jedoch erforderlich, zwei Bit- Leitungen anstelle einer einzigen Bit-Leitung zu verwenden, d. h., ein Paar von Bit-Leitungen BL und , an das Signale mit umgekehrter Phasenbeziehung geliefert werden.

Fig. 6 zeigt eine Abänderung der Halbleiterspeichereinrichtung der Fig. 1. Bei der Schaltung der Fig. 6 ist zusätzlich eine Simultanansteuerschaltung 30 zum gleichzeitigen Ansteuern der Bit-Leitungen BL(j+1) bis BLm in der Schaltung der Fig. 1 vorgesehen. In diesem Falle muß der Spaltendekodierer 13-2 nicht die Funktion des gleichzeitigen Ansteuerns der Bit-Leitungen BL(j+1) bis BLm haben. Da der übrige Aufbau der gleiche wie der der Schaltung der Fig. 1 ist, sind die mit der Schaltung der Fig. 1 übereinstimmenden Teile mit den gleichen Bezugszeichen versehen, so daß ihre Erläuterung entfällt. Die Simultanansteuerschaltung 30 dient zum gleichzeitigen Setzen der Bit-Leitungen BL(j+1) bis BLm auf Pegel "0" oder "1", basierend auf dem Pegel des Löschsignals CL.

Fig. 7 zeigt den detaillierten Schaltungsaufbau der Simultanansteuerschaltung 30 in der Schaltung der Fig. 6. Die Strompfade zwischen den Sources und den Drains der MOS- Transistoren 30-1 bis 30-(m-j) mit N-Kanal sind zwischen die Bit-Leitungen BL(j+1) bis BLm und die Erdungsklemme geschaltet. Die Gateelektroden der NOS-Transistoren 31-1 bis 31-(m-j) sind an die Steuersignalleitung 32 angeschlossen, an die das Löschsignal CL geliefert wird.

Bei diesem Aufbau beeinflußt die Simultanansteuerschaltung 30 nicht den Betrieb der Speichereinrichtung, da alle MOS- Transistoren 31-1 bis 31-(m-j) in den AUS-Zustand gesetzt werden, wenn das Löschsignal CL auf Pegel "0" gesetzt wird. Wenn hingegen das Löschsignal CL auf Pegel "1" gesetzt wird, werden alle MOS-Transistoren 31-1 bis 31-(m-j) eingeschaltet, während die Bit-Leitungen BL(j+1) bis BLm entladen werden, wodurch deren Potentiale auf Pegel "0" gesetzt werden. Dabei werden alle Speicherzellen MC des Löschspeicherzellenfeldabschnitts 14-2 angesteuert und die Speicherdaten in den Speicherzellen MC gleichzeitig zu "0" gelöscht, da die Ausgaben der logischen Tore 15-1 bis 15-n auf Pegel "1" gesetzt werden.

Fig. 8 zeigt einen weiteren detaillierten Schaltungsaufbau der Simultanansteuerschaltung 30 in der Schaltung der Fig. 6. Die Schaltung der Fig. 8 wird dazu benutzt, den Speicherzellenfeldabschnitt 14-2 gleichzeitig auf den Pegel "1" voreinzustellen. Die Strompfade zwischen den Sources und den Drains der MOS-Transistoren 33-1 bis 33-(m-j) mit P-Kanal sind mit den Bit-Leitungen BL(j+1) bis BLm in Reihe geschaltet. Die Gate-Elektroden der MOS-Transistoren 33-1 bis 33-(m-j) sind an die Steuersignalleitung 32 angeschlossen, an die das Löschsignal CL geliefert wird.

Bei diesem Aufbau beeinflußt die Simultanansteuerschaltung 30 nicht die Operation der Speichereinrichtung, da die MOS- Transistoren 33-1 bis 33-(m-j) sämtlich in den EIN-Zustand versetzt werden, wenn das Löschsignal den Pegel "0" besitzt. Wenn hingegen das Löschsignal CL den Pegel "1" aufweist, werden die MOS-Transistoren 33-1 bis 33-(m-j) in den AUS- Zustand versetzt, wodurch die Bit-Leitungen BL(j+1) bis BLm vom Richtungsverstärker 17-2 getrennt werden. In diesem Zeitpunkt wird die Ladeschaltung 18-2 durch die Steuerschaltung 21 angesteuert (oder die Ladeschaltung 18-2 kann durch den Pegel des Löschsignals CL angesteuert werden), um die Bit-Leitungen BL(j+1) bis BLm auf den Pegel "1" vorzuladen. Da jetzt die Ausgänge der logischen Tore 15-1 bis 15-n auf Pegel "1" gesetzt sind, werden alle Speicherzellen MC im Löschspeicherzellenfeldabschnitt 14-2 angesteuert. Die in den Speicherzellen MC abgelegten Speicherdaten werden gleichzeitig auf Pegel "1" voreingestellt.

Fig. 9 zeigt den Aufbau einer Abänderung der in Fig. 1 dargestellten Schaltung. In Fig. 9 sind die Teile, die mit denjenigen der in Fig. 1 dargestellten Schaltung übereinstimmen, mit den gleichen Bezugszeichen versehen, so daß deren Erläuterung entfällt. In diesem Falle ist zusätzlich ein Zähler 40 zum aufeinanderfolgenden Spezifizieren der Adressen des Speicherzellenfeldabschnitts 14-1 für jede Zeile in der Schaltung der Fig. 1 vorgesehen. Der Betrieb des Zählers 40 wird durch das Zählersteuersignal CCS kontrolliert, das von der Steuerschaltung 21 geliefert wird. Das Ausgangssignal des Zählers 40 wird an den Zeilendekodierer 12 geliefert.

Bei diesem Aufbau wird die Lese-/Schreiboperation und die simultane Löschoperation (bzw. Voreinstelloperation) in gleicher Weise durchgeführt, wie unter Bezugnahme auf Fig. 1 beschrieben. Zusätzlich zu der obigen Operation kann die Operation des aufeinanderfolgenden Löschens (oder Voreinstellens) des Speicherzellenfeldabschnitts 14-1 für jede Wortleitung WL in der Schaltung der Fig. 9 durchgeführt werden. D.h., daß der Zähler 40 den Zählwert entsprechend dem von der Steuerschaltung 21 gelieferten Zählersteuersignal CCS abwärts oder aufwärts zählt. Der Zählwert wird als Zeilenadressiersignal an den Zeilendekodierer 12 geliefert, und die Wortleitungen WL1 bis WLn werden nacheinander angesteuert. Dabei werden alle Bit- Leitungen BL1 bis BLj durch eine Ausgabe des Zeilendekodierers 13-1 angesteuert. In diesem Zustand wird ein Signal mit Pegel "1" oder "0" als Eingangsdatum in eine Speicherzelle MC eingeschrieben, die an eine der angesteuerten Wortleitungen angeschlossen ist. Die gleiche Operation wird bei jeder Wortleitung zum Löschen oder Voreinstellen von Daten im Speicherzellenfeldabschnitt 14-1 für jede Wortleitung WL durchgeführt.

Fig. 10 zeigt den Aufbau einer Abänderung der in Fig. 1 dargestellten Speichereinrichtung. Bei der Speichereinrichtung ist das Speicherzellenfeld 14 in drei Speicherbereiche unterteilt, also in den Normalspeicherzellenfeldabschnitt 14-1 und in die Löschspeicherzellenfeldabschnitte 14-2 und 14-3, wobei in jedem von ihnen Daten gleichzeitig gelöscht oder voreingestellt werden können. Logische Tore 15-1 bis 15-n sind zwischen dem Speicherzellenfeldabschnitt 14-1 und dem Löschspeicherzellenfeldabschnitt 14-2 angeordnet, während logische Tore 15-(n+1) bis 15-2n zwischen den Löschspeicherzellenfeldabschnitten 14-2 und 143 vorgesehen sind. Jedes der logischen Tore 15-1 bis 15-2n besteht aus einem ODER-Tor, wie beispielsweise Fig. 3 zeigt. Eine erste Eingangsklemme jedes logischen Tores 15-1 bis 15-n ist an eine entsprechende Leitung der Wortleitungen WL1 bis WLn angeschlossen; eine zweite Eingangsklemme der Tore ist an die Steuersignalleitung 16-1 angeschlossen, an die das Löschsignal CL1 geliefert wird; und eine Ausgangsklemme ist an eine entsprechende Leitung der Wortleitungen WL(n+1) bis WL2n angeschlossen. Eine erste Eingangsklemme jedes logischen Tores 15-(n+1) bis 15-2n ist an eine entsprechende Leitung der Wortleitungen WL(n+1) bis WL2n angeschlossen; eine zweite Eingangsklemme der Tore ist an die Steuersignalleitung 16-2 angeschlossen, an die das Löschsignal CL2 geliefert wird, und eine Ausgangsklemme ist an eine entsprechende Leitung der Wortleitungen WL(2n+1) bis WL3n angeschlossen. Richtungsverstärker 17-1 bis 17-3, Spaltendekodierer 13-1 bis 13-3, Lese-/Schreibschaltungen 19-1 bis 19-3 und Ausgangsschaltungen 20-1 bis 20-3, die von Ausgangssignalen der Steuerschaltung 21 gesteuert werden, sind jeweils für die Speicherzellenfeldabschnitte 14-1 bis 14-3 vorgesehen.

Die Schaltung mit dem obigen Aufbau entspricht der Schaltung der Fig 1, ausgenommen, daß die Simultanlöschoperation in bezug auf die zwei Löschspeicherzellenfeldabschnitte 14-2 und 14-3 durchgeführt wird. Im normalen Operationsmodus sind die Steuersignale CL1 und CL2 auf Pegel "0" gesetzt. Daher ermöglichen die logischen Tore 15-1 bis 15-n die Übertragung der Potentiale der Wortleitungen WL1 bis WLn an die Wortleitungen WL(n+1) bis WL2n, während die logischen Tore 15-(n+1) bis 15-2n die Übertragung der Potentiale der Wortleitungen WL(n+1) bis WL2n an die Wortleitungen WL(2n+1) bis WL3n ermöglichen. Infolgedessen kann eine der Speicherzellen MC im Speicherzellenfeld 14 angesteuert werden, so daß die normale Einschreibe- bzw. Ausleseoperation in bezug auf die angesteuerte Speicherzelle durchgeführt wird.

Die simultane Löschoperation (oder Voreinstelloperation) wird wie folgt ausgeführt. Zuerst wird das Löschsignal CL1 auf Pegel "1" eingestellt (das Löschsignal CL2 wird auf Pegel "0" eingestellt), um gleichzeitig die Wortleitungen WL(2n+1) bis WL3n anzusteuern und auf Pegel "1" zu setzen. In diesem Zeitpunkt werden die Bit-Leitungen BL(2j+1) bis BL3j durch den Spaltendekodierer 13-3 unter der Kontrolle der Steuerschaltung 21 gleichzeitig angesteuert. In diesem Zustand wird ein Signal mit Pegel "0" als Einschreibedatum in jede Speicherzelle MC des Löschspeicherzellenfeldabschnitts 14-3 eingeschrieben, so daß gleichzeitig der gesamte Anteil des Löschspeicherzellenfeldabschnitts 13-3 auf Pegel "0" gelöscht wird. Wenn weiter ein Signal mit Pegel "1" als Eingangsdatum in jede Speicherzelle MC des Löschspeicherzellenfeldabschnitts 14-3 eingeschrieben wird, wird der gesamte Anteil des Löschspeicherzellenfeldabschnitts 14-3 gleichzeitig auf Pegel "1" voreingestellt.

Als nächstes wird der Löschspeicherzellenfeldabschnitt 14-2, wie erforderlich, gelöscht. In diesem Falle wird das Löschsignal CL2 auf Pegel "1" gesetzt, so daß die Wortleitungen WL(n+1) bis WL2n gleichzeitig angesteuert und auf Pegel "1" gesetzt werden. In diesem Zeitpunkt werden die Bit-Leitungen BL(j+1) bis BL2j durch den Spaltendekodierer 13-2 unter der Kontrolle der Steuerschaltung 21 gleichzeitig angesteuert. Falls in diesem Zustand ein Signal mit Pegel "0" als Eingangsdatum in jede Speicherzelle MC des Löschspeicherzellenfeldabschnitts 14-2 eingeschrieben wird, wird der gesamte Anteil des Löschspeicherzellenfeldabschnitts 14-1 gleichzeitig auf Pegel "0" gelöscht. Wenn jedoch ein Signal mit Pegel "1" als Eingangsdatum in jede Speicherzelle MC des Löschspeicherzellenfeldabschnitts 14-2 eingeschrieben wird, wird der gesamte Anteil des Löschspeicherzellenfeldabschnitts 14-2 gleichzeitig auf Pegel "1" voreingestellt.

Die Schaltung mit dem obigen Aufbau entspricht derjenigen der Fig. 1, wobei jedoch der Löschspeicherzellenfeldabschnitt zusätzlich vorgesehen ist; und weiter werden im wesentlichen der gleiche Betrieb und die gleiche Wirkung erzielt, die bei der Schaltung der Fig. 1 erreicht werden.

Bei der Schaltung der Fig. 10 werden zwei Löschspeicherzellenfeldabschnitte verwendet, doch ist es natürlich auch möglich, mehr als zwei Löschspeicherzellenfeldabschnitte zu verwenden. In diesem Falle können die Löschspeicherzellenfeldabschnitte in der Weise gesteuert werden, daß sie individuell gelöscht werden; oder es können gleichzeitig ungeradzahlige oder geradzahlige Löschspeicherzellenfeldabschnitte durch Verwenden zweier Löschsignale gelöscht werden. Weiter ist es möglich, die Löschspeicherzellenfeldabschnitte in obere und untere Gruppen zu unterteilen, und die beiden Gruppen der Löschspeicherzellenfeldabschnitte durch Verwenden zweier Löschsignale zu steuern. Es ist ferner möglich, die Löschspeicherzellenfeldabschnitte in drei oder mehr Gruppen zu unterteilen und sie selektiv zu löschen oder voreinzustellen.

Fig. 11 zeigt den Aufbau eines Speicherzellenfeldes in einer Halbleiterspeichereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform wird jede der Zeilen im Speicherzellenfeld durch duale Wortleitungen angesteuert. Die Halbleiterspeichereinrichtung, bei der duale Wortleitungen zum Ansteuern verwendet werden, ist in der Druckschrift USP 4 618 945 von den Erfindern dieser Anmeldung und anderen offenbart.

Das Speicherzellenfeld 50 umfaßt einen Normalspeicherzellenfeldabschnitt 50A und einen Löschspeicherzellenfeldabschnitt 50B, die gleichzeitig gelöscht oder voreingestellt werden können. Der Speicherzellenfeldabschnitt 50A ist in eine Vielzahl von Blöcken 51-1 bis 51-x unterteilt, von denen jeder eine Vielzahl von Spalten aufweist; weiter sind gemeinsame Hauptwortleitungen MWL1 bis MWLn für entsprechende Zeilen von Blöcken 51-1 bis 51-x und für den Löschspeicherzellenabschnitt 50B vorgesehen. Sekundärwortleitungen SWL1 bis SWLn sind für entsprechende Zeilen von Blöcken 51-1 bis 51-x und für den Löschspeicherzellenfeldabschnitt 50B vorgesehen. Weiter sind Blockansteuerleitungen BS1 bis BSx und eine Löschblockansteuerleitung CBS jeweils in den Blöcken 51-1 bis 51-x und im Löschspeicherzellenfeldabschnitt 50B vorgesehen, die sich in einer Richtung erstrecken, die die Wortleitungen MWL1 bis MWLn kreuzt. Ein Ausgangssignal der Blockansteuerschaltung 60 wird an die Blockansteuerleitungen BS1 bis BSx und an die Löschblockansteuerleitung CBS geliefert. Eine Eingabeklemme eines logischen Tors (beispielsweise eines NOR-Tors) 52 ist an die Hauptwortleitung MWL angeschlossen, während die andere Eingangsklemme an die Ansteuerleitung BS angeschlossen ist. Die Ausgangsklemme des Tors ist mit der Sekundärwortleitung SWL verbunden. Die Speicherzellen MC sind an die Sekundärleitungen SWL1 bis SWLn und an die Bit-Leitungen BL angeschlossen. Das logische Tor 53 umfaßt ein ODER-Tor 53-1 und ein NAND-Tor 53-2. Eine Eingangsklemme des ODER-Tors 53-1 ist an die Hauptwortleitung MWL angeschlossen, während die andere Eingangsklemme an die Löschblockansteuerleitung CBS angeschlossen ist. Die Ausgangsklemme des Tors ist mit einer Eingangsklemme des NAND-Tors 53-2 verbunden. Die andere Eingangsklemme des NAND-Tors 53-2 ist mit der Steuersignalleitung 54 verbunden, an die das Löschsignal CL geliefert wird, während die Ausgangsklemmen des Tors an eine entsprechende Leitung der Sekundärwortleitungen SWL1 bis SWLn angeschlossen sind.

Als nächstes wird die Betriebsweise der Schaltung mit dem obigen Aufbau erläutert. Zuerst werden die Blockansteuerleitungen BS1 bis BSx durch ein Ausgangssignal der Blockansteuerschaltung 60 selektiv auf den Pegel "0" gesetzt, so daß ein entsprechender Block der Blöcke 51-1 bis 51-x aktiviert wird. Auch wenn die Hauptwortleitung MWL in den aktiven Zustand (oder auf Pegel "0") eingestellt ist, werden die Speicherzellen MC so lange nicht aktiviert, bis der Block angesteuert wird, wodurch es möglich ist, den Leistungsverbrauch zu verringern. Wenn das Löschsignal CL auf Pegel "0" gesetzt wird, werden alle Sekundärwortleitungen SWL1 bis SWLn des Löschspeicherzellenfeldabschnitts 50B auf Pegel "1" gesetzt, wodurch gleichzeitig die "0" in alle Speicherzellen MC eingegeben wird. Um zur Durchführung der normalen Operation auf den Löschspeicherzellenfeldabschnitt 50B zuzugreifen, wird das Löschsteuersignal CL auf Pegel "1" gesetzt, während das Löschblockansteuersignal CWS auf Pegel "0" gesetzt wird (aktiviert wird). Die Folge ist, daß, wenn die Hauptleitung MWL selektiv auf Pegel "0" gesetzt wird (aktiviert wird), eine entsprechende Leitung der Sekundärwortleitungen SWL auf Pegel "1" gesetzt wird.

Fig. 12 zeigt einen anderen Aufbau des Löschspeicherzellenfeldabschnitts 50B in der Schaltung der Fig. 11. Bei der Schaltung der Fig. 12 sind zwei Steuersignalleitungen 54-1 und 54-2 vorgesehen, an die zwei Löschsignale CL1 und CL2 geliefert werden. Die

Steuersignalleitung 54-1 ist mit den logischen Toren 53 in den ungeradzahligen Reihen verbunden, während die Steuersignalleitung 54-2 mit den logischen Toren 53 in den geradzahligen Zeilen verbunden ist.

Bei diesem Aufbau werden die an die Sekundärwortleitungen in den ungeradzahligen Zeilen angeschlossenen Speicherzellen MC gleichzeitig gelöscht oder voreingestellt, entsprechend dem Pegel des Löschsignals CL1, während die an die Sekundärwortleitungen SWL in den geradzahligen Zeilen angeschlossenen Speicherzellen MC gleichzeitig gelöscht oder voreingestellt werden, entsprechend dem Pegel des Löschsignals CL2. Wenn drei oder mehr Steuersignalleitungen vorgesehen sind, ist es möglich, den Löschspeicherzellenfeldabschnitt 50B in eine größere Anzahl von Gruppen zu unterteilen und die Speicherzellengruppe gleichzeitig selektiv zu löschen oder voreinzustellen.

In einer Speichereinrichtung, bei der der Löschspeicherzellenfeldabschnitt 50B der Fig. 11 stets in den zugreifbaren Zustand versetzt ist, kann das Löschblockansteuersignal CBS fortgelassen werden, wobei ein in den Fig. 13 oder 14 dargestelltes logisches Tor als das logische Tor in jeder Zeile benutzt werden kann. Die Schaltung der Fig. 13 enthält das NAND-Tor 55, an das das Signal CL der Löschsteuersignalleitung 54 und das Signal der Hauptwortleitung MWL geliefert wird. Die Schaltung der Fig. 14 enthält ein NOR-Tor 55, an das das Signal CL der Löschsteuersignalleitung 54 und das Signal der Hauptwortleitung MWL geliefert wird; und sie weist einen Inverter 57 zum Umkehren des Ausgangssignals des NOR-Tores 56 auf.

Die Fig. 15 und 16 zeigen jeweils den detaillierten Aufbau einer Schaltung, die die gleiche Funktion wie die des in den Fig. 13 und 14 dargestellten logischen Tores besitzt. Zwei benachbarte Hauptwortleitungen sind gemeinsam mit den Logikschaltungen verbunden. Die Logikschaltungen können daher im Vergleich zu den in den Fig. 13 und 14 dargestellten logischen Toren-aus einer kleineren Anzahl von Elementen aufgebaut werden. Die in Fig. 15 dargestellte Logikschaltung umfaßt einen MOS-Transistor Q10 mit P-Kanal, MOS-Transistoren Q11 und Q12 mit N-Kanal, und MOS-Transistoren Q13 mit P-Kanal, deren Strompfade in Reihe zwischen die Leistungsquellenklemmen VDD geschaltet sind. Die Gates der MOS-Transistoren Q10 und Q11 sind mit der Hauptwortleitung MWLi verbunden, während die Gates der MOS- Transistoren Q12 und Q13 mit der Hauptwortleitung MWL(i+1) verbunden sind. Ein Ende des Strompfades des MOS-Transistors Q14 ist mit dem Anschlußknoten zwischen den MOS-Transistoren Q11 und Q12 verbunden, während das andere Ende des Pfades geerdet ist. Das Gate des Transistors ist an die Steuersignalleitung 54 angeschlossen, an die das Löschsignal CL geliefert wird. Weiter ist ein Anschlußknoten zwischen den MOS-Transistoren Q10 und Q11 mit einem Ende der Sekundärwortleitung SWL1 verbunden. Der Strompfad des MOS- Transistors Q15 ist zwischen die Leistungsquellenklemme VDD und die Sekundärwortleitung SWLi geschaltet, während das Gate des Transistors an die Steuersignalleitung 54 angeschlossen ist. In gleicher Weise ist ein Anschlußknoten zwischen den MOS-Transistoren Q12 und Q13 mit einem Ende der Sekundärwortleitung SWL(i+1) verbunden. Der Strompfad des MOS-Transistors Q16 ist zwischen die Leistungsquellenklemme VDD und die Sekundärwortleitung SWL(i+1) geschaltet, während das Gate des Transistors an die Steuersignalleitung 54 angeschlossen ist.

Bei diesem Aufbau werden die MOS-Transistoren Q15 und Q16, wenn das Löschsignal CL auf Pegel "0" eingestellt wird, in den EIN-Zustand versetzt, während der MOS-Transistor Q14 in den AUS-Zustand versetzt wird. Der im AUS-Zustand befindliche MOS-Transistor Q14 veranlaßt das Einstellen der MOS-Transistoren Q10 bis Q13 in den AUS-Zustand. Die Folge ist, daß die Sekundärwortleitung SWLi durch den MOS- Transistor Q15 auf den Pegel "1" vorgeladen wird, während die Sekundärwortleitung SWL(i+1) durch den MOS-Transistor Q16 auf Pegel "1" vorgeladen wird. Wenn das Löschsignal CL auf Pegel "1" gesetzt wird, werden die MOS-Transistoren Q15 und Q16 in den AUS-Zustand versetzt, während der MOS- Transistor Q14 in den EIN-Zustand versetzt wird. Der im EIN- Zustand befindliche MOS-Transistor Q14 veranlaßt die MOS- Transistoren Q10 und Q11, als Inverter zu wirken, wodurch das Potential der Hauptwortleitung MWLi invertiert und an die Sekundärwortleitung WLi übertragen wird. Weiter wirken die MOS-Transistoren Q13 und Q12 als Inverter, so daß das Potential der Hauptwortleitung MWL(i+1) invertiert und an die Sekundärwortleitung SWL(i+1) übertragen wird. Somit kann die gleiche Funktion wie die der in den Fig. 13 und 14 dargestellten Schaltung erreicht werden.

Bei der Schaltung der Fig. 16 ist die Anzahl der Elemente im Vergleich zur Schaltung der Fig. 15, reduziert (nämlich um einen einzelnen MOS-Transistor bzw. um den MOS-Transistor Q14). D.h., daß anstelle der Verwendung des MOS-Transistors Q14, wie bei der Schaltung der Fig. 15, die Steuersignalleitung 58, an die das invertierte Signal CL des Löschsignals CL geliefert wird, verwendet wird, und daß ein Anschlußknoten zwischen den MOS-Transistoren Q11 und Q12 mit der Steuersignalleitung 58 verbunden wird.

Bei diesem Aufbau werden die MOS-Transistoren Q15 und Q16 in den EIN-Zustand versetzt, wenn die Steuersignale und CL jeweils auf die Pegel "0" und "1" gesetzt werden. Das Löschsignal mit Pegel "1" veranlaßt das Versetzen der MOS- Transistoren Q10 bis Q13 in den AUS-Zustand. Dementsprechend wird die Sekundärwortleitung SWLi durch den MOS-Transistor Q15 auf Pegel "1" vorgeladen, während die Sekundärwortleitung SWL(i+1) durch den MOS-Transistor Q16 auf Pegel "1" vorgeladen wird. Hingegen werden die MOS- Transistoren Q15 und Q16 in den AUS-Zustand versetzt, wenn die Löschsignale und CL jeweils auf die Pegel "1" und "0" gesetzt werden. Das auf Pegel "0" befindliche Löschsignal CL veranlaßt die MOS-Transistoren Q10 und Q11, als Inverter zu wirken, so daß das Potential der Hauptwortleitung MWLi invertiert und an die Sekundärwortleitung SWLi übertragen wird. Weiter wirken die MOS-Transistoren Q13 und Q12 als Inverter, so daß das Potential der Hauptwortleitung MWL(i+1) invertiert und an die Sekundärwortleitung SWL(i+1) übertragen wird. Dementsprechend kann die Funktion der in den Fig. 13 und 14 dargestellten Schaltung erreicht werden.

Wie oben beschrieben, können gemäß der Halbleiterspeichereinrichtung der vorliegenden Erfindung Daten eines Teils der Speicherfläche mit hoher Geschwindigkeit gleichzeitig gelöscht oder voreingestellt werden, ohne daß eine falsche Operation durch das Auftreten von Leistungsquellenrauschen und eine Verringerung der Operationsgeschwindigkeit im Normalbetrieb verursacht wird.


Anspruch[de]

1. Halbleiterspeichereinrichtung umfassend: einen ersten Speicherzellenfeldabschnitt (14-1) mit in Matrixform angeordneten Speicherzellen (MC); eine Zeilendekodiereinrichtung (12) zum Ansteuern von Zeilen der Speicherzellen im ersten Speicherzellenfeldabschnitt (14-1); und eine erste Spaltendekodiereinrichtung (13-1) zum Ansteuern der Spalten der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-1); gekennzeichnet durch einen zweiten Speicherzellenabschnitt (14-2) mit Speicherzellen (MC), die in Matrixform angeordnet sind, deren Zeilen jenen des ersten Speicherzellenfeldabschnittes (14-1) entsprechen; eine zweite Spaltendekodiereinrichtung (13-2) zum Ansteuern der Spalten der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2); und erste logische Toreinrichtungen (15-1 bis 15-n) zwischen entsprechenden Zeilen der Speicherzellen (MC) der ersten und zweiten Speicherzellenfeldabschnitte (14-1 und 14-2); und weiter

dadurch gekennzeichnet, daß die zweite Spaltendekodiereinrichtung (13-2) eine der Spalten im zweiten Speicherzellenfeldabschnitt (14-2) in einem ersten Betriebsmodus ansteuert, der der normale Betriebsmodus ist, wenn keine der Spalten der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-1) durch die erste Spaltendekodiereinrichtung (13-1) angesteuert wird, und die keine der Spalten des zweiten Speicherzellenfeldabschnitts (14-2) ansteuert, wenn irgendeine der Spalten der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-2) von der ersten Spaltendekodiereinrichtung (13-1) angesteuert wird; wobei die ersten logischen Toreinrichtungen (15-1 bis 15-n) die Zeilen der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-1) an entsprechende Zeilen der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) anschließen, um die Übertragung einer Ausgabe der Zeilendekodiereinrichtung (12) an den zweiten Speicherzellenfeldabschnitt (14-2) zu ermöglichen; und daß die zweite Spaltendekodiereinrichtung (13-2) alle Spalten des zweiten Speicherzellenfeldabschnittes (14-2) ansteuert, und die ersten logischen Toreinrichtungen (15-1 bis 15-n) jede der Zeilen der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) auf einen gewählten Pegel setzen, wenn das selbe Datum in einem zweiten Betriebsmodus gleichzeitig in alle Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) eingeschrieben wird.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die logischen Toreinrichtungen (15-1 bis 15-n) eine Vielzahl von ODER-Toren (15) umfaßt, die entsprechend den jeweiligen Zeilen der Speicherzellen (MC) im ersten und zweiten Speicherzellenfeldabschnitt (14-1 und 14-2) vorgesehen sind; wobei eine Eingangsklemme jedes der ODER-Tore an eine entsprechende Klemme der Zeilen der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-1) angeschlossen ist, während die andere Eingangsklemme so angeschlossen ist, daß sie ein Steuersignal (CL) für die Wahl des ersten Betriebsmodus oder des zweiten Betriebsmodus zum gleichzeitigen Einschreiben des selben Datums in den zweiten Speicherzellenfeldabschnitt (14-2) empfängt; und wobei eine Ausgangsklemme des Tors an eine entsprechende Klemme der Zeilen der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) angeschlossen ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie weiter eine Zählereinrichtung (40) aufweist, die an die Zeilendekodiereinrichtung (12) ein Zeilenadressiersignal liefert, um das gleichzeitige Einschreiben von Daten in jede Zeile der Speicherzellen im zweiten Speicherzellenfeldabschnitt (14-2) zu ermöglichen.

4. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch mindestens einen zusätzlichen Speicherzellenfeldabschnitt (14-3) entsprechend dem zweiten Speicherzellenfeldabschnitt (14-2), eine dritte Spaltendekodiereinrichtung (13-3) entsprechend der zweiten Spaltendekodiereinrichtung (13-2), und zweite logische Toreinrichtungen (16-2) entsprechend den ersten logischen Toreinrichtungen (15-1 bis 15-n), dadurch gekennzeichnet, daß das gleiche Datum gleichzeitig und selektiv in den mindestens einen zusätzlichen Speicherzellenfeldabschnitt (14-3) eingeschrieben wird.

5. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das gleiche Datum "0" ist, und daß das in jeder der Speicherzellen (MC) im Speicherzellenfeldabschnitt (14-2) gespeicherte Datum gelöscht wird.

6. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das gleiche Datum "1" ist, und daß die "1" in jeder der Speicherzellen (MC) des Speicherzellenfeldabschnitts (14-2) voreingestellt wird.

7. Halbleiterspeichereinrichtung umfassend: einen ersten Speicherzellenfeldabschnitt (14-1) mit in Matrixform angeordneten Speicherzellen (MC); eine Zeilendekodiereinrichtung (12) zum Ansteuern von Zeilen der Speicherzellen im ersten Speicherzellenfeldabschnitt (14-1); und eine erste Spaltendekodiereinrichtung (13-1) zum Ansteuern der Spalten der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-1); gekennzeichnet durch einen zweiten Speicherzellenabschnitt (14-2) mit Speicherzellen (MC), die in einer Matrixform angeordnet sind, deren Zeilen jenen des ersten Speicherzellenfeldabschnittes (14-1) entsprechen; eine zweite Spaltendekodiereinrichtung (13-2) zum Ansteuern der Spalten der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2); eine Simultanansteuereinrichtung (30) zwischen der zweiten Spaltendekodiereinrichtung (13-2) und den Bit- Leitungen des zweiten Speicherzellenfeldabschnitts (14-2) zum gleichzeitigen Ansteuern der Spalten der Speicherzellen im zweiten Speicherzellenfeldabschnitt (14-2); und erste logische Toreinrichtungen (15-1 bis 15-n) zwischen entsprechenden Zeilen der Speicherzellen (MC) der ersten und zweiten Speicherzellenfeldabschnitte (14-1 und 14-2); und weiter dadurch gekennzeichnet, daß die logischen Toreinrichtungen (15-1 bis 15-n) die Zeilen der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-1) an entsprechende Zeilen der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) in einem ersten Betriebsmodus anschließen, der der normale Betriebsmodus ist, um die Übertragung einer Ausgabe der Zeilendekodiereinrichtung (12) an den zweiten Speicherzellenfeldabschnitt (14-2) zu ermöglichen; wobei die Simultanansteuereinrichtung (30) die Zeilen des zweiten Speicherzellenfeldabschnittes (14-2) auf einen gewählten Pegel setzt, wenn das selbe Datum in einem zweiten Betriebsmodus gleichzeitig in alle Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (1-2) eingeschrieben wird.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die logischen Toreinrichtungen (15-1 bis 15-n) eine Vielzahl von ODER-Toren (15) umfassen, von denen jedes eine Eingangsklemme besitzt, die an eine entsprechende Klemme der Zeilen der Speicherzellen (MC) im ersten Speicherzellenfeldabschnitt (14-1) angeschlossen ist, während die andere Eingangsklemme für das Empfangen eines Steuersignals (CL) zum Wählen des ersten Betriebsmodus oder des zweiten Betriebsmodus für das gleichzeitige Einschreiben des gleichen Datums im zweiten Speicherzellenfeldabschnitt (14-2) angeschlossen ist, wobei eine Ausgangsklemme an eine entsprechende Klemme der Zeilen der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) angeschlossen ist.

9. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Datum "0" ist, und daß das in jede der Speicherzellen (MC) im Speicherzellenfeldabschnitt (14-2) gespeicherte Datum gelöscht wird.

10. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das gleiche Datum "1" ist, wobei das Datum "1" in jeder Speicherzelle (MC) des Speicherzellenfeldabschnitts (14-2) voreingestellt wird.

11. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Simultanansteuereinrichtung (30) eine Vielzahl von MOS-Transistoren (31-1 bis 31-(n+1)) umfaßt, deren jeder einzelne Strompfad die Verbindung zwischen jeder der Spalten der Speicherzellen im zweiten Speicherzellenfeldabschnitt (14-2) und der Erdklemme herstellt, und daß die Transistoren im zweiten Betriebsmodus eingeschaltet werden, wenn die logischen Speichereinrichtungen (15-1 bis 15-n) das gleichzeitige Einschreiben des selben Datums in die Speicherzellen im zweiten Speicherzellenfeldabschnitt (14-2) ermöglichen, wobei das Datum "0" als dasselbe Datum eingeschrieben wird.

12. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie weiter eine Ladeeinrichtung (18-2) zum Vorladen jeder Zeile der Speicherzellen des Speicherzellenfeldabschnitts (14-2) aufweist, und weiter dadurch gekennzeichnet, daß die Simultanansteuereinrichtung (30) eine Vielzahl von MOS-Transistoren (33-1 bis 33-(m-j)) aufweist, deren Strompfade seriell die Verbindung zwischen den jeweiligen Spalten der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) und einem Richtungsverstärker (17-2) herstellen, und daß die Transistoren im zweiten Betriebsmodus abgeschaltet werden, wenn die logischen Toreinrichtungen (15-1 bis 15-n) das gleichzeitige Einschreiben des selben Datums in die Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) veranlassen, wobei jede der Spalten der Speicherzellen (MC) im zweiten Speicherzellenfeldabschnitt (14-2) vorgeladen werden, so daß das Datum "1" als das gleiche Datum in jede der Speicherzellen im zweiten Speicherzellenfeldabschnitt (14-2) eingeschrieben wird.

13. Halbleiterspeichereinrichtung, die aufweist: eine Gruppe von Speicherzellenfeldern (51-1 bis 51-x), von denen jedes eine Vielzahl von in Matrixform angeordneten Speicherzellen (MC) besitzt; eine Vielzahl von Sekundärwortleitungen, die jeweils an die Zeilen der Speicherzellen (MC) der genannten Gruppe der Speicherzellenfelder (51-1 bis 51-x) angeschlossen sind; Hauptwortleitungen (MWL1 bis MWLn), die jeweils entsprechenden Sekundärwortleitungen (SWL1 bis SWLn) zugeordnet sind und gemeinsam für die Gruppe der Speicherzellenfelder (51-1 bis 51-x) benutzt werden; Ansteuereinrichtungen (52), die den Zeilen jeder der Speicherzellenfelder in der Gruppe der Speicherzellenfelder (51-1 bis 51-x) zugeordnet sind und zum Anschließen jeder der Sekundärwortleitungen (SWL1 bis SWLn) eines angesteuerten einzelnen Feldes der Speicherzellenfelder an eine entsprechende der Hauptwortleitungen (MWL1 bis MWLn), Zeilendekodiereinrichtungen (12) zum Ansteuern der Hauptwortleitungen (MWL1 bis MWLn); erste Spaltendekodiereinrichtungen (13-1) zum Ansteuern der Spalten der Gruppe der Speicherzellenfelder (51-1 bis 51-x);

dadurch gekennzeichnet, daß die Einrichtung weiter aufweist: einen Speicherzellenfeldabschnitt (50B) mit Speicherzellen (MC), die in Matrixform angeordnet sind und deren Zeilen so gesetzt sind, daß sie den Zeilen der zweiten Gruppe der Speicherzellenfelder (51-1 bis 51-x) entsprechen; zweite Spaltendekodiereinrichtungen (13-2) zum Ansteuern der Speicherzellen (MC) im Speicherzellenfeldabschnitt (50B), sowie logische Toreinrichtungen (53) zwischen den Spalten der Speichergruppen der Speicherzellenfelder (51-1 bis 51-x) und den jeweiligen Spalten des Speicherzellenfeldabschnitts (50B); und weiter dadurch gekennzeichnet, daß die zweite Spaltendekodiereinrichtung (13-2) eine Spalte der Speicherzellen (MC) im Speicherzellenfeldabschnitt (50B) im ersten Betriebsmodus ansteuert, der der normale Betriebsmodus ist, wenn keine der Spalten durch die erste Spaltendekodiereinrichtung (13-1) angesteuert wird, und die gleichzeitig alle Spalten der Speicherzellen (MC) im genannten Speicherzellenabschnitt (50B) ansteuert, wenn das selbe Datum im zweiten Betriebsmodus in alle Speicherzellen (MC) des Speicherzellenfeldabschnitts (50B) eingeschrieben wird; wobei die logischen Toreinrichtungen (53) die Hauptwortleitungen (MWL1 bis MWLn) an die jeweiligen Sekundärwortleitungen (SWL1 bis SWLn) des genannten Speicherzellenabschnitts (50B) im ersten Betriebsmodus anschließt; und wobei die logischen Toreinrichtungen (53) gleichzeitig alle Sekundärwortleitungen (SWL1 bis SWLn) des genannten Speicherzellenfeldabschnitts (50B) ansteuern, wenn das selbe Datum im zweiten Betriebsmodus gleichzeitig in die Speicherzellen (MC) des Speicherzellenfeldabschnitts (50B) eingeschrieben wird.

14. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Ansteuereinrichtung eine Vielzahl von NOR-Toren (52) umfaßt, die jeweils mit einer Eingangsklemme an die Hauptwortleitungen (MWL1 bis MWLn), und mit der anderen Eingangsklemme jeweils zum Empfangen von Signalen (BS1 bis BSx) zum Ansteuern der Speicherzellen in der genannten Gruppe der Speicherzellenfelder (51-1 bis 51-x) angeschlossen sind.

15. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die logischen Toreinrichtungen (53) eine Vielzahl von ODER-Toren (53-1) umfassen, die jeweils mit einer Eingangsklemme an die Hauptwortleitungen (MWL-1 bis MWL-n), und mit der anderen Eingangsklemme zum Empfangen von Signalen zur Ansteuerung der Speicherzellen im genannten Speicherzellenfeldabschnitt (50B) angeschlossen sind; und daß die Einrichtung eine Vielzahl von NAND-Toren (53-2) umfaßt, die mit einer Eingangsklemme an entsprechende Ausgangsklemmen der Vielzahl der ODER- Tore (53-1) angeschlossen sind, während sie mit der anderen Eingangsklemme zum Empfangen eines Signals ( ) zum Bestimmen des ersten Betriebsmodus oder des zweiten Betriebsmodus für das gleichzeitige Einschreiben des gleichen Datums in den Speicherzellenfeldabschnitt (50B) angeschlossen sind, und die mit einer Ausgangsklemme an die entsprechenden Sekundärwortleitungen (SWL1 bis SWLn) im genannten Speicherzellenfeldabschnitt (50B) angeschlossen sind.

16. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die logischen Toreinrichtungen (53) eine Vielzahl von NAND-Toren (55) umfassen, die entsprechend den Zeilen der Speicherzellen (MC) der Gruppen der Speicherzellenfelder (51-1 bis 51-x) des Speicherzellenfeldabschnitts (50B) vorgesehen sind, wobei eine Eingangsklemme jedes der NAND-Tore (55) an eine entsprechende Klemme der Hauptwortleitungen (MWL1 bis MWLn) angeschlossen sind, während die andere Eingangsklemme zum Empfangen eines Signals (CL) zum Bestimmen des ersten Betriebsmodus oder des zweiten Betriebsmodus für das gleichzeitige Einschreiben des gleichen Datums im genannten Speicherzellenfeldabschnitt (50B) angeschlossen ist, und eine Ausgangsklemme der Tore an eine entsprechende Klemme der Sekundärwortleitungen (SWL1 bis SWLn) im Speicherzellenfeldabschnitt (50B) angeschlossen ist.

17. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die logischen Toreinrichtungen (53) eine Vielzahl von NOR-Toren (56) umfassen, die entsprechend den Zeilen der Speicherzellen (MC) in der Gruppe der Speicherzellenfelder (51-1 bis 51-x) des Speicherzellenfeldabschnitts (50B) vorgesehen sind, wobei eine Eingangsklemme jedes der NAND-Tore (55) an eine entsprechende Klemme der Hauptwortleitungen (MWL1 bis MWLn) angeschlossen ist, während die andere Eingangsklemme zum Empfangen eines Signals (CL) zum Bestimmen des ersten Betriebsmodus oder des zweiten Betriebsmodus für das gleichzeitige Einschreiben desselben Datums in den genannten Speicherzellenfeldabschnitt (50B) angeschlossen ist, wobei eine Ausgangsklemme an eine entsprechende Klemme der Sekundärwortleitungen (SWL1 bis SWLn) im genannten Speicherzellenfeldabschnitt (50B) angeschlossen ist; und daß die Einrichtung eine Vielzahl von Invertern (57) mit Eingangsklemmen umfaßt, die entsprechend mit Ausgangsklemmen der NOR-Tore (56) verbunden sind, während Ausgangsklemmen entsprechend an Sekundärwortleitungen (SWL1 bis SWLn) des genannten Speicherzellenfeldabschnitts (50B) angeschlossen sind.

18. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß das selbe Datum "0" ist, und daß die Daten, die in jeder der Speicherzellen (MC) des Speicherzellenfeldabschnitts (50B) gespeichert sind, gelöscht werden.

19. Halbleiterspeichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß das Datum "1" ist, und daß jede der Speicherzellen (MC) des Speicherzellenabschnitts (50B) auf "1" voreingestellt ist.







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