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Dokumentenidentifikation DE3888331T2 15.09.1994
EP-Veröffentlichungsnummer 0322963
Titel Geschaltetes Kapazitätsnetzwerk.
Anmelder N.V. Philips' Gloeilampenfabrieken, Eindhoven, NL
Erfinder Kamp, Petrus Johannes Maria, NL-5656 AA Eindhoven, NL;
Van Roermund, Arthur Hermanus Maria, NL-5656 AA Eindhoven, NL
Vertreter Peters, C., Dipl.-Ing., Pat.-Ass., 2000 Hamburg
DE-Aktenzeichen 3888331
Vertragsstaaten DE, FR, GB, IT, NL
Sprache des Dokument En
EP-Anmeldetag 19.12.1988
EP-Aktenzeichen 882029366
EP-Offenlegungsdatum 05.07.1989
EP date of grant 09.03.1994
Veröffentlichungstag im Patentblatt 15.09.1994
IPC-Hauptklasse H03H 19/00

Beschreibung[de]

Die Erfindung betrifft ein geschaltetes Kapazitätsnetzwerk, das in integrierter Form in einem Substrat eines Halbleiterkörpers angeordnet ist, mit einer Eingangsanschlußklemme und einer Ausgangsanschlußklemme, einer Reihenschaltung aus mindestens einem ersten und einem zweiten aufeinanderfolgenden, zwischen der Eingangsanschlußklemme und der Ausgangsanschlußklemme angeordneten Schalttransistor, wobei jeder der Schalttransistoren eine Steuerelektrode zum Empfangen eines Schaltsignals hat, und einer Kapazität zwischen dem Verbindungspunkt des ersten und des zweiten Schalttransistors in der Reihenschaltung und einem Punkt konstanten Potentials, wobei die Steuerelektroden des ersten und des zweiten Schalttransistors geeignet sind, ein erstes bzw. ein zweites Schaltsignal zu empfangen, wobei jedes der beiden Schaltsignale in Form einer Anzahl von einem oder mehreren aufeinanderfolgenden Impulse vorliegt und die Anzahl für beide Schaltsignale gleich ist, und der Impuls oder die Impulse des ersten Schaltsignals die des zweiten Schaltsignals zeitlich nicht überlappen und die Frequenzen beim Auftreten der Impulse in den beiden Schaltsignalen nahezu gleich sind, wenn die genannte Anzahl Impulse zwei oder größer ist.

Ein Kapazitätsnetzwerk dieser Art ist beispielsweise aus Philips Technisch Tijdschrift 41, 1983, Nr. 4, S. 109-129 bekannt. Der Artikel in dieser Zeitschrift betrifft die Verwendung eines geschalteten Kapazitätsnetzwerkes in einem geschalteten Kondensatorintegrator.

Die Zeitkonstante dieses geschalteten Kondensatorintegrators ist für manche Anwendungen zu klein.

Der Erfindung liegt als eine Aufgabe zugrunde, ein geschaltetes Kapazitätsnetzwerk zu verschaffen, das bei Anwendung in einem geschalteten Kondensatorintegrator die Möglichkeit der Realisierung größerer Zeitkonstanten bietet. Hierzu ist das geschaltete Kapazitätsnetzwerk dadurch gekennzeichnet, daß jeder der beiden aufeinanderfolgenden ersten und zweiten Schalttransistoren eine erste Halbleiterzone eines genannten ersten Leitungstyps hat, die durch ein Kanalgebiet eines zweiten Leitungstyps von einer zweiten Halbleiterzone des genannten ersten Leitungstyps getrennt ist, daß der erste und der zweite Schalttransistor die zweite Zone gemeinsam haben, daß die Steuerelektrode jedes Schalttransistors über dem zugehörigen Kanalgebiet liegt, daß die Steuerelektrode mindestens im wesentlichen sich nicht über die Fläche der ersten und zweiten Halbleiterzone erstreckt und daß die Kapazität ausschließlich von der parasitären Kapazität der gemeinsamen Zone gebildet wird.

Die Zeitkonstante des geschalteten Kondensatorintegrators ist proportional Cf/Cs, wobei Cs die oben erwähnte, zwischen dem Verbindungspunkt der beiden Schalttransistoren und dem Punkt konstanten Potentials (Erde) angeordnete Kapazität ist und Cf der Wert des zwischen dem Ausgang und dem invertierenden Eingang des hinter das Kapazitätsnetzwerk geschalteten Operationsverstärkers angeordneten Gegenkopplungskondensators ist.

Der Maximalwert von Cf/Cs hängt von dem Minimalwert von Cs und dem Wert ab, der cf innerhalb gewisser wirtschaftlicher und technologischer Grenzen gegeben werden kann. Infolge von Beschränkungen auf der Ebene der Integration von Cf in eine integrierte Schaltung kann Cf nicht zu groß gewählt werden. Der Minimalwert von Cs wird durch die parasitären Kapazitäten der Schalttransistoren begrenzt.

Erfindungsgemäß wird diese Kenntnis genutzt, indem die Kapazität Cs durch die parasitären Kapazitäten der beiden Schalttransistoren bestimmt wird. Das bedeutet, daß zwischen dem Verbindungspunkt der beiden Schalttransistoren und dem Punkt konstanten Potentials kein Kondensator erforderlich ist.

Jedoch nur, wenn dafür gesorgt wird, daß zwei aufeinanderfolgende Schalttransistoren in der Reihenschaltung eine (Halbleiter-)Zone gemeinsam haben, hat die zuvor genannte Kapazität, die gleich der parasitären Kapazität dieser gemeinsamen Zone ist, einen ausreichend kleinen Kapazitätswert, um eine gewünschte, genügend große Zeitkonstante in dem geschalteten Kondensatorintegrator zu realisieren.

Abhängig von der Technologie und der Art des Schalttransistors kann eine Kapazität von etwa 5 bis 25 fF (1 fF = 10&supmin;¹&sup5; F) realisiert werden.

Außerdem führt die Realisierung einer zwei aufeinanderfolgenden Schalttransistoren gemeinsamen (Halbleiter-)Zone zu einer Platzeinsparung auf dem Substrat, was kleinere Schaltungen ergibt. Der Gegenkopplungskondensator kann auch viel kleiner sein, was zu einer beträchtlich größeren Platzeinsparung auf dem Substrat führt.

EDN, Bd. 25, Nr. 6, 20. März, 1980, 5.49-73, Fig. 1 beschreibt eine Ladungsübertragungsanordnung mit zwei aufeinanderfolgenden Transistoren, die eine gemeinsame Zone haben, die eine Reihe von Kapazitäten für die Ladungsübertragung von dem ersten Transistor zum zweiten Transistor nutzt. Diese Kapazitäten werden jedoch durch ein absichtliches Überlappen der jeweiligen Steuerelektrode mit der zugehörigen gemeinsamen Zone gebildet, um ausreichendes Ladungsübertragungsvermögen zu haben. Bei dieser bekannten Schaltung erstreckt sich die Steuerelektrode wesentlich über die Fläche der gemeinsamen Zone.

Das geschaltete Kapazitätsnetzwerk mit einer Reihenschaltung aus einem ersten und einem zweiten Schalttransistor, kann weiterhin dadurch gekennzeichnet sein, daß das Netzwerk außerdem eine zweite Reihenschaltung aus einem dritten und einem vierten Schalttransistor umfaßt, die jeweils eine Steuerelektrode zum Empfangen eines Schaltsignals haben, daß der dritte und der vierte Schalttransistor eine Zone gemeinsam haben und daß die zweite Reihenschaltung parallel zur Reihenschaltung aus dem ersten und dem zweiten Schalttransistor angeordnet ist.

Dies bietet die Möglichkeit, die Offsetspannung zu kompensieren, die infolge von Asymmetrie in den Schalttransistoren vorliegt. Es können verschiedene spezielle Layout-Konfigurationen zur Verringerung der Offsetspannung vorgeschlagen werden.

US-A 344 050, Fig. 5 beschreibt ein geschaltetes Kapazitätsnetzwerk mit ebenfalls zwei Reihenschaltungen aus zwei parallelen Schalttransistoren. Bei diesem bekannten Netzwerk haben die Schalttransistoren keine gemeinsame Zone.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:

Fig. 1 eine erste Ausführungsform,

Fig. 1a die beiden Schaltsignale für die Schalttransistoren in der ersten Ausführungsform,

Fig. 2 die parasitären Kapazitäten eines Schalttransistors,

Fig. 3 die Struktur des Netzwerkes aus Fig. 1 in einem Vertikalschnitt durch das Substrat der Schaltung,

Fig. 4 das Netzwerk aus Fig. 1 in einer schematischeren Darstellung,

Fig. 5, in Fig. 5a und 5b, zwei verschiedene Layout-Konfigurationen einer zweiten Ausführungsform,

Fig. 6, in Fig. 6a und 6b, zwei verschiedene Layout-Konfigurationen einer dritten Ausführungsform,

Fig. 7 den elektrischen Schaltplan der Ausführungsformen von Fig. 5 und 6,

Fig. 8 in Fig. 8a eine Reihenschaltung aus neun Schalttransistoren und in Fig. 8b die Layout-Konfiguration der Schaltung von Fig. 8a und

Fig. 9 eine Layout-Konfiguration einer Reihenschaltung aus acht Schalttransistoren.

Fig. 1 zeigt eine Ausführungsform eines geschalteten Kapazitätsnetzwerkes mit einer Reihenschaltung aus einem ersten und einem zweiten Schalttransistor T&sub1; bzw. T&sub2; zwischen einer Eingangsanschlußklemme 1 und einer Ausgangsanschlußklemme 2. Fig. 1 zeigt die Verwendung des Kapazitätsnetzwerkes in einem geschalteten Kondensatorintegrator. Hierzu ist die Ausgangsanschlußklemme 2 mit dem invertierenden Eingang (-) eines Operationsverstärkers 3 gekoppelt. Dessen Ausgang 4 ist mit dem invertierenden Eingang über einen Gegenkopplungskondensator Cf verbunden. Der nicht-invertierende Eingang (+) des Verstarkers 3 ist mit einem Punkt konstanten Potentials (Erde) gekoppelt.

Die beiden Schalttransistoren T&sub1; und T&sub2; haben eine Zone gemeinsam. Für den (MOS-)Transistor T&sub1; ist dies die Zone, auf der sich normalerweise die Dram- Elektrode befindet, und für den (MOS-)Transistor T&sub2; ist dies die Zone, auf der sich normalerweise die Source-Elektrode befindet. Dies soll anhand von Fig. 3 noch näher erläutert werden. Die beiden Schalttransistoren T&sub1; und T&sub2; haben eine Steuerelektrode (die Gate-Elektrode), die mit einer Anschlußklemme 6 bzw. 7 gekoppelt ist. Ein erstes bzw. ein zweites Schaltsignal S&sub1; bzw. S&sub2; kann an die Anschlußklemmen 6 und 7 gelegt werden. Siehe Fig. 1a, die die beiden Schaltsignale als Funktion der Zeit wiedergibt. Wenn kein Schaltsignal vorliegt, d. h. das Schaltsignal "niedrig" ist, sind die Schalttransistoren nicht leitend. Das heißt, daß sie einen offenen Schalter darstellen. Unter dem Einfluß des Schaltsignals, oder, mit anderen Worten, wenn das Schaltsignal "hoch" ist, werden die Schalttransistoren leitend, das heißt, sie bilden einen Schalter in geschlossener Stellung. Offensichtlich sind in diesem Fall die Schalttransistoren NMOS- Transistoren. Wenn die Schalttransistoren PMOS-Transistoren sind, müssen die Schaltsignale natürlich in umgekehrter Form an den Anschlußklemmen 6 und 7 anliegen. Die Kapazität zwischen dem Verbindungspunkt 5 der beiden Schalttransistoren T&sub1; und T&sub2; und dem Punkt konstanten Potentials (Erde) wird durch die parasitären Kapazitäten der beiden Schalttransistoren bestimmt und allein von diesen gebildet. Es ist also kein separater. Kondensator zwischen dem Punkt 5 und "Erde" geschaltet. Fig. 2 zeigt die parasitären Kapazitäten eines MOS-Schalttransistors Ti, bei dem i entsprechend Fig. 1 gleich 1 oder 2 sein kann. Eine parasitäre Kapazität C1i befindet sich zwischen der Source-Elektrode s und der Gate-Elektrode g, eine parasitäre Kapazität C2i befindet sich zwischen der Gate-Elektrode g und der Drain-Elektrode d, und zwischen der Source-Elektrode und dem Substrat-Anschluß b und zwischen der Drain-Elektrode und dem Substrat-Anschluß b befinden sich parasitäre Kapazitäten C3i bzw. C4i. Fig. 3 ist ein Querschnitt des geschalteten Kapazitätsnetzwerkes von Fig. 1, wie es in integrierter Form auf einem Substrat angeordnet ist. Im vorliegenden Fall ist ein NMOS-Design verwendet worden. Fig. 3 zeigt ein p-dotiertes Substrat 15, in dem n-dotierte Zonen 16, 17 und 18 liegen. Isolierende Oxidschichten 19, 20, 21 und 22 sind auf dem Substrat aufgebracht. Auf diesen Schichten befinden sich wiederum Schichten in Form leitender Silicium-Schichten 23, 24, 25 und 26. Die leitende Schicht 23 bildet die Source-Elektrode des Schalttransistors T&sub1; und ist elektrisch mit der Eingangsanschlußklemme 1 verbunden. Die leitende Schicht 24 bildet die Gate-Elektrode des Schalttransistors T&sub1; und ist mit dem Steuersignaleingang 6 verbunden. Die leitende Schicht 25 bildet die Gate-Elektrode des Schalttransistors T&sub2;, die mit dem Steuersignaleingang 7 verbunden ist. Die leitende Schicht 26 bildet die Drain-Elektrode des Schalttransistors T&sub2;, die mit der Ausgangsanschlußklemme 2 elektrisch verbunden ist. Der Schalttransistor T&sub1; und der Schalttransistor T&sub2; haben die Zone 17 gemeinsam. Folglich ist diese Zone die n-Zone 17. Es ist also keine Drain-Elektrode des Schalttransistors T&sub1; und keine Source- Elektrode des Schalttransistors T&sub2; tatsächlich auf dem Substrat vorhanden. Am Ort der Zone 17 gibt es auch keinen externen Kondensator, der als Kapazität zwischen dem Verbindungspunkt der beiden Schalttransistoren und dem Punkt konstanten Potentials (Erde) dienen könnte. Nur die parasitäre Kapazität der gemeinsamen Zone 17 ist vorhanden. Diese parasitäre Kapazität Cs (siehe Fig. 1) wird von der Summe der parasitären Kapazitäten C&sub2;&sub1; und C&sub4;&sub1; des Schalttransistors T&sub1; und den parasitären Kapazitäten C&sub1;&sub2; und C&sub3;&sub2; des Schalttransistors T&sub2; gebildet, siehe Fig. 2.

Die Arbeitsweise des geschalteten Kondensatorintegrators soll nachstehend anhand der Schaltsignale von Fig. 1a näher erläutert werden.

Fig. 1a zeigt das erste Schaltsignal S&sub1;, das der Steuerelektrode 6 des ersten Schalttransistors T&sub1; zugeführt wird und das zweite Schaltsignal S&sub2;, das der Steuerelektrode 7 des zweiten Schalttransistors T&sub1; zugeführt wird. Beide Schaltsignale haben die Form von Impulsfolgen. Die Impulse haben beim Auftreten eine Frequenz fn, für die gilt: fn = 1/T, wobei T die Periodendauer in einer Impulsfolge ist.

Die Impulse des zweiten Schaltsignals S&sub2; sind gegenüber den Impulsen im ersten Schaltsignal S&sub1; verschoben. Die Impulse des ersten und des zweiten Schaltsignals überlappen einander zeitlich nicht.

Unter dem Einfluß des Impulses zum Zeitpunkt t = t&sub0; in dem Schaltsignal S&sub1; wird der Schalttransistor T&sub1; für eine kurze Zeitdauer vom Zeitpunkt t&sub0; an leitend gemacht. Die parasitäre Kapazität Cs wird jetzt auf die Spannung Vref aufgeladen, die am Eingang 1 des Integrators anliegt. Es soll angenommen werden, daß der Kondensator Cf zuvor von einem Rücksetzsignal entladen worden ist, das einem parallel zu dem Kondensator Cf liegenden Schalter (nicht abgebildet) zugeführt wird, der hierzu eine kurze Zeit schließt. Unter dem Einfluß des Signals S&sub2; wird anschließend der Schalttransistor T&sub2; vom Zeitpunkt t&sub0; + T/2 für eine kurze Zeit leitend. Hierdurch wird die Kapazität Cs entladen und der Kondensator Cf aufgeladen. Am Ausgang 4 wird dann eine Spannung erzeugt, für die gilt:

-Vref· Cs/Cf = α · Vref.

Anschließend wird zum Zeitpunkt t = T&sub0; + T dem Schalttransistor T&sub1; ein Impuls zugeführt und wird dem Schalttransistor T&sub2; zum Zeitpunkt t = t&sub0; + 3T/2 ein Impuls geliefert. Am Ausgang 4 wird dann eine Spannung

2 · α · Vref

erzeugt. Nach jeder darauffolgenden Kombination eines Impulses im Schaltsignal S&sub1; mit einem Impuls im Schaltsignal S&sub2; wird die Ausgangsspannung jedesmal mit α · Vref zunehmen.

Die Zeitkonstante τ des Integrators von Fig. 1 wird gegeben durch:

τ = Cf/Cs · fn.

Die parasitäre Kapazität Cs definiert, zusammen mit der Impulsfrequenz fn, einen effektiven Widerstand R. Dieser effektive Widerstand bestimmt zusammen mit Cf die Zeitkonstante τ und ist gleich R = 1/Cs · fn.

Indem fn klein und Cf/Cs groß gewählt werden, wird eine große Zeitkonstante erzeugt.

Praktisch wird die untere Grenze für fn durch die Bandbreite des Eingangssignals und das Abtasttheorem bestimmt und durch die technischen Beschränkungen, die Leckströme zur Folge haben. D er Maximalwert für Cf/Cs hangt von dem Minimalwert von Cs und dem Wert ab, der Cf innerhalb gewisser wirtschaftlicher und technologischer Grenzen gegeben werden kann. In der Praxis wird man Cf nicht größer als 50-100 pF wählen. Der Minimalwert von Cs wird durch die parasitären Kapazitäten der beiden Schalttransistoren begrenzt. Da die Kapazität Cs allein durch die parasitären Kapazitäten der Schalttransistoren bestimmt wird, kann eine sehr geringe Kapazität realisiert werden. Je nach der Technologie und dem Typ des Schalttransistors hat die geschaltete Kapazität Cs einen Wert von ungefähr 5-25 fF. Mit Cf = 50 pF und Cs = 5 fF kann bei einer Taktfrequenz fn von 100 kHz eine Zeitkonstante von 0,1 s realisiert werden.

Praktische Tests der Schaltung von Fig. 1 haben ergeben, daß sie realisierbar und brauchbar ist. Es hat sich auch gezeigt, daß die Offsetspannung, die von der Asymmetrie in dem Schalttransistor herrührt, eine wichtige Rolle spielt. Insbesondere die Gate-Source- und die Gate-Drain-Überlappungskapazitäten sind betroffen.

Aus diesem Grunde werden spezielle Layout-Anordnungen für die betreffende Eingangsschaltung 10 mit den geschalteten parasitären Kapazitäten Cs vorgeschlagen, um die Offsetspannung zu verkleinern. Die Andeutung eines geschalteten Kapazitätsnetzwerkes, wie das Netzwerk 10 aus Fig. 1, soll im folgenden in der in Fig. 4 gezeigten Form erfolgen. Fig. 5 zeigt in Fig. 5a das geschaltete Kapazitätsnetzwerk 10, zu dem ein zweites Kapazitätsnetzwerk 10' mit einer Reihenschaltung aus einem dritten und vierten Schalttransistor T&sub3; und T&sub4; parallel geschaltet ist. Die Steuerelektroden der Schalttransistoren T&sub1; und T&sub3; sind miteinander gekoppelt. In gleicher Weise sind die Steuerelektroden der Schalttransistoren T&sub2; und T&sub4; miteinander gekoppelt. Hierdurch wird die geometrische Asymmetrie der Schalttransistoren kompensiert, die eine Folge von Beschränkungen des Fertigungsprozesses ist, so daß eine geringer Offsetspannung erhalten wird.

Fig. 5b zeigt ein alternatives Layout; die Schalttransistoren liegen ein wenig weiter voneinander entfernt und in einer Linie. Zwar wird hierdurch die Kompensation verringert, aber die Schaltung hat den Vorteil, daß die verschiedenen Anschlußleitungen einander nicht kreuzen, so daß keine parasitären Kopplungskapazitäten erzeugt werden.

Fig. 6a und 6b zeigen zwei Alternativen, wobei allerdings das zugehörige Schaltbild leicht abgewandelt worden ist: die beiden parallelen Kapazitätsnetzwerke werden jetzt phasenverschoben geschaltet (siehe Fig. 7). Dies hat den zusätzlichen Vorteil, daß auch Taktasymmetrie kompensiert wird. Außerdem liefert dies die Möglichkeit das Layout von Fig. 6a zu realisieren, bei dem die Gate-Strukturen der kompensierenden Schalter nicht unterbrochen sind. Dies kann die Empfindlichkeit für Geometriefehler (insbesondere Maskenfehler) weiter verringern.

Fig. 7 zeigt das elektrische Schaltbild der beiden parallel geschalteten Kapazitätsnetzwerke 10 und 10'. Die Schalttransistoren T&sub1; bis T&sub4; werden als Schalter dargestellt. Cs' ist die parasitäre Kapazität der gemeinsamen Zone der Schalttransistoren T&sub3; und T&sub4;.

In den Netzwerken nach Fig. 5a und 5b werden die Schalter T&sub1; und T&sub3; zunächst gleichzeitig geschlossen. Das bedeutet, daß die beiden parasitären Kapazitäten Cs und Cs' auf die an der Eingangsanschlußklemme 1 anliegende Spannung Vref1 aufgeladen werden. Nachdem die Schalter T&sub1; und T&sub3; geöffnet worden sind, schließen die Schalter T&sub2; und T&sub4; gleichzeitig und die beiden Kapazitäten werden über die Ausgangsanschlußklemme 2 entladen.

In den Netzwerken nach Fig. 6a und 6b werden die Schalter T&sub1; und T&sub4; gleichzeitig geschlossen. Das bedeutet, daß die Kapazität Cs auf die Spannung Vref aufgeladen und die Kapazität Cs' über die Ausgangsanschlußklemme 2 entladen wird. Anschließend werden die Schalter T&sub1; und T&sub4; geöffnet und schließen dann die Schalter T&sub2; und T&sub3; gleichzeitig. Das bedeutet, daß die Kapazität Cs über die Ausgangsanschlußklemme 2 entladen wird, während die Kapazität Cs' auf die Spannung Vref aufgeladen wird.

Eine weitere Verringerung der (effektiv) geschalteten Kapazität kann durch Reihenschaltung einer größeren Zahl von Schaltern erhalten werden, wie in Fig. 8a. Das Netzwerk umfaßt neun in Reihe geschaltete Schalttransistoren T&sub1; bis T&sub9;, wobei jedesmal zwei aufeinanderfolgende Schalttransistoren Ti und Ti+1 eine Zone gemeinsam haben. Die gemeinsame Zone hat eine parasitäre Kapazität Csi.

Auch für ein solches Netzwerk ist eine Kompensation möglich, siehe Fig. 8b. Die neun Schalttransistoren sind hierzu entlang einer U-förmigen Linie auf dem Substrat angeordnet.

Fig. 9 zeigt eine Ausführungsform, bei der acht in Reihe geschaltete Schalttransistoren T&sub1; bis T&sub8; entlang einer U-förmigen Linie auf dem Substrat angeordnet sind.

Es sei bemerkt, daß die Erfindung sich nicht auf die dargestellten Ausführungsformen beschränkt. Die Erfindung ist auch für solche Ausführungsformen verwendbar, die von den dargestellten Ausführungsformen hinsichtlich sich nicht auf die Erfindung beziehender Aspekte abweichen. Die Netzwerke sind beispielsweise nicht auf eine Verwendung in einem geschalteten Kapazitätsnetzwerk beschränkt, sondern können überall, wo (parasitäre) Kapazitäten geschaltet werden, allgemein Anwendung finden.


Anspruch[de]

1. Geschaltetes Kapazitätsnetzwerk, das in integrierter Form in einem Substrat eines Halbleiterkörpers angeordnet ist, mit einer Eingangsanschlußklemme (1) und einer Ausgangsanschlußklemme (2), einer Reihenschaltung aus mindestens einem ersten (T&sub1;) und einem zweiten (T&sub2;) aufeinanderfolgenden, zwischen der Eingangsanschlußklemme (1) und der Ausgangsanschlußklemme (2) angeordneten Schalttransistor, wobei jeder der Schalttransistoren eine Steuerelektrode (6, 7) zum Empfangen eines Schaltsignals (S&sub1;, S&sub2;) hat, und einer Kapazität (C- zwischen dem Verbindungspunkt (5) des ersten (T&sub1;) und des zweiten (T&sub2;) Schalttransistors in der Reihenschaltung und einem Punkt konstanten Potentials, wobei die Steuerelektroden (6, 7) des ersten (T&sub1;) und des zweiten (T&sub2;) Schalttransistors geeignet sind, ein erstes (S&sub1;) bzw. ein zweites (S&sub2;) Schaltsignal zu empfangen, wobei jedes der beiden Schaltsignale in Form einer Anzahl von einem oder mehreren aufeinanderfolgenden Impulse vorliegt und die Anzahl für beide Schaltsignale gleich ist, und der Impuls oder die Impulse des ersten Schaltsignals die des zweiten Schaltsignals zeitlich nicht überlappen und die Frequenzen beim Auftreten der Impulse in den beiden Schaltsignalen nahezu gleich sind, wenn die genannte Anzahl Impulse zwei oder größer ist, dadurch gekennzeichnet, daß jeder der beiden aufeinanderfolgenden ersten (T&sub1;) und zweiten (T&sub2;) Schalttransistoren eine erste Halbleiterzone (16, 18) eines genannten ersten Leitungstyps hat, die durch ein Kanalgebiet eines zweiten Leitungstyps von einer zweiten Halbleiterzone (17) des genannten ersten Leitungstyps getrennt ist, daß der erste (T&sub1;) und der zweite (T&sub2;) Schalttransistor die zweite Zone (17) gemeinsam haben, daß die Steuerelektrode (6, 7) jedes Schalttransistors über dem zugehörigen Kanalgebiet liegt, daß die Steuerelektrode (6, 7) mindestens im wesentlichen sich nicht über die Fläche der ersten (16, 18) und zweiten (17) Halbleiterzone erstreckt und daß die Kapazität ausschließlich von der parasitären Kapazität (Cs) der gemeinsamen Zone (17) gebildet wird.

2. Geschaltetes Kapazitätsnetzwerk nach Anspruch 1, mit einer Reihenschaltung aus einem ersten (T&sub1;) und einem zweiten (T&sub2;) Schalttransistor, dadurch gekennzeichnet, daß das Netzwerk außerdem eine zweite Reihenschaltung aus einem dritten (T&sub3;) und einem vierten (T&sub4;) Schalttransistor umfaßt, die jeweils eine Steuerelektrode zum Empfangen eines Schaltsignals haben, daß der dritte (T&sub3;) und der vierte (T&sub4;) Schalttransistor eine Zone gemeinsam haben und daß die zweite Reihenschaltung parallel zur Reihenschaltung aus dem ersten (T&sub1;) und dem zweiten (T&sub2;) Schalttransistor angeordnet ist.

3. Geschaltetes Kapazitätsnetzwerk nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerelektroden des ersten (T&sub1;) und des dritten (T&sub3;) Schalttransistors miteinander gekoppelt sind und daß die Steuerelektroden des zweiten (T&sub2;) und des vierten (T&sub4;) Schalttransistors miteinander gekoppelt sind.

4. Geschaltetes Kapazitätsnetzwerk nach Anspruch 2, dadurch gekennzeichnet, daß die Steuerelektroden des ersten (T&sub1;) und des vierten (T&sub4;) Schalttransistors miteinander gekoppelt sind und daß die Steuerelektroden des zweiten (T&sub2;) und des dritten (T&sub3;) Schalttransistors miteinander gekoppelt sind.

5. Geschaltetes Kapazitätsnetzwerk nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die vier Schalttransistoren auf dem Substrat in einer geraden Linie angeordnet sind.

6. Geschaltetes Kapazitätsnetzwerk nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die beiden Reihenschaltungen der beiden Transistoren auf dem Substrat zueinander parallel und nebeneinander liegend angeordnet sind.

7. Geschaltetes Kapazitätsnetzwerk nach Anspruch 1, mit n in Reihe geschalteten Schalttransistoren (T&sub1;, . . . Tn), dadurch gekennzeichnet, daß für jeden Satz von zwei aufeinanderfolgenden Schalttransistoren gilt, daß sie eine Zone gemeinsam haben, und dadurch, daß die Schalttransistoren mit einer Ordnungszahl i (i ungerade und größer als null) Steuerelektroden haben, die zum Empfangen des ersten Schaltsignals elektrisch miteinander verbunden sind, und daß die Schalttransistoren mit der Ordnungszahl i+ 1 Steuerelektroden haben, die zum Empfangen des zweiten Schaltsignals ebenfalls elektrisch miteinander verbunden sind.

8. Geschaltetes Kapazitätsnetzwerk nach Anspruch 7, dadurch gekennzeichnet, daß die n Schalttransistoren auf dem Substrat in einer U-förmigen Linie angeordnet sind, daß, wenn n ungerade ist, die Schalttransistoren 1 bis (n-1)/2 auf dem Substrat entlang des einen Schenkels des U angeordnet sind, daß die Schalttransistoren (n+3)/2 bis n auf dem Substrat entlang des anderen Schenkels des U angeordnet sind und daß der (n+ 1)/2-te Schalttransistor im übrigen Teil des U angeordnet ist, und daß, wenn n gerade ist, die Schalttransistoren 1 bis n/2 auf dem Substrat entlang des einen Schenkels des U und die Schalttransistoren (n+2)/2 bis n auf dem Substrat entlang des anderen Schenkels des U angeordnet sind.







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