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Dokumentenidentifikation DE69404980T2 18.12.1997
EP-Veröffentlichungsnummer 0695480
Titel PHASENREGELKREIS MIT LEERLAUFMODE WÄHREND DES VERTIKALEN AUSTAST-INTERVALLES
Anmelder RCA Thomson Licensing Corp., Princeton, N.J., US
Erfinder SAUER, Donald, Jon, Allentown, NJ 08501, US;
RODDA, William, Trenton, NJ 08690, US;
CAMPBELL, Edward, Richard, III, Tabernacle, NJ 08088, US
Vertreter Wördemann, H., Dipl.-Ing., Pat.-Anw., 31787 Hameln
DE-Aktenzeichen 69404980
Vertragsstaaten DE, GB
Sprache des Dokument En
EP-Anmeldetag 19.04.1994
EP-Aktenzeichen 949238679
WO-Anmeldetag 19.04.1994
PCT-Aktenzeichen US9404304
WO-Veröffentlichungsnummer 9426041
WO-Veröffentlichungsdatum 10.11.1994
EP-Offenlegungsdatum 07.02.1996
EP date of grant 13.08.1997
Veröffentlichungstag im Patentblatt 18.12.1997
IPC-Hauptklasse H03L 7/113

Beschreibung[de]

Die Erfindung bezieht sich auf eine Anordnung zur Erzeugung eines Taktsignals.

Digitale Videosignal-Verarbeitungssysteme mit Merkmalen wie On-Screen-Anzeige von Text und Bild-in-Bild für Signalquellen von sowohl Fernsehempfängern als auch Video-Bandaufzeichnungsgeräten, können ein Taktsignal erfordern, das mit einem Horizontal-Synchronsignal in der Phase verriegelt ist und als zeilenverriegelter Takt bezeichnet wird. Es kann von Vorteil sein, ein Phasenregelschleifen- (PLL) -System zur zeilenverriegelten Takterzeugung für die Verwendung als Bauemheit in hochintegrierten CMOS-Video-Signalverarbeitungsschaltungen zu bilden. In einer solchen PLL kann es erwünscht sein, beispielsweise eine Taktfrequenz zu haben, die von 25 MHz bis 40 MHz bei einem Flakkern von weniger als 2 ns reicht. Für eine solche PLL kann es erwünscht sein, nur einen Stift für Komponenten außerhalb des Chips zu verwenden. Es kann auch erwünscht sein, das PLL-System sowohl bei dem NTSC-System als auch bei den PAL- und SECAM- Systemen zu verwenden.

Beispiele für relevanten Stand der Technik sind EP-A-0 335 370 und US-A-5,159,242.

Es kann auch erwünscht sein, die PLL mit einem Eingangs-Synchronsignal zu betreiben, das in preiswerten Unterhaltungs-Video-Bandaufzeichnungsgeräten ohne Zeitfehler-Korrektur vorkommt, wo das Horizontal-Synchronsignal periodisch große Phasenänderungen machen kann, so daß das Taktsignal einem solchen Synchronsignal folgt. Es kann ferner erwünscht sein, schnell Phasen- und Frequenzfehler zu vermindern und Überschwingen und Flackern zu minimieren, wenn die PLL in die Phasenverriegelung gelangt. Zusätzlich kann es erwünscht sein, daß die PLL zwischen richtigen Ausgangs-Takt-Phasen/Frequenz-Fehlern und jenen unterscheiden kann, die aus der Verunreinigung des Eingangs-Horizontal-Synchronsignals mit Störimpulsen oder gelegentlich fehlenden Impulsen entstehen.

Ein ein erfindungsgemäßes Merkmal verkörperndes PLL-System verwendet sowohl digitale als auch analoge Steuerung eines spannungsgesteuerten RC-Oszillators zur Erzielung und Aufrechterhaltung der Phasenverriegelung eines Ausgangs-Taktsignals in bezug auf ein Eingangs-Horizontal-Synchronsignal. In Abhängigkeit von der Größe und der Konsistenz des Ausgangs-Takt-Phasen- und Frequenzfehlers wählt das System automatisch eine aus beispielsweise fünf Steuerbetriebsarten zur Änderung der Empfindlichkeit aus. Die Steuerbetriebsarten sind so, daß große Fehler zu großen groben Korrekturaktionen und kleine Fehler zu kleinen oder feinen Korrekturaktionen führen.

Bei einer ein anderes erfindungsgemäßes Merkmal verkörpernden PLL wird ein Frequenzfehler eines Oszillator-Ausgangssignals in bezug auf eine Frequenz eines Synchronsignals gemessen. Wenn der Frequenzfehler größer als ein vorgegebener Schwellwert in einer gegebenen Periode des Oszillator-Ausgangssignals ist, wird die Periode gezählt. Wenn die Zahl der aufeinanderfolgenden Perioden, in denen der Frequenzfehler den Schwellwertpegel überschreitet, größer als beispielsweise 32 wird, beginnt die PLL in einer groben Frequenzkorrektur-Betriebsart zu arbeiten. Solange die Zahl der aufeinanderfolgenden gezählten Perioden nicht 32 überschreitet, arbeitet die PLL in einer Ruhe-Betriebsart. Bei der groben Frequenzkorrektur-Betriebsart werden geschaltete Kondensatoren, die die Oszillatorfrequenz steuern, sequentiell in Schritten so gekoppelt oder entkoppelt, daß der Frequenzfehler vermindert wird. In der Ruhe-Betriebsart ändert sich die Frequenz des Oszillators nicht.

Durch Zählen von 32 Perioden ändert sich vorteilhafterweise die Frequenz des Oszillators nicht während eines Vertikal-Austast-Intervalls, wenn die Ausgleichsimpulse einen Frequenzfehler erzeugen, der größer als der Schwellwert ist. Die Frequenz des Oszillators ändert sich nicht während der Vertikal-Austastung, weil die Zahl von Ausgleichsimpulsen zu klein ist, um 32 aufeinanderfolgend gezählte Perioden zu erzeugen, in denen der Frequenzfehler den Schwellwertpegel überschreitet. Daraus folgt, daß die Ausgleichsimpulse keine Störung der Oszillatorfrequenz bewirken.

Eine ein erfindungsgemäßes Merkmal verkörpernde, in den beigefügten Ansprüchen definierte Vorrichtung zur Erzeugung eines schwingenden Signals, das mit einem Synchronsignal verriegelt wird, enthält eine Quelle für das Synchronsignal mit einer Frequenz, die auf eine Horizontal-Abtastfrequenz bezogen ist. Die Frequenz des Synchronsignals hat einen Wert, der sich während eines Vertikal-Hinlauf-Intervalls von dem während eines Vertikal-Austast-Intervalls eines Vertikal-Abtastzyklus unterscheidet. Ein steuerbarer Oszillator erzeugt das schwingende Signal. Ein Frequenzfehler wird zwischen dem schwingenden und dem Synchronsignal während einer gegebenen Periode eines Bezugssignals gemessen. Es wird ein Signal erzeugt, das den Frequenzfehler angibt. Das den Frequenzfehler angebende Signal wird einem Steuereingang des Oszillators in einer negativen Rückkopplungsweise zugeführt, um den Frequenzfehler zu korrigieren. Die Zahl der Perioden des Bezugssignals, in denen der Frequenzfehler einen ersten Wert überschreitet, wird gezählt. Die Korrektur des Frequenzfehlers wird wirksam gemacht, wenn die Zahl der gezählten Perioden einen zweiten Wert überschreitet, und sie wird unwirksam gemacht, solange der zweite Wert nicht überschritten wird. Der Frequenzfehler überschreitet während des Vertikal-Austast- Intervalls den ersten Wert, und die Zahl der gezählten Perioden überschreitet nicht den zweiten Wert.

Fig. 1 zeigt ein Blockschaltbild einer Phasenregelschleife (PLL), die einen Aspekt der Erfindung verkörpert;

Fig. 2A, 2B und 2C zeigen in Einzelheiten ein schematisches Diagramm eines programmierbaren geschalteten spannungsgesteuerten RC-Oszillators der PLL von Fig. 1;

Fig. 3 zeigt eine geschaltete Kondensator-Anordnung des Oszillators von Fig. 2A bis 2C;

Fig. 4 zeigt Wellenformen, die nützlich zur Erläuterung der Anordnung von Fig. 2A bis 2C sind;

Fig. 5 zeigt ein Fließdiagramm, das nützlich zur Erläuterung der Arbeitsweise der PLL von Fig. 1 ist;

Fig. 6, 7A und 7B zeigen in größeren Einzelheiten Diagramme von Teilen der PLL in Fig. 1;

Fig. 8 ist eine Tabelle, die nützlich zur Erläuterung der Arbeitsweise eines Dekoders von Fig. 1 ist;

Fig. 9a bis 9c sind Wellenformen, die nützlich zur Erläuterung der Arbeitsweise der PLL von Fig. 1 sind;

Fig. 10 zeigt schematisch eine Ladungspumpen-Stufe der PLL in Fig. 1;

Fig. 11 zeigt in Einzelheiten schematisch einen Phasendetektor der PLL in Fig. 1;

Fig. 12a bis 12g zeigen Wellenformen, die nützlich zur Erläuterung der Arbeitsweise des Phasendetektors von Fig. 11 sind; und

Fig. 13a bis 13d zeigen Wellenformen, die nützlich zur Erläuterung der Arbeitsweise der Ladungspumpen- Stufe der PLL von Fig. 1 sind.

Fig. 1 zeigt ein Blockschaltbild einer Phasenregelschleifen- Schaltung (PLL) 100, die einen Aspekt der Erfindung verkörpert. Ein Basisband-Videosignal VIDEO-IN, das beispielsweise von einem nicht dargestellten Video-Detektor eines Fernsehempfängers erhalten wird, wird einer üblichen Synchronsignal-Abtrennstufe 50 zugeführt, die Impulse eines Horizontal-Synchronsignals HSRef erzeugt, die eine Periode H mit einer Horizontal-Ablenkfrequenz fH haben, die beispielsweise in der NTSC-Norm 15734 Hz beträgt.

An einem Ausgang eines programmierbaren, durch N teilenden Zählers 52 wird ein schwingendes Signal ClkDiv durch Frequenzteilung eines Ausgangssignals Clk der PLL 100 erzeugt, das in einem programmierbaren spannungsgesteuerten Oszillator (RCVCO) 53 vom Widerstands-Kondensator- (RC) -Typ erzeugt wird. Das Ausgangssignal Clk kann in verschiedenen nicht dargestellten Stufen des Fernsehempfängers für die Video-Signalverarbeitung verwendet werden. Im stationären Betrieb ist die Frequenz des Signals Clk gleich N x fH. Der Wert N bezeichnet ein Verhältnis zwischen der Frequenz des Signals Clk und der des Signals ClkDiv. Der Wert N, der im Bereich zwischen 750 und 2600 wählbar ist, wird durch ein konstantes digitales Wortsignal Nset erzeugt, das dem Zähler 52 zu dessen Voreinstellung einmal in jeder Periode des Signals ClkDiv zugeführt wird.

Fig. 2A, 2B und 2C zeigen ein schematisches Schaltbild des RCVCO 53 in Fig. 1. Gleiche Symbole und Bezugsziffern in Fig. 1 und 2A bis 2C geben gleiche Gegenstände oder Funktionen an. RCVCO 53 in Fig. 2B enthält einen Differentialverstärker 531, der durch zwei Transistoren MP9 und MP10 gebildet wird. Ein Stromquellen-Transistor MPB erzeugt einen entsprechenden Source- Elektrodenstrom in jedem der Transistoren MP9 und MP10. Der Verstärker 531 enthält Lastwiderstände R5 und R6 der Transistoren MP9 bzw. MP10. In gleicher Weise wird ein Differentialverstärker 32 in Fig. 2C durch Transistoren MP11, MP12 und MP 13 und Lastwiderstände R7 und R8 gebildet. Zwei Signale X2a und X1a, die in den Lastwiderständen R5 und R6 des Verstärkers 531 erzeugt werden, werden den Gate-Elektroden der Transistoren MP12 und MP13 über zwei RC-Verzögerungs-Netzwerke 533a bzw. 533b zugeführt, die nominell dieselbe Phasenverschiebung erzeugen. Die von dem Netzwerk 533a oder 533b erzeugte Phasenverschiebung ist in einer groben Frequenzkorrektur-Betriebsart steuerbar, was später erläutert wird. Die Phasenverschiebung bestimmt teilweise die Frequenz der Schwingung des Signals Clk.

Das Verzögerungs-Netzwerk 533a enthält einen Widerstand R1A und einen nicht geschalteten Kondensator dA. Eine geschaltete Kondensator-Bank SWA(0) ist ebenfalls mit dem Kondensator C1A verbunden. Ein verzögertes Signal TA(0) wird an einem Verbindungsanschluß TA(0)a zwischen dem Kondensator C1A und dem Widerstand R1A erzeugt. Das Signal TA(0) wird über einen Widerstand R2A einem Kondensator C2A zugeführt. Eine geschaltete Kondensatorbank SWA(1) ist ebenfalls mit dem Kondensator C2A verbunden. Ein verzögertes Signal TA(1) wird im Kondensator C2A erzeugt. Das Signal TA(1) wird in bezug auf das Signal TA(0) verzögert. In gleicher Weise enthält das Netzwerk 533b einen Widerstand RiB, einen Kondensator C1B und eine Bank SWB(0), die ein Signal TB(0) erzeugt. Das Netzwerk 533b enthält einen Widerstand R2B, einen Kondensator C2B und eine Bank SWB(1), die ein Signal TB(1) erzeugt.

Zwei Signale Y1 und Y2 in Fig. 2C, die in Lastwiderständen R7 bzw. R8 des Verstärkers 532 erzeugt werden, werden über RC- Verzögerungs-Netzwerke 534b bzw. 534a zugeführt, die nominal dieselbe Phasenverschiebung erzeugen. Die Netzwerke 534a und 534b arbeiten in gleicher Weise wie die Netzwerke 533a und 533b. Das Netzwerk 534a enthält einen Widerstand R3A, einen Kondensator C3A und eine Bank SWA(2), die ein verzögertes Signal TA(2) erzeugt. Das Signal TA(2) wird über einen Widerstand R4A einem Kondensator C4A und einer Bank SWA(3) zugeführt, die ein verzögertes Signal TA(3) erzeugt. Das Signal TA(3) wird weiter über einen Widerstand RSA und einen Kondensator C5A verzögert, um ein weiteres verzögertes Signal TA(4) zu erzeugen. In gleicher Weise enthält das Verzögerungs-Netzwerk 534b Widerstände R3B, R4B und R5B, die analog zu den Widerständen R3A, R4A bzw. RSA sind, und Kondensatoren C3B, C4B und C5B, die analog zu den Kondensatoren C3A, C4A bzw. C5A sind. Das Netzwerk 534b erzeugt verzögerte Signale TB(2), TB(3) und TB(4), die analog zu den Signalen TA(2), TA(3) bzw. TA(4) sind.

Die Signale TB(3) und TA(3) werden den Gate-Elektroden von zwei Transistoren MP3 bzw. MP2 eines analogen Vervielfachers 535 in Fig. 2A zugeführt. In gleicher Weise werden die Signale TB(4) und TA(4), die in bezug auf die Signale TB(3) und TA(3) verzögert sind, den Gate-Elektroden von zwei Transistoren MP7 bzw. MP6 des Vervielfachers 535 in Fig. 2A zugeführt.

Im Vervielfacher 535 bilden die Transistoren MP2 und MP3 einen Differentialverstärker 535a mit einer steuerbaren Verstärkung. In gleicher Weise bilden die Transistoren MP6 und MP7 einen Differentialverstärker 535b mit steuerbarer Verstärkung. Die Verstärkungen der Verstärker 535a und 535b ändern sich in entgegengesetzten Richtungen entsprechend Änderungen in den Drain-Strömen, die von zwei Transistoren MP1 und MP5 erzeugt werden, die einen Differentialverstärker 535c bilden. Die Drain- Ströme in den Transistoren MP1 und MP2 ändern sich in entgegengesetzten Richtungen entsprechend einem Spannungsunterschied zwischen den Gate-Elektroden der Transistoren MP1 und MP5.

Eine konstante Gleichstrom-Bezugsspannung VREF wird am Gate des Transistors MP1 erzeugt. Ein Steuer-Ausgangssignal VCOCV, das in einer Ladungspumpen-Steuerstufe 54 von Fig. 1 erzeugt wird, wird am Gate des Transistors MP5 in Fig. 2A aufgebaut, um die Frequenz/Phase des Signals Clk in einer feinen Fehlerkorrektur-Betriebsart zu steuern, was später erläutert wird.

Die Drain-Elektrode des Transistors MP2 ist mit der Drain- Elektrode des Transistors MP6 verbunden, um ein Summensignal X1 zu erzeugen. Das Signal X1 wird in zwei parallel geschalteten Last-Widerständen R10 und R12 erzeugt und der Gate-Elektrode des Transistors MP10 des Verstärkers 531 in Fig. 2B zugeführt. In gleicher Weise ist die Drain-Elektrode des Transistors MP3 in Fig. 2A mit der Drain-Elektrode des Transistors MP7 verbunden, um ein Summensignal X2 zu erzeugen. Das Signal X2 wird in zwei Last-Widerständen R11 und R13 erzeugt und der Gate-Elektrode des Transistors MP9 des Verstärkers 531 in Fig. 2B zugeführt.

Beispielsweise ändert sich die Signalverstärkung über den Transistor MP2 in entgegengesetzter Weise zu der über den Transistor MP6. Die Phasenverschiebung des Signals X1 wird durch die Vektorsumme von 2 Signalen bestimmt, die zwischen sich einen Phasenunterschied haben, der von den Drain-Strömen in den Transistoren MP2 bzw. MP6 erzeugt wird. Somit ändert sich die Phasenverschiebung des Signals X1 in einer feinen oder allmählichen Art, wenn das analoge Signal VCOCV, das dem Verstärker 535c zugeführt wird, sich in einer allmählichen Art ändert. In gleicher Weise ändert sich auch die Phasenverschiebung des Signals X2 in einer feinen oder allmählichen Art gemäß dem Signal VCOCV. Das Signal X1 ist nominal in entgegengesetzter Phase zum Signal X2. Eine Änderung der Phasenverschiebung des Signals X1 oder X2 bewirkt eine Änderung der Schwingungsfrequenz des RCVCO 53 und des Signals Clk, was später erläutert wird.

Es kann erwünscht sein, einen breiten Frequenzbereich von beispielsweise 25 bis 40 MHz des Signals Clk zu erzielen und auch Toleranzen, Temperaturschwankungen und Alterung in den RC- Verzögerungs-Netzwerken zu kompensieren. Die RC-Verzögerungs- Netzwerke werden in RCVCO 53 unter Verwendung der Herstellungstechnik von integrierten Schaltungen gebildet.

Vorteilhafterweise kann die Frequenz des RCVCO 53 in einer groben Frequenzkorrektur-Betriebsart stufenweise erhöht oder erniedrigt werden. Beispielsweise kann die grobe Frequenzkorrektur-Betriebsart unmittelbar nach der Stromzufuhr angewendet werden. Um die grobe Frequenzkorrektur-Betriebsart vorzusehen, sind die oben erwähnten vier Schalt-Kondensator-Banken SWA(i) vorgesehen. Der Parameter "i", der die Schalt-Kondensator-Bank bezeichnet, nimmt die vier Werte 0 bis 3 ein. Die Schalt-Kondensator-Banken SWA(i) werden vier entsprechenden Anschlüssen zugeführt, wo die zuvor erwähnten Signale TA(i) erzeugt werden. Somit ist eine gegebene Bank SWA(i) mit einem entsprechenden Anschluß verbunden, wo das Signal TA(i) mit demselben Wert "i" bezeichnet ist. In gleicher Weise sind die oben erwähnten vier Schalt-Kondensator-Bänke SWB(i) mit entsprechenden vier Anschlüssen verbunden, wo das oben erwähnte Signal TB(i) erzeugt wird. In der gleichen Weise nimmt der Parameter "i" die Werte 0 bis 3 ein.

Jede Bank SWA(i), z.B. die Bank SWA(0) in Fig. 2b, enthält acht parallel geschaltete Schalt-Kondensatoranordnungen. Eine gegebene Schalt-Kondensatoranordnung einer gegebenen Bank SWA(i) wird durch einen Transistor-Schalter SA(4j+i), in Fig. 3 dargestellt, gebildet, der in Reihe mit einem entsprechenden Kondensator CA(4j+i) geschaltet ist. Gleiche Symbole und Bezugsziffern in Fig. 1, 2A bis 2C und 3 geben gleiche Gegenstände oder Funktionen an. Für eine gegebene Bank SWA(i) in Fig. 2B und 2C nehmen die Parameter j wahlweise einen der acht Werte 0 bis 7 an.

Ein gegebener Transistor-Schalter SA(4j+i) in Fig. 3 ist in Reihe mit einem entsprechenden Kondensator CA(4j+i) geschaltet, so daß der Wert von "i" gemeinsam für den Schalter SA(4j+i) und den Kondensator C(4j+i) ist, und der Wert von "j" ist ebenfalls für beide gemeinsam. In gleicher Weise enthält jede Bank SWB(i) in Fig. 2B und 2C acht parallel geschaltete Transistor-Schalt- Kondensatöranordnungen, wie beispielsweise die Bank SWA. Jede dieser acht Anordnungen wird durch einen Transistor-Schalter SB(4j+i) in Fig. 3 gebildet, der in Reihe mit einem Kondensator CB(4j+i) geschaltet ist.

In jedem Paar von Banken SWA(i) und SWB(i) in Fig. 28 und 2C, die mit einem gemeinsamen Wert "i" bezeichnet sind, wie z.B. die Banken SWA(0) und SWB(0), steuern acht Steuersignale CF(4j+i) die entsprechenden acht Paare von Transistor-Schaltern SA(4j+i) und SB(4j+i), die auch mit dem gemeinsamen Wert von "i" und dem gemeinsamen Wert von "j" bezeichnet sind. Die Signale CF(4j+i) werden in einer später beschriebenen Weise erzeugt. Somit werden alle 32 Paare von Schaltern SA(4j+i) und SB(4j+i) durch die 32 Steuersignale CF(4j+i) gesteuert. Der Wert von "i" für ein gegebenes Paar von Schaltern SA(4j+i) in Fig. 3 und SB(4j+i) und für das Steuersignal CF(4j+i), das ein solches Paar von Schaltern steuert, ist derselbe. Der Wert von lijit ist auch für das gegebene Paar von Schaltern SA(4j+i) und SB(4j+i) und für das Steuersignal CF(4j+i), das ein solches Paar steuert, gemeinsam.

Wenn ein gegebenes Steuersignal CF(4j+i) einen RICHTIG-Zustand annimmt, werden ein entsprechender Kondensator CA(4j+i) der entsprechenden Bank SWA(i) und ein entsprechender Kondensator CB(4j+i) der entsprechenden Bank SWB(i) eingeschaltet oder über ein Paar von den Schaltern SA(4j+i) und SB(4j+i) mit den Anschlüssen verbunden, wo die Signale TA(i) bzw. TB(i) erzeugt werden. Dadurch erfolgt eine Zunahme an Phasenverzögerung und eine entsprechende Abnahme der Schwingungsfrequenz des Signals Clk in Fig. 2C. Wenn andererseits ein gegebenes Steuersignal CF(4j+i) in Fig. 3 einen FALSCH-Zustand annimmt, wird das entsprechende Paar von Kondensatoren ausgeschaltet oder abgekoppelt, wodurch eine Zunahme der Schwingungsfrequenz des Signals Clk in Fig. 2C verursacht wird.

Eine Strom-Spiegel-Bezugsschaltung 537 in Fig. 2A enthält einen PMOS-Transistor MP2O, der einen kleinen Anlaufstrom von beispielsweise 1 µA liefert. Der Anlaufstrom bewirkt, daß an einem Anschluß NB ein Spannungspegel zunächst auf eine Schwellwertspannung eines Transistors MN10 von typischerweise 0,8 V ansteigt. Die Spannungen am Anschluß NR und am Anschluß NB werden in einem symmetrischen PMOS-Strom-Spiegelverstärker, der durch Transistoren MP23, MP24, MN13 und MN14 gebildet wird, verglichen.

Die negative Rückkopplung von einem Anschluß NF wird dem Gate eines Transistors MN12 zugeführt, wodurch die Spannungen an den Anschlüssen NR und NB gleich gemacht werden. Der im Widerstand R1 fließende Strom ist daher proportional zu der Spannung am Anschluß NB. Wenn der Strom im Widerstand R1 im Transistor MN12 und im Transistor MP22 zu fließen beginnt, wird zusätzlich Strom in den Anschluß NB abgegeben, der bewirkt, daß die Spannung am Anschluß NB auf einen Pegel von etwa 1,5 V ansteigt. Somit ist ein im Transistor MP22 fließender Bezugsstrom nominal 0,25 mA.

Eine Ausgangsspannung CS1 der Strom-Spiegel-Bezugsschaltung 537, die an der Drain-Elektrode des Transistors MP22 erzeugt wird, wird den Gates der Transistoren MP4 und MP8 in Fig. 2B und dem Transistor MP11 in Fig. 2C zugeführt. Als Ergebnis ist der im Transistor MP4 in Fig. 2A fließende Strom nominal 3 mA ,und der in jedem der Verstärker fließende, von den Transistoren MP8 und MP11 abgegebene Strom ist 1,5 mA. Die Schaltung 537 in Fig. 2A hält die Stabilität der Frequenz des Oszillators in bezug auf die Versorgungs-Spannungsänderung aufrecht. Die Simulation zeigt, daß die Empfindlichkeit für eine Versorgungs-Spannungsänderung 0,9 %/V und für eine Temperaturänderung -0,012 %/ºC beträgt.

RCVCO 53 in Fig. 2A bis 2C ist in einer differentialsymmetrischen Weise aufgebaut. Signale X2, Y1, TA(0), TA(1), TB(2), TB(3) und TB(4), die einen ersten positiven Rückkopplungsweg definieren, sind differentialsymmetrisch in bezug auf auf die Signale X1, Y2, TB(0), TB(1), TA(2), TA(3) und TA(4), die einen zweiten positiven Rückkopplungs-Signalweg definieren. Somit ändert sich die Phasendifferenz zwischen zwei differentialsymmetrischen Signalen, beispielsweise für die Signale Y1 und Y2 nicht, wenn die Verstärkung beispielsweise der Verstärker 535a und 535b in Fig. 2A sich ändert, oder wenn eine Temperaturänderung auftritt. RCVCO 53 schwingt mit einer Frequenz, die durch die gesamte Phasenverschiebung in ihren beiden positiven Rückkopplungswegen bestimmt ist.

Fig. 4 veranschaulicht ein Beispiel von simulierten Wellenformen der Signale Y1 und Y2 in Fig. 1, wenn alle geschalteten Kondensatoren in RCVCO 53 durch Signale CF(4j+i) entkoppelt sind, was zu einer maximalen Frequenz oder minimalen Periode des Signals Clk von beispielsweise 19,62 ns führt. Gleiche Symbole und Bezugsziffern in Fig. 1, 2A - 2C, 3 und 4 geben gleiche Gegenstände oder Funktionen an.

Wie in Fig. 4 dargestellt ist, sind die Signale Y1 und Y2 nahezu identisch in der Größe, und sie sind gegeneinander um 1800 in der Phase verschoben. Die Signale Y1 und Y2 sind wegen der differentialsymmetrischen Konfiguration differentialsymmetrische Signale. Somit treten die Kreuzungspunkte der Signale Y1 und Y2, wie die Punkte CO, die auftreten, wenn die Augenblickswerte der Signale Y1 und Y2 gleichzeitig dieselben sind, mit entgegengesetzter Phase auf. Vorteilhafterweise haben die Kreuzungspunkte CO als Ergebnis der zuvor erwähnten differentialsymmetrischen Konfiguration nahezu gleiche zeitliche Abstände. Wegen der symmetrischen Konfiguration wird das Tastverhältnis des Signals Clk vorteilhafterweise nicht durch Verstärkungsänderungen und durch die Temperatur verursachte Komponentenänderungen beeinflußt. Daher erzeugt vorteilhafterweise eine verhältnismäßig einfache Differential-zu-Einzel-Umsetzungsschaltung 536 in Fig. 2C, die die Signale Y1 und Y2 empfängt, und die durch Transistoren MPLS, MP16, MN20 und MN21 sowie Torschaltungen U1 und U2 gebildet wird, das Signal Clk mit annähernd 50 % Tastverhältnis. Ferner liefert die Differentialsymmetrie-Konfiguration eine verbesserte gleichphasige Rauschunterdrückung.

Die gemessene Rausch-Bandbreite des RCVCO 53 beträgt -30 dB bei 350 Hz. Die Kurzzeit-Stabilität des RCVCO 53 innerhalb einer Sekunde beträgt etwa ±150 Hz oder 20 ppm entsprechend einem 1,3 ns Flackern in einer Horizontal-Zeilenperiode H von 63,5 µs.

Um die Frequenz des RCVCO 53 zu steuern, wird das Synchronsignal HSRef in Fig. 1 einer Frequenz-Detektor- und Steuerstufe 55 zugeführt. Fig. 5 veranschaulicht ein Fließdiagramm, das zur Erläuterung der Arbeitsweise der PLL 100 in Fig. 1 nützlich ist. Fig. 6, 7A und 7B veranschaulichen entsprechende Teile der Stufe 55 in Fig. 1 in einem Blockschaltbild in größeren Einzelheiten. Gleiche Symbole und Bezugsziffern in Fig. 1, 2A bis 2C, 3 bis 6, 7A und 7B geben gleiche Gegenstände oder Funktionen an.

In dem in Fig. 6 gezeigten Teil der Stufe 55 wird das Signal HSRef einem Eingangsanschluß Clear/Enable eines 13-Bit-Zählers 56 zugeführt. Das Signal Clk des RCVCO 53 in Fig. 1 wird einem Eingangsanschluß CLOCK des Zählers 56 in Fig. 6 zugeführt. Fig. 9a und 9b veranschaulichen ein Beispiel der Impulse der Signale ClkDiv bzw. HSRef von Fig. 6. Gleiche Symbole und Bezugsziffern in Fig. 1, 2A bis 2C, 3 bis 6, 7A, 7B und 9A bis 9C zeigen gleiche Gegenstände oder Funktionen an.

Der Zähler 56 in Fig. 6 zählt Impulse des Signals Clk, die während einer gegebenen Periode H auftreten und als Intervall MESSUNG in Fig. 9b bezeichnet sind. Am Ende des Intervalls MES- SUNG enthält der Zähler 56 in Fig. 6 ein binäres Wortsignal NCL. Das Signal NCL hat einen numerischen Wert, der gleich der Anzahl von Taktimpulsen oder Perioden des Signals Clk ist, die während einer gegebenen Periode des Signals HSRef auftritt. Somit enthält das Signal NCL das Verhältnis zwischen der Frequenz des Signals Clk und der des Signals HSRef.

Das Signal NCL wird einer Subtraktionsschaltung 65 zugeführt, die ein binäres Wortsignal Nerr durch Bildung einer Differenz zwischen dem Wert des Signals NSET und dem des Signals NCL bildet. Das Signal NSET ist ein konstantes binäres Wort, das gleich dem Verhältnis zwischen der Frequenz des Signals Clk und der des Signals ClkDiv ist, wie zuvor erwähnt. Das Signal Nerr wird in einer Latch-Vorrichtung 57 gespeichert, wenn ein Zeitsteuer-Signal CLKH auftritt. Das Signal CLKH tritt unmittelbar nach der Periode H des Signals HSRef auf, während der das Signal Nerr gemessen und erzeugt wird.

Das gespeicherte Signal Nerr wird an einem Ausgang der Latch-Vorrichtung 57 als Ausgangssignal NERR ausgelesen. Das Fehlersignal NERR hat einen Wert, der gleich einer Differenz zwischen der Zahl von Taktperioden des Signals Clk, die während der gegebenen Periode MESSUNG des Signals HSRef in Fig. 9b auftreten und der Zahl der Taktperioden des Signals Clk in Fig. 6, die während der Periode des Signals ClkDiv in Fig. 9a auftreten, ist. Diese Differenz ist 0 und stellt beispielsweise keinen Fehler dar, wenn PLL 100 in Fig. 1 sich in phasenverriegeltem Zustand befindet. Somit zeigt das Signal NERR einen zyklusbezogenen oder Frequenzfehler an. Der Meßvorgang, bei dem das Signal NERR erzeugt wird, ist in einem Fließdiagrammweg 197 in dem Fließdiagramm von Fig. 5 angegeben.

Das den Frequenzfehler anzeigende Signal NERR in Fig. 6 wird einem Eingang einer absolutwertbildenden Stufe 58 in Fig. 7A zugeführt, die ein binäres Wortsignal NERR erzeugt. Das Signal NERR ist gleich dem absoluten Wert des Signals NERR. Das Signal Nern wird in einem Komparator 49 mit einem Konstantwert- Wortsignal SCHWELLWERT_1 verglichen, das gleich 8 % der Größe des Wortsignals NSET ist. Der Komparator 59 erzeugt ein Wortsignal 59a, wenn der Fehler in der Länge der Periode des Signals ClkDiv, der durch die Zahl der Taktzyklen des Signals Clk gemessen wird, größer als 8 % der gewünschten Periodenlänge des Signals ClkDiv ist.

Das Signal 59a wird einem Rückstell-Eingangsanschluß RESET eines 6.Bit-Zählers 61 zugeführt, der einmal in jeder Periode des Taktsignals ClkDiv aufwärts zählt, wenn die Zählung im Zähler 61 ausgelöst wird. Der Zähler 61 erzeugt ein Signal 61a, das bedeutsamste Bit MSB des Zählers 61. Die Zählung im Zähler 61 wird ausgelöst, wenn das Signal 59a erzeugt wird.

Das Signal 61a wird über ein ODER-Tor 62 einem "J"-Eingangsanschluß eines Flip-Flop 63 zugeführt. Ein RICHTIG-Zustand eines Eingangssignals CFR des Flip-Flop 63 erhält man, wenn in jeder der 32 unmittelbar vorhergehenden Perioden H des Signals ClkDiv der Fehler in der Länge der Periode des Signals ClkDiv, der durch den Wert des Signals Nerr geliefert wird, größer als 8 % der gewünschten Periodenlänge ist.

Gemäß einem erfindungsgemäßen Merkmal wird der RCVCO 53 in Fig. 1 nicht beeinflußt, solange diese 32 Perioden H des Signals ClkDiv in Fig. 9a nicht abgelaufen sind, was als Ruhe-Betriebsart bezeichnet wird und in einem Weg 194 des Fließdiagramms von Fig. 5 angegeben ist. Vorteilhafterweise erfolgt die Ruhe-Betriebsart in einer Weise, daß das Auftreten der groben Frequenzkorrektur-Betriebsart beispielsweise während eines ganzen Vertikal-Austast-Intervalls (VBI) verhindert wird. Während des Vertikal-Austast-Intervalls treten Ausgleichsimpulse EP in Fig. 1 auf. Die Impulse EP haben eine Periode, die halb so groß wie die Periode H ist. Daher erzeugen die Ausgleichsimpulse EP im Signal HSRef in Fig. 1 einen Wert des Fehlersignals Nerr in Fig. 7A, der größer als 8 % der gewünschten Periodenlänge ist. Da jedoch die Zahl der Ausgleichsimpulse EP in Fig. 1 kleiner ist als 32, verhindert der Zähler und das "ODER"-Tor 62 in Fig. 7A, daß das Signal CFR den RICHTIG-Zustand während des gesamten Vertikal-Austast-Intervalls annimmt. Daher wird der Betrieb in der groben Frequenzkorrektur-Betriebsart verhindert. Als Ergebnis des Betriebs in der Ruhe-Betriebsart wird vorteilhafterweise die Phase des RCVCO 53 während des gesamten Vertikal-Austastoder Rücklauf-Intervalls nicht gestört.

Es sei angenommen, daß die Zahl der Perioden des Signals ClkDiv, in denen das Fehlersignal Inern größer als 8 % der gewünschten Periodenlänge ist, 32 überschreitet. Diese Situation zeigt einen großen Frequenzfehler an, der nicht von dem Betrieb des Vertikal-Austast-Intervalls herrührt. Daher würde das Signal CFR des Flip-Flop 63 in Fig. 7A mit dem RICHTIG-Zustand erzeugt. Wenn das Signal CFR erzeugt wird, veranlaßt es die PLL 100 in Fig. 1, in der groben Frequenzfehler-Korrektur-Betriebsart zu arbeiten. Während des Arbeitens in der groben Frequenzfehler- Korrektur-Betriebsart wird der grobe Frequenzfehler sequentiell in Schaltstufen im RCVCO 53 vermindert. Der Weg, wie das Signal CFR erzeugt wird, ist in den Fließdiagramm-Wegen 197, 200, 201, 196 und 199 in dem Fließdiagramm von Fig. 5 angegeben.

Fig. 10 veranschaulicht ein genaueres Diagramm der Ladungspumpen-Stufe 54 von Fig. 1. Gleiche Symbole und Bezugsziffern in Fig. 1, 2A bis 2C, 3 bis 6, 7A, 7B, 9a bis 9c und 10 geben gleiche Gegenstände oder Funktionen an. Die Tabelle in Fig. 10 zeigt die Richtung des Signaiflusses und des Zustandes der Schalter in der Stufe 54. Während der ganzen groben Frequenzfehler-Korrektur-Betriebsart erzeugt die Ladungspumpen-Stufe 54 in Fig. 10 ein analoges Steuersignal VCOCV des RCVCO 53 in Fig. 2A mit einem konstanten Pegel, der gleich der Bezugsspannung VREF ist, die über einen Schalter SW1 in Fig. 10 geliefert wird. Das Signal VCOCV in Fig. 10 wird etwa in seinem mittleren Spannungsänderungs-Bereich erzeugt.

Bei der groben Frequenzfehler-Korrektur-Betriebsart zählt ein 5-Bit-Binarzahler 66 in Fig. 6 alternierende Impulse des Signals ClkDiv aufwärts oder abwärts. Die Aufwärts- oder Abwärts- Richtung der Zählung im Zähler 66 wird gemäß dem Zustand eines bedeutsamsten oder eines Vorzeichen-Bits SIGN des Wortsignals NERR bestimmt. Ein 5-Bit-Ausgangs-Wortsignal CFRL (4:0) des Zählers 66 wird einem Eingang eines Dekoders 64 zugeführt, der nachfolgend als "Thermometer"-Dekoder bezeichnet wird. Der Thermometer-Dekoder 64 erzeugt die zuvor erwähnten 32 getrennten Steuersignale CF(4j+i) durch Dekodierung des 5-Bit-Signals CFRL (4:0).

Die Tabelle in Fig. 8 zeigt diejenigen Signale CF(4j+i) in Fig. 2A, 2B und 8, die in dem RICHTIG-Zustand sind, und diejenigen, die in dem FALSCH-Zustand sind, für jeden Wert des 5-Bit- Wortsignals CFRL(4:O) in Fig. 6 und 8. In der Tabelle von Fig. 8 stellt die binäre Ziffer "1" den RICHTIG-Zustand und die binäre Ziffer "0" den FALSCH-Zustand dar. Wie in Fig. 8 gezeigt ist, ändert nur eines der Steuersignale CF(4j+i) in Fig. 8 seinen Zustand, wenn der Zähler 66 in Fig. 6 aufwärts zählt. Die Änderung des Zustandes erfolgt vorn FALSCH-Zustand in den RICHTIG-Zustand. In gleicher Weise ändert nur eines der Steuersignale CF(4j+i) in Fig. 8 seinen Zustand, wenn der Zähler 66 in Fig. 6 abwärts zählt, wobei sich der Zustand von RICHTIG in FALSCH ändert.

In der groben Frequenzfehler-Korrektur-Betriebsart erzeugt eine Meß/Steuer-Zuordnungseinheit 67 in Fig. 6 ein Signal CFR_Enable, das den Zähler wirksam macht, um alternierende Impulse des Signals ClkDiv aufwärts/abwärts zu zählen. Alternierende Impulse des Signals ClkDiv treten in alternierenden Perioden H des Signals HSRef auf. Nur während der Intervalle CON- TROL, die in alternierenden Perioden des Signals HSRef in Fig. 9b zwischen den Intervallen MESSUNG auftreten, macht das Signal CFR_Enable den Zähler 66 in Fig. 6 wirksam, um die Zustände zu ändern. Während der anderen alternierenden Perioden des Signals HSRef in Fig. 9b wird der Wert des Signals NCL, wie zuvor erläutert, gemessen, wenn die Intervalle MESSUNG auftreten, aber der Zähler 66 in Fig. 6 ändert nicht den Zustand. Der Zähler 66 ändert den Zustand nicht, während die Signale NERR oder NCL in Fig. 9b gemessen werden. Durch die Verhinderung, daß der Zähler 66 in Fig. 6 während eines gegebenen Intervalls MESSUNG in Fig. 9b die Zustände ändert, ändert sich die Frequenz des RCVCO 53 in Fig. 1 nicht zur selben Zeit, in der die Frequenz des RCVCO 53 gemessen wird. Somit erfordert ein gegebener Schaltschritt in der groben Freguenzkorrektur-Betriebsart zwei Horizontal-Taktimpulse des Signals ClkDiv und tritt in jedem Paar von Perioden H auf. Als Ergebnis davon, daß die Frequenz des RCVCO 53 nicht geändert worden ist, wenn sie gemessen wird, wird ein stabilerer und genauerer Frequenz-Steuerbetrieb erhalten.

Aus Erläuterungsgründen der groben Frequenzfehler-Korrektur- Betriebsart sei angenommen, daß in einem gegebenen Intervall MESSUNG in Fig. 9a und 9b, das als Intervall 602 bezeichnet ist, die gemessene Frequenz des Signals Clk des RCVCO 53 in Fig. 2A bis 2C größer als erforderlich ist. Eine solche Situation ist durch das Auftreten eines positiven Wertes des Signals NERR in Fig. 6 angegeben. Demzufolge wird am Ende des unmittelbar folgenden Intervalls CONTROL in Fig. 9a und 9b, das als Intervall 603 bezeichnet ist, der Zähler 66 in Fig. 6 fortgeschaltet. Das Ergebnis ist, daß ein entsprechendes Paar von Kondensatoren CA(4j+i) und CB(4j+i) in Fig. 2A, 2B und 2C gemäß einem aktualisierten fortgeschalteten Wert des Wortsignals CFRL(4:0) in Fig. 6 eingeschaltet wird. Der aktualisierte Wert des Signals CFRL(4:0) wird gemäß dem Vorzeichen-Bit SIGN des Signals NERR in Fig. 6 aufwärts oder abwärts fortgeschaltet. Da ein zusätzliches Paar von Kondensatoren mit den Rückkopplungswegen verbunden ist, erfolgt eine Abnahme der Frequenz des Signals Clk. Wenn andererseits die Frequenz des Signals Clk kleiner als erforderlich ist, würden zwei Kondensatoren CA(4j+i) und CB(4j+i) in Fig. 2B oder 2C ausgeschaltet oder von den positiven Rückkopplungswegen entkoppelt werden. Die Kondensator-Schaltung erfolgt in dem unmittelbar folgenden Intervall CONTROL oder dem Intervall 603 in Fig. 9a und 9b, wodurch eine Zunahme der Frequenz des RCVCO 53 in Fig. 2A bis 2C erfolgt.

Der Thermometer-Dekoder 64 in Fig. 6 arbeitet so, daß eine Änderung des Zustands im Zähler 66 bewirkt&sub1; daß nur ein Paar von geschalteten Kondensatoren in dem entsprechenden Paar von positiven Rückkopplungswegen ein- oder ausgeschaltet wird und kein anderes Paar von Kondensatoren beeinflußt wird, wie zuvor erläutert wurde. Daher ist vorteilhafterweise die Änderung, nämlich die Zunahme oder Abnahme der Frequenz des Signals Clk in Fig. 2C monoton und wird nicht durch Toleranzen von Komponenten beeinflußt. Somit ist für den gesamten Frequenzbereich die Frequenz des Signis Clk proportional zu dem Wert des Wortsignals CFRL(4:0) in Fig. 6.

Aus Erläuterungsgründen ist angenommen, daß vor dem Ende eines gegebenen Intervalls CONTROL, das in Fig. 9a und 9b als Intervall 601 bezeichnet ist, der Wert des Signals CFRL(4:0) in Fig. 6 gleich 23 ist. Der Wert 23 entspricht j = 5 und i =3, da 4j+i = 23 ist. Wie zuvor erläutert wurde, wird i nur aus den Werten 0 bis 3 und j nur aus den Werten 0 bis 7 gewählt.

Es sei weiter angenommen, daß das Vorzeichen-Bit SIGN des Signals NERR so ist, daß der Zähler 66 in Fig. 6 am Ende des Intervalls 601 aufwärts zählt. Somit enthält in einem nachfolgenden Intervall MESSUNG, das als Intervall 602 in Fig. 9a und 9b bezeichnet ist, das Signal CFRL(4:0) in Fig. 6 einen Inkrementaiwert, der gleich 24 entsprechend j = 6 und i = 0 ist, da 4j+i=24 ist. Nur die Kondensatoren CA(24) und CB(24) in den Banken SWA(0) bzw. SWB(0) in Fig. 2 werden eingeschaltet und mit dem entsprechenden Paar von positiven Rückkopplungswegen im RCVCO 53 am Ende des Intervalls 601 in Fig. 9a und 9b verbunden. Die geschalteten Kondensatoren, die bereits mit den entsprechenden positiven Rückkopplungswegen vor dem Ende des Intervalls 601 in Fig. 9a und 9b verbunden wurden, werden nicht durch das Fortschalten des Wertes des Signals CFRL(4:0) in Fig. 8 beeinflußt. Auf diese Weise werden die Kondensatoren CA(4j+i) und CB(4j+i) in Fig. 2B und 2C in einer progressiven oder monotonen Weise ein- oder ausgeschaltet.

Bei jedem Intervall CONTROL in Fig. 9b ist die Änderung der Frequenz des RCVCO 53 in Fig. 2A bis 2C etwa 4 % des gesamten Bereiches der Betriebsfrequenzen des RCVCO 53. Somit kann der gesamte Frequenzbereich des RCVCO 53 in 32 Kondensator-Schaltschritte oder weniger geordnet werden.

Das Vorzeichen-Bit SIGN des Signals NERR in Fig. 7A wird sowohl verzögert als auch unverzögert zwei Eingangsanschlüssen eines Exklusiv-ODER-Tors 69 zugeführt. Das verzögerte Vorzeichen-Bit wird in einer Latch-Vorrichtung 68 erzeugt. Das Tor 69 erzeugt ein Ausgangssignal 69a, das einem "K"-Eingangsanschluß des J-K-Flip-Flop 63 zugeführt wird.

Vorteilhafterweise werden die geschalteten Kondensatoren CA(4j+i) und CB(4j+i) in dem positiven Rückkopplungsweg in Schritten einer negativen Rückkopplungsschleife ein- oder ausgeschaltet. Die Ereugung des Signals CFR wird unwirksam gemacht, und der Betrieb in der groben Frequenzfehler-Steuer-Betriebsart endet, wenn die Differenz zwischen der gemessenen und der erwarteten Länge der Periode des Signals ClkDiv, die durch das Vorzeichen-Bit SIGN des Signals NERR bestimmt wird, das Vorzeichen ändert. Die Vorzeichen-Änderung des Signals NERR zeigt das Vorliegen eines Frequenzfehlers an, der kleiner oder gleich 4 % des gesamten Frequenzbereiches ist. Danach beendet der Zähler 66 in Fig. 6 die Zustandsänderung, und der letzte Zustand der Signale CFRL(4:0) und CF(4j+l) bleibt unverändert.

Das Signal NERR in Fig. 78 wird einem ersten Eingang A einer Subtraktionsschaltung 70 zugeführt. Das Signal NERR, das über eine Latch-Vorrichtung 71 um eine Periode des Signals ClkDiv verzögert wird, wird einem zweiten Eingang B der Subtraktionsschaltung 70 zugeführt. Ein absoluter Wert einer Differenz zwischen den Eingangssignalen der Subtraktionsschaltung 70 wird in einer den Absolutwert bildenden Stufe 72 erhalten und in einem Komparator 73 mit einem Wert verglichen, der in dem digitalen Wortsignal SCHWELLWERT_2 enthalten ist.

Es sei angenommen, daß der Perioden-Längenfehler des Signals ClkDiv sich von einer gegebenen Periode H zu der unmittelbar folgenden des Signals ClkDiv um weniger als 2 % der erwarteten Periodenlänge des Taktsignals ClkDiv ändert. Der 2 % Schweliwert ist im Signal SCHWELLWERT_2 enthalten. Daher wird ein Signal KONSISTENZ an einem Ausgang 73a des Komparators 73 erzeugt. Somit wird das Signal KONSISTENZ erzeugt, wenn die Größe des Signals NERR sich um nicht mehr als 2 % des Wertes des Signals NSET in Fig. 6 von einer Taktperiode H zu der unmittelbar folgenden des Signals ClkDiv ändert. Daraus folgt, daß das Signal KONSISTENZ in Fig. 7B das Vorhandensein eines stabilen und rauschfreien Synchronsignals HSRef und des Fehlersignals Nerr anzeigt.

Das Signal Inern in Fig. 7A wird mit einem konstanten Wert, der gleich 2 ist, in einem Komparator 60 verglichen. Der Komparator 60 erzeugt ein Signal 60a, wenn der Fehler oder die Differenz in der Periodenlänge des Signals ClkDiv in bezug auf die des Signals HSRef kleiner als zwei Taktperioden des Signals Clk ist.

Es sei angenommen, daß alles folgende geschieht: Das Signal KONSISTENZ in Fig. 7A wird erzeugt, der Wert des Signals Inern ist größer oder gleich 2 aber kleiner als 8 % des Wertes des Signals Nset, das im Signal 60a in Fig. 7A vorgesehen ist, und das Signal CFR wird nicht erzeugt. Daher erzeugt ein "UND"-Tor 74 ein Signal FFR. Das Signal FFR leitet eine feine oder allmähliche Frequenzfehler-Korrektur-Betriebsart ein und errichtet diese Betriebsart, in der der Zustand des Koppeins oder Entkoppelns des geschalteten Kondensators in Fig. 2A bis 2C nicht beeinflußt wird. Die Fließdiagrammwege 202, 203, 204 und 205 in dem Fließdiagramm von Fig. 5 zeigen die Zustände für die Erzeugung des Signals FFR in Fig. 7A an. Sollte andererseits das Signal KONSI- STENZ nicht erzeugt werden, wird RCVCO 53 in Fig. 1 nicht beeinflußt, was zu der oben erwähnten Ruhe-Betriebsart führt, wie in den Fließdiagramm-Wegen 197, 204 und 209 des Fließdiagramms in Fig. 5 angegeben ist.

In der feinen Frequenzfehler-Korrektur-Betriebsart steuert das Signal FFR in Fig. 7A den Betrieb der Ladungspumpen-Stufe 54 in Fig. 10, um das analoge Signal VCOCV zu ändern. Eine Änderung des Signals VCOCV bewirkt, daß sich die Frequenz von RCVCO 53 in Fig. 1 in allmählicher Weise und ohne schaltende Schritte des geschalteten Kondensators ändert, im Gegensatz zu der groben Frequenzfehler-Korrektur-Betriebsart.

Das Signal NERR in Fig. 6 wird über einen Wortbegrenzer 75 einem Impulsgenerator 76 zugeführt. Der Begrenzer 75 erzeugt ein 8-Bit-Zweier-Komplement-Wortsignal 75a aus den letzten acht bedeutsamen Bits des Signals NERR. Das Signal NERR ist ein 13- Bit-Wortsignal. Sollte die Größe des Signals NERR größer sein als das, was durch das 8-Bit-Wortsignal 75a dargestellt werden kann, würde das Signal 75a mit einem Wert erzeugt, der gleich der oberen positiven oder negativen Grenze eines 8-Bit-Zweier- Komplement-Wortes ist. Das Wortsignal 75a wird in einem nicht dar-gestellten Binärzähler eines Impulsgenerators 76 gespeichert. Der Impulsgenerator 76 erzeugt einen Impuls eines Signals FFR_UP oder einen Impuls eines Signals FFR_DN gemäß dem Bit SIGN des Signals NERR.

Ein gegebener Impuls des Ausgangssignals FFR_UP hat eine Impulsbreite, die proportional zu der Größe des Fehlersignals NERR ist und erzeugt wird, wenn der Wert des Signals NERR negativ ist. Das Signal FFR_UP tritt auf, wenn die Frequenz des Signals Clk niedriger als erforderlich ist. In gleicher Weise hat ein gegebener Impuls des Signals FFR_DN eine Impulsbreite, die proportional zu der Größe des Signals NERR ist und auftritt, wenn die Frequenz des Signals Clk höher als erforderlich ist.

Unter der Steuerung des Signals FFR wird das Signal FFR_UP oder FFR_DN in Fig. 10 ausgewählt und durch den entsprechenden Multiplexer eines Paares von Multiplexern 54a und 54b mit zwei Eingängen und über das entsprechende Tor eines Paares von Toren 54c und 54d dem entsprechenden Anschluß eines Paares von Steueranschlüssen 54ca und 54cb des entsprechenden Schalters eines Paares von Schaltern SW3 und SW4 zugeführt. Wenn der Impuls des Signals FFR_UP erzeugt wird, führt der Schalter SW3 einen positiven Impuisstrom 13 einem Anschluß 54f zu. In gleicher Weise führt der Schalter SW4 einen negativen Impulsstrom 14 dem Anschluß 54f zu, wenn der Impuls des Signals FFR_DN erzeugt wird.

Ein Kondensator Cint, der unter Verwendung der Herstellungstechnik von integrierten Schaltungen gebildet wird, ist parallel zu einem diskreten Kondensator Cext über den Schalter SW1 geschaltet. Dies erfolgt dadurch, daß der Wähler des Schalters SW1 mit dem Anschluß 54f in der feinen Frequenz-Korrektur-Betriebsart verbunden wird. Die Steuerung des Schalters SW1 ist in der Tabelle in Fig. 10 dargestellt. Demzufolge werden die Kondensatoren Cext und Cint parallel durch eine Menge geladen, die proportional zu der Impulsbreite des Signals FFR_UP ist, wenn das Signal FFR_UP erzeugt wird. Die Kondensatoren Cext und Cint werden in gleicher Weise entladen, wenn das Signal FFR_DN auftritt. Das Signal VCOCV wird im Kondensator Cext erzeugt und dem RCVCO 53 in Fig. 2A zugeführt.

In gleicher Weise wie die grobe Frequenzfehler-Korrektur-Betriebsart, und aus gleichen Gründen ändert sich die Frequenz des Signals Clk nicht gleichzeitig mit der Messung des Frequenzfehlers während der Intervalle MESSUNG, die während alternierender Perioden H des Signals HSRef in Fig. 9b erfolgen. Die Ladung/ Entladung der Kondensatoren Cint und Cext in Fig. 10 gemäß dem Signal NERR wird nur während der anderen alternierenden Perioden-Intervalle CONTROL des Signals HSRef in Fig. 9b wirksam gemacht. Während des Betriebs in der feinen Frequenzfehler-Korrektur-Betriebsart wird die Differenz zwischen der Periodenlänge des Signals ClkDiv und der des Signals HSRef auf eine Länge innerhalb von zwei Perioden des Signals Clk oder etwa 0.2 % der Periode H des Signals HSRef gebracht.

Der Korrekturbereich, der durch das Signal VCOCV in der feinen Frequenzfehler-Korrektur-Betriebsart erzeugt wird, ist etwa ±8 % des gesamten Frequenzbereichs des RCVCO 53 in Fig. 2A bis 2C. Daher hat das Signal CVOCV vorteilhafterweise einen äusreichend großen Bereich, der jeden Frequenzbereich überlappt, der einem gegebenen Schaltschritt der Signale CF(4j+i) zugeordnet ist, der in der groben Frequenzfehler-Korrektur-Betriebsart auftritt. Dies ist so, weil - wie oben erwähnt - der Frequenzbereich, der einem gegebenen Schaltschritt in der groben Frequenzfehler-Korrektur-Betriebsart zugeordnet ist, gleich etwa 4 % des gesamten Frequenzbereiches des RCVCO 53 ist. Vorteilhafterweise ist der Korrekturbereich des Signals VCOCV noch ausreichend klein, so daß die Empfindlichkeit für Rauschen vermindert wird.

Wie zuvor erläutert wurde, tritt die Ruhe-Betriebsart auf, wenn das Signal KONSISTENZ in Fig. 7B nicht erzeugt wird. Die Ruhe-Betriebsart tritt auf, wenn beispielsweise das Signal HSRef in Fig. 1 mit Rauschen verunreinigt ist. Im Ruhe-Betriebszustand entkoppelt der Schalter SW1 in Fig. 10 den Kondensator Cext von dem Anschluß 54f. Daher wird der Kondensator Cext in Fig. 10 weder geladen noch entladen, und das Signal VCOCV wird verhältnismäßig konstant gehalten. In der Ruhe-Betriebsart wird das Signal VCOCV über einen Verstärker mit Einheitsverstärkung und einen Schalter SW2 dem Kondensator Cint derart zugeführt, daß die Kondensatorspannung am Anschluß 54f des Kondensators Cint der Spannung des Signals VCOCV folgt. Die Steuerung des Schalters SW2 ist in der Tabelle in Fig. 10 dargestellt.

Es sei angenommen, daß nach einem Unterbrechungs-Intervall im Signal HSRef in Fig. 1 das Normalbetriebs-Signal HSRef so wiederhergestellt wird, daß das Signal KONSISTENZ in Fig. 7B erneut erzeugt wird. Wegen des Betriebs in der Ruhe-Betriebsart wird das Signal VCOCV in Fig. 10 nicht gestört und wird wahrscheinlicher bereits auf dem annähernd erforderlichen Pegel für die stationäre Phasenverriegelungs-Operation gehalten, nachdem das Unterbrechungs-Intervall im Signal HSRef geendet hat. Somit kann der Ubergangszustand in der PLL 100 von Fig. 1 vorteilhafterweise von kurzer Dauer sein.

Fig. 11 veranschaulicht in größeren Einzelheiten einen in Fig. 1 dargestellten Phasendetektor 51, der in einer Phasenfehler-Korrektur-Betriebsart verwendet wird. Fig. 12a bis 12g veranschaulichen entsprechende Wellenformen. Gleiche Symbole und Bezugsziffern in Fig. 1, 2A bis 2C, 3 bis 6, 7A, 7B, 8, 9a bis 9c, 10, 11 und 12a bis 12g zeigen gleiche Gegenstände oder Funktionen an. Der Detektor 51 in Fig. 11 enthält einen Flip-Flop 51c vom D-Typ, der durch das Signal HSRef getaktet und durch das Signal ClkDiv zurückgestellt wird. Der Flip-Flop 51c erzeugt einen gegebenen Impuls des Signals FPH_UP in Fig. 12c, wenn die Vorderflanke des Signals ClkDiv in Fig. 12b der des Signals HSRef in Fig. 12a nacheilt. Ein Flip-Flop 51d vom D-Typ in Fig. 11 wird durch das Signal ClkDiv getaktet und durch das Signal HSRef über einen monostabilen Multivibrator 51f zurückgestellt. Der Flip-Flop 51d erzeugt einen gegebenen Impuls des Signals FPH_DN in Fig. 12g, wenn die Vorderflanke des Signals ClkDiv in Fig. 12e derjenigen des Signals HSRef in Fig. 12a vorauseilt. Die Impulsbreite jedes Impulssignals FPH_UP und FPH_DN ist proportional zu der Phasendifferenz. Nur eines der Impulssignale FPH_UP und FPH_DN kann bei einer gegebenen Periode H erzeugt werden.

Das Impulssignal FPH_UP oder FPH_DN in Fig. 7B wird über ein "ODER"-Tor 80 einem 3-Bit-Binärzahler 81 zugeführt. Wenn die Impulsbreite jedes Impulses kleiner als zwei Taktperioden des Signals Clk ist, das einen verhältnismäßig kleinen Phasenfehler anzeigt, ist ein Ausgangssignal 81a auf einem FALSCH-Pegel. Das Signal 81a wird über einen Inverter 82 einem Eingang B eines "UND"-Tors 83 zugeführt. Das den Frequenzfehler anzeigende Signal 60a wird einem zweiten Eingang A des Tors 83 zugeführt. Das Signal 60a wird erzeugt, wenn das Signal Inern kleiner als 2 ist, wodurch zwei Taktperioden des Signals Clk dargestellt werden.

Beispielsweise erzeugt nach der Operation in der feinen Frequenzfehler-Korrektur-Betriebsart, wenn sowohl der Phasenfehler klein ist, was durch das sich auf dem FALSCH-Pegel befindliche Signal 81a angezeigt wird, als auch der Frequenzfehler klein ist, was durch die Erzeugung des Signals 60a angezeigt wird, das Tor 83 ein Signal FPH. Als Ergebnis tritt eine feine Phasenfehler-Korrektur-Betriebsart auf. Die Fließdiagramm-Wege 202, 206, 207 und 208 in dem Fließdiagramm von Fig. 5 zeigen an, wie die feine Phasenfehler-Korrektur-Betriebsart erzielt wird.

In der feinen Phasenfehler-Korrektur-Betriebsart wird im Gegensatz zu den feinen und groben Frequenzfehler-Korrektur-Betriebsarten der Phasenfehler in jeder Periode H des Signals HSRef in Fig. 9b sowohl gemessen als auch korrigiert. In der feinen Phasenfehler-Korrektur-Betriebsart wird das analoge Signal VCOCV in Fig. 10, das proportional zu dem Phasenfehler ist, dazu verwendet, den Phasenverriegelungs-Zustand einzunehmen und aufrechtzuerhalten.

Fig. 13a bis 13d veranschaulichen Wellenformen, die nützlich zur Erläuterung des Betriebs in der feinen Phasenfehler-Korrektur-Betriebsart sind. Gleiche Symbole und Bezugsziffern in Fig. 1, 2A bis 2C, 3 bis 6, 7A, 7B, 8, 9a bis 9c, 10, 11, 12a bis g und 13a bis 13d geben gleiche Gegenstände oder Funktionen an.

Wenn das Signal FPH in Fig. 7B erzeugt wird, wird das Signal FPH_UP, alternativ FPH_DN in Fig. 10 über Multiplexer 54a und 54b und über Tore 54c und 54d Anschlüssen 54ca und 54cb von Schaltern SW3 bzw. SW4 zugeführt. Das Signal FPH_UP, alternativ FPH_DN wird den Kondensatoren Cint und Cext in der folgenden Drei-Operations-Sequenz zugeführt, die während jeder Periode des Signals ClkDiv in Fig. 13b auftritt.

In der ersten Operation der zuvor erwähnten Drei-Operations- Sequenz ist der Schalter SW1 in Fig. 10 in einer Position HOLD. Sollte der Impuls des Signals FPH_UP erzeugt werden, würde der Schalter SW3 den positiven Impuisstrom 13 dem Anschluß 54f zuführen. Sollte in gleicher Weise der Impuls des Signals FPH_DN erzeugt werden, würde der Schalter SW4 den negativen Impuisstrom 14 dem Anschluß 54f zuführen. Der Kondensator Cint wird, wenn das Signal FPH_UP erzeugt wird, durch eine Menge geladen, die proportional zu seiner Impulsbreite ist, und er wird entladen, wenn das Signal FPH_DN erzeugt wird. Somit arbeiten der Kondensator Cint und die Ströme 13 und 14 als ein Integrator oder als ein Tiefpaß-Schleifenfilter, das in dem Kondensator Cint eine Spannung erzeugt, die proportional zu dem Phasenfehler ist.

In der zweiten Operation der Sequenz erzeugt ein Impulsgenerator 85 in Fig. 6 ein Impulssignal CHK in Fig. 6 und 13c nach der hinteren Flanke des Signals ClkDiv in Fig. 13B. Das Impulssignal CHK in Fig. 6 bewirkt in nicht dargestellter Weise, daß der Schalter SW2 in Fig. 10 öffnet und der Schalter SW1 den Kondensator Cext mit dem Anschluß 54f verbindet. Somit werden die Kondensatoren Cint und Cext parallel geschaltet. Daher ändert sich die Ladung in dem Kondensator Cext gemaß der des Kondensators Cint und wird durch den gemessenen Phasenfehler bestimmt. Auf diese Weise erfolgt ein Ladungstransfer zwischen den Kondensatoren Cext und Cint.

Bei der dritten Operation der Sequenz erzeugt der Generator 85 in Fig. 6 ein Impulssignal INIT in Fig. 6 und 13d nach dem Impulssignal CHK in Fig. 13c. Der Impuls INIT bewirkt in nicht dargestellter Weise, daß der Schalter SW1 in Fig. 10 in die Position HOLD gelangt und der Schalter SW2 geschlossen wird. Auf diese Weise wird die Anfangs-Zustands-Spannung im Kondensator Cint gleich der in dem größeren Kondensator Cext in Vorbereitung für die nächste erste Operation in der nächsten Drei-Operations- Sequenz gehalten, wobei die nächste Drei-Operations-Sequenz in der nächsten Periode des Signals ClkDiv auftritt. Vorteilhafterweise kann das Signal ClkDiv beispielsweise unter weniger als 2 ns Flackern in der feinen Phasen-Korrektur-Betriebsart leiden.

Das feine Frequenz/Phasen-Steuersignal VCOCV in Fig. 1 wird auch einem Komparator 91 zugeführt. Ein Signal AUSSERHALB DES BEREICHS würde von dem Komparator 91 erzeugt, sofern die Größe des Signals VCOCV sich außerhalb eines vorgegebenen Spannungsbereiches befinden sollte. Das Signal AUSSERHALB DES BEREICHS gibt eine Situation an, bei der das Signal VCOCV sich einer Größe nähert, die außerhalb eines linearen Steuerbereiches der Operation des RCVCO 53 liegt. Wenn das Signal AUSSERHALB DES BEREICHS erzeugt wird, beginnt die PLL 10 in der groben Frequenz-Steuer-Betriebsart zu arbeiten, was zuvor erläutert wurde. Die Fließdiagramm-Wege 214 und 215 in dem Fließdiagramm von Fig. 5 zeigen diese Situation.

Sollte der Phasenfehler groß sein, was zu einer Zeitdifferenz zwischen der Vorderflanke des Signals HSRef in Fig. 12a und der des Signals ClkDiv in Fig. 12b oder 12c führt, die gleich oder größer als zwei Taktperioden des Signals Clk in Fig. 7B ist, würde das Signal 81a erzeugt werden. Das Signal 81a bewirkt, daß ein Flip-Flop 84 "gesetzt" wird und ein Ausgangssignal PE_LAT erzeugt wird. Das Signal PE_LAT wird dem Flip-Flop Slc und 51d des Phasendetektors 51 in Fig. 11 über "ODER"-Tore 51a und 51b zur Beendigung oder Erzeugung einer hinteren Flanke des dann auftretenden Impulses des Signals FPH_UP oder FPH_DN zuge-führt. Somit wird vorteilhafterweise in der feinen Phasenfehler-Korrektur-Betriebsart, wenn der Detektor 51 die Stufe 54 in Fig. 10 steuert, der Detektor 51 in Fig. 11 daran gehindert, die Frequenz/Phase des Signals Clk durch eine übermäßige Menge in jeder Periode des Signals ClkDiv zu ändern.

Das Signal 81a in Fig. 7B mit dem RICHTIG-Pegel, das einen großen Phasenfehler anzeigt, wird einem Eingang C eines "UND"- Tors 90 zugeführt. Das Signal KONSISTENZ, das den bestehenden Frequenzfehler aus einer Periode H des Signals HSRef in Fig. 9b bis zur unmittelbar nächsten anzeigt, wird - wie zuvor erläutert - einem zweiten Eingang A des Tors 90 in Fig. 7B zugeführt. Das Signal 60a, das einen kleinen Frequenzfehler anzeigt, wenn der Wert des Signals Nerr kleiner als 2 ist, wird einem dritten Eingang B des Tors 90 zugeführt. Das Tor 90 erzeugt ein Signal CPH_RST, wenn alle drei Signale 81a, 60a und KONSISTENZ erzeugt werden. Das Signal CPH_RST wird einem Takteingang eines Flip- Flop 91 vom D-Typ zugeführt. Ein Ausgang Q des Flip-Flop 91 wird einem Eingang D eines Flip-Flop 92 vorn D-Typ zugeführt, der ein Impulssignal RST erzeugt, wenn die Vorderflanke des Signals HSRef nach der Erzeugung des Signals CPH_RST auftritt.

Das Signal RST wird dem N-Zähler 52 in Fig. 1 zugeführt, um die nicht dargestellten Flip-Flops des Zählers 52 in einer Weise voreinzustellen, daß eine unmittelbare Phasenverriegelung zwischen den Signalen HSRef und ClkDiv eintritt. Somit sorgt das Signal RST für eine grobe Phasenfehler-Korrektur-Betriebsart. Die Fließdiagramm-Wege 210, 211 und 212 in dem Fließdiagramm von Fig. 5 geben die Art und Weise an, wie die grobe Phasenkorrekwenn beispielsweise die Phase des Signals HSRef in Fig. 1, das in einem Video-Bandaufzeichnungsgerät erzeugt wird, sich abrupt während eines Vertikal-Rücklaufintervalls eines Wiedergabebetriebs ändert. Die grobe Phasenfehler-Korrektur wird über einen Signalweg zwischen dem RCVCO 53 in Fig. 1 und dem Phasendetektor 51 in einer Weise bewirkt, die den Signalweg des Signals VCOCV umgeht. Als Ergebnis der abrupten oder groben Phasenkorrektur wird die Phase des Signals ClkDiv mit der des Signals HSRef ohne nennenswerte Beeinflussung der Phase des Signals Clk ausgerichtet. Auf diese Weise wird vorteilhafterweise eine vorübergehende Störung in dem RCVCO 53 beseitigt oder nennenswert vermindert.

Sollte das Signal 81a in Fig. 7B, das einen großen Phasenfehler anzeigt, erzeugt werden und das Signal KONSISTENZ, das ein stabiles Synchronsignal HSRef anzeigt, nicht erzeugt werden, würde das Signal RST nicht erzeugt, und es würde die Ruhe-Betriebsart auftreten. Der Fließdiagramm-Weg 213 in dem Fließdiagramm von Fig. 5 zeigt die Art und Weise an, in der die Ruhe-Betriebsart erzielt wird. Der Vorteil des Betriebs in der Ruhe-Betriebsart und die Verhinderung der groben Phasenfehler-Korrektur, wenn das Signal KONSISTENZ in Fig. 7B nicht erzeugt wird, besteht darin, daß eine Störung oder ein Übergang in der PLL 100 in Fig. 1 vermindert werden kann. Eine solche Störung kann vermindert werden, wenn beispielsweise die Dauer der Unterbrechung des Signals HSRef kurz ist.


Anspruch[de]

1.) Vorrichtung zur Erzeugung eines schwingenden Signals, das mit einem Synchronsignal verriegelt ist, umfassend:

eine Quelle für das Synchronsignal mit einer Frequenz, die auf eine Horizontal-Abtastfrequenz bezogen ist, die einen Wert hat, der sich während eines Vertikal-Hinlauf-Intervalls von dem eines Vertikal-Austast-Intervalls eines Vertikal-Abtast-Zyklus unterscheidet;

einen steuerbaren Oszillator zur Erzeugung des schwingenden Signals;

Mittel zur Erzeugung eines Bezugssignals;

auf das schwingende und das Synchronsignal ansprechende Mittel, um zwischen diesen während einer gegebenen Periode des Bezugssignals einen Frequenzfehler zu messen, und um ein Signal zu erzeugen, das den Frequenzfehler angibt, wobei das den Frequenzfehler angebende Signal einem Steuereingang des Oszillators in einer negativen Rückkopplungsweise zugeführt wird, um den Frequenzfehler zu korrigieren;

mit den Erzeugungsmitteln für das den Frequenzfehler anzeigende Signal verbundene Mittel, die auf das Bezugssignal ansprechen, um die Zahl der Perioden des Bezugssignals zu zählen, in denen der Frequenzfehler einen ersten Wert überschreitet; und

mit dem Oszillator verbundene Mittel zum Wirksammachen der Korrektur des Frequenzfehlers, wenn die Zahl der gezählten Perioden einen zweiten Wert überschreitet, und um die Korrektur des Fehlers unwirksam zu machen, solange der zweite Wert nicht überchritten wird, wobei der Frequenzfehler während des Vertikal- Austast-Intervalis den ersten Wert überschreitet und die Zahl der gezählten Perioden den zweiten Wert nicht überschreitet.

2.) Vorrichtung nach Anspruch 1, bei der, nachdem die Zahl der gezälten Perioden den zweiten Wert überschreitet, die Vorrichtung in einer groben Frequenzfehler-Steuer-Betriebsart arbeitet.

3.) Vorrichtung nach Anspruch 2, die ferner Mittel zum sequentiellen Auswählen einer Vielzahl von geschalteten Frequenz- Steuerelementen in der groben Frequenzfehler-Steuer-Betriebsart umfaßt.

4.) Vorrichtung nach Anspruch 1, die in einer feinen Fehler- Steuer-Betriebsart arbeitet, wenn der Frequenzfehler den ersten Wert nicht überschreitet.

5.) Vorrichtung nach Anspruch 1, die in einer Ruhe-Betriebsart arbeitet, wenn der Frequenzfehler den ersten Wert überschreitet, solange die Zahl der gezählten Perioden nicht den zweiten Wert überschreitet.

6.) Vorrichtung nach Anspruch 1, bei der das Synchronsignal in einem Videosignal enthalten ist, bei der der Frequenzfehler den ersten Wert überschreitet, wenn Ausgleichsirnpulse in dem Videosignal auftreten, und bei der die Zahl der Ausgleichsimpulse in dem Vertikal-Austast-Intervall kleiner als erforderlich ist, um die Erzeugung des zweiten Signals zu bewirken.

7.) Vorrichtung nach Anspruch 1, bei der das Synchronsignal in einem Videosignal enthalten ist, bei der die das Bezugssignal erzeugenden Mittel auf das schwingende Signal zur Erzeugung des Bezugssignals ansprechen.







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