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Dokumentenidentifikation DE69129368T2 14.01.1999
EP-Veröffentlichungsnummer 0551419
Titel INTEGRIERTE SCHALTUNGSANORDNUNGEN UND VERFAHREN FÜR AUFNAHME UND WIEDERGABE ANALOGER SIGNALE
Anmelder Information Storage Devices, Inc., Santa Clara, Calif., US
Erfinder BLYTH, Trevor, Milpitas, CA 95035, US;
KHAN, Sakhawat, Santa Clara, CA 95051, US;
SIMKO, Richard, Los Altos Hills, CA 940922, US
Vertreter Zenz, Helber, Hosbach & Partner, 45128 Essen
DE-Aktenzeichen 69129368
Vertragsstaaten DE, FR, GB, IT, NL
Sprache des Dokument En
EP-Anmeldetag 25.09.1991
EP-Aktenzeichen 919192336
WO-Anmeldetag 25.09.1991
PCT-Aktenzeichen US9106988
WO-Veröffentlichungsnummer 9205562
WO-Veröffentlichungsdatum 02.04.1992
EP-Offenlegungsdatum 21.07.1993
EP date of grant 06.05.1998
Veröffentlichungstag im Patentblatt 14.01.1999
IPC-Hauptklasse G11C 27/00
IPC-Nebenklasse G11C 27/02   

Beschreibung[de]
1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf das Gebiet der in integrierter Schaltungstechnik aufgebauten Einrichtungen und der Verfahren zur Analogsignalaufzeichnung und - wiedergabe, wobei Analogsignale direkt in eine Vielzahl von Speicherzellen gespeichert und aus ihnen ausgelesen werden.

2. Stand der Technik

Das US-Patent Nr. 4,890,259 offenbart ein nichtflüchtiges Signalaufzeichnungs- und -wiedergabesystem einer hochdichten integrierten Schaltung, bei dem ein analoges Eingangssignal mehrfach abgetastet wird und dann, wenn zusätzliche Abtastwerte genommen und temporär gehalten werden, ein vorhergehender Satz von Abtastwerten des Analogsignals parallel in eine Mehrzahl von Speicherplätzen oder -zellen geladen wird, wobei jede Zelle eine nicht-flüchtige Floating- Gate-Speicherzelle, vorzugsweise eine EEPROM-Zelle ist. Bei diesem System wird das Schreiben der Gruppen von Abtastwerten in die entsprechenden Speicherzellen ausgeführt, indem iterativ ein von einer Lese-Operation für die entsprechenden Zellen gefolgter Schreibimpuls zur Verfügung gestellt wird, um die in jeder Zelle gespeicherte Information mit der durch die zugehörige Abtast- und Halte-Schaltung gehaltene Information zu vergleichen. Während der aufeinanderfolgenden Schreib/Lese-Operationen wird die Amplitude der Schreibimpulse erhöht, wobei die Schreibimpulse zu einer Zelle gestoppt bzw. von der Zelle entkoppelt werden, wenn die aus der Zelle bei der letzten Lese-Operation gelesene Information gleich dem in der zugehörigen Abtast- und Halte-Schaltung gehaltenen Wert gleich ist. Um ausreichend Zeit für die aufeinanderfolgenden Schreib/Lese-Operationen zur Verfügung zu stellen, wird eine Mehrzahl von Abtast- und Halte-Schaltungen zur Verfügung gestellt, so daß zu einem Zeitpunkt eine gleiche Anzahl von Zellen geladen oder beschrieben werden kann. Aufgrund der praktischen Einschränkungen bei der Anzahl der Abtast- und Halte-Schaltungen, die zur Verfügung gestellt werden können, und der begrenzten Länge der Zeit, in der die integrierten Abtast- und Halte-Schaltungen den einmal genommenen Abtastwert exakt halten, ist die für das Schreiben der Abtastsignale in die Speicherzellen dieser parallelen Ladeweise verfügbare Zeitdauer noch begrenzt. Somit ist aufgrund dessen, daß jeder Schreib/Lese-Zyklus eine endliche Zeit benötigt, die Anzahl derjenigen Zyklen, die abgeschlossen werden können, bevor die gleiche Anzahl von Abtastwerten erneut genommen worden ist und in ähnlicher Weise geladen werden muß, begrenzt. Dies wiederum begrenzt die Auflösung der gespeicherten Informationen, die bei jedem Schreibimpuls erreicht werden kann, während noch ein richtiges Speichern der Abtastwerte möglich ist, welche insbesondere unter Berücksichtigung der Temperaturänderungen, der Chip-zu-Chip-Prozeßtoleranzen und dergleichen an einem der beiden Extrema des Speicherbereichs liegen können.

Das US-Patent Nr. 4,627,027 offenbart eine analoge Speicher- und Wiedergabeeinrichtung, die nicht-flüchtige Speicherelemente verwendet. Die dort offenbarte Einrichtung verwendet eine Floating-Gate-Speicherzelle vom Source-Folgertyp in einer Einrichtung, welche im Unterschied zu einem iterativen Schreibprozeß, bei dem aufeinanderfolgende Schreib-Lese-Operationen zur Verfügung gestellt und die Speicherung des gewünschten Analogsignals überprüft wird, in einer einzelnen Schreiboperation in jede Zelle schreibt. Bei der bei diesem Patent verwendeten Implementierung sind die Schreibschaltungen vollständig separat gegenüber den Leseschaltungen, so daß während des Lesens irgendeine Veränderung in den Charakteristika der Last eine entsprechende Änderung des Ausgangssignals erzeugt. Die Konstantstromlast würde im Idealfall keine Verzerrung erzeugen, aber in der Realität erzeugt jede praktische Realisierung eine Störung. Zusätzlich reduzieren die unterschiedlichen Bedingungen zwischen dem Lesen und dem Schreiben die Wiedergabequalität signifikant.

US 4,811,285 offenbart ein Kondensatoren als Speichereinrichtungen verwendendes Aufzeichnungs- und Wiedergabesystem, bei welchem eine solche Verringerung der Wiedergabequalität mit Hilfe von Referenzdaten verbessert wird, die in einem gegenüber der Matrix externen Kondensator gespeichert werden.

Die vorliegende Erfindung schafft viele Verbesserungen, Erweiterungen der Fähigkeiten und Leistung und einen wesentlich höheren Grad der Integration bei einem nicht-flüchtigen Analogaufzeichnungs- und -wiedergabesystem in integrierter Schaltungstechnikhoher Dichte der in dem US-Patent 4,890,259 offenbarten allgemeinen Art.

KURZE ZUSAMMENFASSUNG DER ERFINDUNG

Das integrierte Schaltungssystem zur nicht-flüchtigen Analogsignalaufzeichnung und -wiedergabe, wie es in Anspruch 1 angegeben ist, hat eine verbesserte Leistung und einen sehr hohen Integrationsgrad. Die integrierte Schaltung ist mit Vorverstärkerschaltungen, automatischer Verstärkungssteuerung, Filterschaltungen, Festreferenzschaltungen einschl. einer Bandlückenreferenz, Trimmschaltungen, Leistungsausgangsverstärkerschaltungen, einer Speicher-Matrix, mehreren Abtast- und Halte-Schaltungen mit geschlossener Schleife, Spaltenadressiereinrichtungen, Spaltentreibern, Zeilendecodierung, Adreßzählern, Master-Oszillator- und Chipfunktions-Zeitgabe-Schaltungen einschl, einem Abtasttakt, Ladungspumpen, Hochspannungskonstanthaltern und Signalformern, einem Detektor zur Erfassung einer niedrigen VCC, einer Einschaltrücksetzschaltung, Testlogik und Aufzeichnungsreferenzschaltungen auf einem einzigen Chip vollständig ausgerüstet. Das Chip ist zur Verwendung des Filters als Anti-Aliasing-Eingangsfilter oder als Ausgangssignalglättungsfilter oder für ein Herausnehmen des Filters, des Vorverstärkers und/oder des Ausgangsleistungsfilters und für spezielle Test-Modi einschl. eines Massenprogrammiermusters konfigurierbar. Das System verwendet eine schreibbare nichtflüchtige Analogreferenzanordnung, um viele Fehlerquellen in den Gleichtakt zu bringen, und stellt ein symmetrisches Ausgangssignal zur Verfügung, um eine maximale Ausgangsleistung in einem begrenzten Spannungsbereich zu erzielen und um eine direkte Verbindung zu einem Lautsprecher zu ermöglichen. Es sind Trimm-Bits vorgesehen, um den Oszillator und das Filter derart zu trimmen, daß die Filtercharakteristika mit der Oszillatorfrequenz übereinstimmen und dieser nachgeführt werden, und es sind Vorkehrungen getroffen für eine absolute Adressierung und digitale Ende-der-Nachrichten-Markierer. Die Programmierung wird ausgeführt mit Hilfe eines mehrstufigen iterativen Schreibprozesses für eine hohe Auflösung, wobei die Chips direkt kaskadierbar sind. Andere Ausführungsbeispiele der integrierten Schaltung und ihres Betriebs werden offenbart.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die Fig. 1A, 1B und 1C bilden zusammen ein Blockschaltbild eines bevorzugten Ausführungsbeispiels der integrierten Schaltung des Analogsignalaufzeichnungs- und -wiedergabesystems gemäß der vorliegenden Erfindung.

Fig. 2 ist ein Blockschaltbild einer Trimmhierarchie bei dem Referenzerzeugungsblock der Schaltung, welche von bestimmten EEPROM-Zellen Gebrauch macht, was es gestattet, die Zellen mit geeigneten Digitalwerten zu programmieren, um die optimale Spannungsreferenz und Stromreferenz mit den geeigneten Temperaturkoeffizienten zu setzen.

Fig. 3 zeigt die gewichtete differentielle Zwei-Zellen-Leseanordnung für die Trimmzellen.

Fig. 4 ist eine Schaltungsdarstellung, die die Vorstrom-Verteilungsanordnung (current bias distribution scheme) veranschaulicht.

Fig. 5 ist eine Schaltungsdarstellung für die Geschlossene-Schleife-Abtast-und-Halte-Schaltungen und zugehörige Schaltungsanordnungen, welche die Schwellwertverluste und andere Nichtlinearitäten und Herstellungstoleranzen kompensieren, welche über das Chip vorhanden sein können.

Fig. 6 ist eine schematische Darstellung für die Schaltung, die für das zweistufige iterative Schreiben der vorliegenden Erfindung verwendet wird.

Fig. 7 ist ein Blockschaltbild der Taktschaltung der vorliegenden Erfindung.

Fig. 8 ist eine Schaltungsdarstellung der Taktschaltung gemäß Fig. 7.

Fig. 9 ist eine Blockdarstellung der Schaltung zum Erfassen ungültiger Adressen und deren Verwendung zum Steuern von Konfigurationsbits für das integrierte Schaltungssystem.

Fig. 10 veranschaulicht eine Variante von Fig. 9, die die Hinzufügung eines Latch-Speichers zeigt, um den Wert der Konfigurationsbits zu speichern.

Fig. 11 zeigt die Analogverbindungen zum Verbinden mehrerer Bauelemente mit einem einzelnen Mikrofon einem AGC- Widerstand und -kondensator und mit einem Lautsprecher zum Kaskadieren mehrerer Einrichtungen, um die Aufzeichnungs- und/oder Wiedergabe-Zeit auf einfache und effiziente Weise auszudehnen.

Fig. 12 ist eine Schaltungsdarstellung der Hochspannungs-Rampen-Aufwärts/Abwärts-Schaltung, die bei dem bevorzugten Ausführungsbeispiel verwendet wird.

Fig. 13 ist eine Schaltungsdarstellung eines Binärzählers und Analogschalters einer Hochspannungs-Inkrementierschaltung, die HV-INC-Schaltung genannt wird.

Fig. 14 ist eine Schaltungsdarstellung der Kondensatoren und des Komparators einer HV-INC-Schaltung genannten Hochspannungs-Inkrementierschaltung.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Es wird zunächst Bezug genommen auf die Fig. 1A, 1B und 1C, in denen ein Blockschaltbild des bevorzugten Ausführungsbeispiels der integrierten Schaltung gemäß der vorliegenden Erfindung zu sehen ist. Die gezeigte Schaltung integriert sämtliche Hauptschaltungen eines Festkörper-Klangaufzeichnungs- und -wiedergabesystems.

Das System besteht aus drei Hauptabschnitten - dem Analogeingabe- und -ausgabepfad; der analogen Speichermatrix; den digitalen Steuer- und EEPROM-Unterstützungsschaltungen. Die Stromversorgung wird an den analogen Abschnitt und an die Matrix und den digitalen Abschnitt von separaten VCC- und VSS-Stromversorgungspins angelegt. Diesbezüglich wird Sorge dafür getragen, daß die Rauschkopplung zwischen dem analogen und dem digitalen Abschnitt nicht nur von den Stromversorgungen, sondern auch von den anderen Signalen minimiert wird, mit Hilfe des Entwurfs auf Blockschaltbildebene, des Schaltungsentwurfs, des physikalischen Layouts und der Pin-Belegung und des das Bauelement verwendenden Entwurfs auf Platinenebene.

Der analoge Abschnitt stellt die Audio-Schnittstelle zum Mikrofon und zum Lautsprecher zur Verfügung. Es gibt zwei verschiedene Signalpfade: a) den Aufzeichnungspfad, b) den Wiedergabepfad. Der Analogabschnitt kann darüber hinaus in die folgenden Unterabschnitte unterteilt werden: 1) Vorverstärker- und Verstärkungsabschnitt mit automatischer Verstärkungssteuerung (AGC), 2) Filterabschnitt, 3) Leistungsverstärkerabschnitt, 4) Schnittstellenabschnitt und 5) Referenzabschnitt.

Aufzeichnungsmodus: Im Aufzeichnungsmodus wandelt das Mikrofon, welches kapazitiv mit dem MICIN-Eingangspin gekoppelt ist, das Audiosignal in ein Analogsignal niedrigen Pegels. Dieses Niedrigpegel-Analogsignal wird durch den Vorverstärker mit der AGC-Steuerung und die Verstärkungsstufe weitergeleitet. Der Vorverstärker und die Verstärkungsstufe sind außerdem kapazitiv über einen externen Kondensator gekoppelt. Der Ausgang des Vorverstärkers ist das ANAOUT-Pin und der Eingang der Verstärkungsstufe das ANAIN-Pin. Die kapazitive Kopplung verhindert die Sättigung der Verstärkungsstufe, indem das verstärkte Gleichspannungs-Offset der Vorverstärkerstufe abgeblockt wird. Das Signal ANAOUT kann verwendet werden, um das vorverstärkte Signal für andere externe Systemanforderungen auszugeben. Der ANAIN-Eingang kann verwendet werden, um bereits konditionierte Signale direkt unter Umgehung des Vorverstärkers aufzuzeichnen. Das Ausgangssignal der Verstärkungsstufe geht zum Filter in dem Aufzeichnungspfad und wird außerdem zu dem Spitzendetektor rückgekoppelt. Der Spitzendetektor erfaßt die Spitzenpegel des verstärkten Signals und hält die Pegel auf einer externen parallelen Widerstands-Kondensator-Kombination, die am AGC-Pin mit Masse verbunden ist. Dieser Pegel wird dann zum Vorverstärker zurückgekoppelt, wodurch eine negative Rückkopplungsschleife geschaffen wird. Diese Schleife begrenzt den Maximalpegel am Eingang des Filterabschnitts für ein Audiosignal mit einem großen dynamischen Bereich am Mikrofoneingang. Die externe Widerstands-Kondensator-Kombination am AGC-Pin gestattet es, die Einschwing- und Abklingkonstanten des AGC-Netzwerks je nach Systemanforderungen zu variieren. Es gibt einen internen Reihenwiderstand am AGC-Pin, wie es in Fig. 1A gezeigt ist, welcher in Kombination mit dem externen Kondensator die AGC-Einschwingzeit setzt. Die Verwendung des internen Widerstands reduziert die Anzahl externer Komponenten, während sie noch eine Steuerung der Einschwing- und Abfallzeitkonstanten gestattet. Sämtliche oben genannten Komponenten bilden den Vorverstärker und die Verstärkungsstufe mit dem AGC-Unterabschnitt.

Das in den Filterabschnitt gehende Signal wird "preampo" genannt. Das verstärkte Signal "preampo" wird dann durch einen Analogmultiplexer zum Filter geleitet und wird zum Signal "filin". Das Filter führt dann eine Bandbegren zung des Signals "filin" durch und verarbeitet es, um das Signal "filo" zu erzeugen, welches dann durch einen weiteren Analogmultiplexer zum Schnittstellenabschnitt weitergeleitet wird. An diesem Punkt wird das Signal "analogin" genannt. Der Zweck der Analogmultiplexer besteht darin, das Filter in die Anti-Aliasing/Bandbegrenzungs-Funktion während des Aufzeichnungsmodus' und in die Glättungsfunktion während des Wiedergabemodus' zu bringen. Die Verwendung des Filters sowohl zum Zwecke des Anti-Aliasing/Bandbegrenzung als auch zum Glätten führt zu einer effektiveren Ausnutzung der Siliziumfläche. Das Filter ist ein MOSFET-RC-Tiefpaß fünfter Ordnung vom Chebychev-Typ. Die MOSFET-Transistoren werden im linearen Bereich bei einer geeigneten Gate-Spannung betrieben, um als Widerstände zu agieren. Es werden MOSFET-Bauelemente mit niedriger Schwellspannung bei der Implementierung der MOSFET-R verwendet, um einen größeren Dynamikbereich des Signals mit geringerer Verzerrung im Filter zu erreichen. Darüber hinaus wird eine vollständig differentielle Anordnung in dem Filter für geringere. Signalverzerrungen verwendet. Die Verwendung einer differentiellen Technik hilft darüber hinaus bei der Verringerung des Einflusses des Stromversorgungsrauschens. Eine geschlossene Gleichspannungssteuerschleife hält die Gates sämtlicher MOSFET-Rs bei dem geeigneten Pegel, um den für die Filterzeitkonstanten erforderlichen effektiven Widerstand zu erzeugen. Diese Gate- Spannung "vcntrl" kommt von der Steuerschleife in dem Referenzunterabschnitt. Diese Schleife läßt die Filterzeitkonstanten auf die On-Chip-Oszillatorzeitperiode einrasten, und die beiden verfolgen einander, wodurch das Nyquist-Kriterium, wie es auf abgetastete Datensysteme angewendet wird, erfüllt wird. Eine Hochspannungsversorgung von der dreifachen Größe der Chip-Stromversorgung wird ebenfalls auf dem Chip erzeugt, um die Gleichspannungssteuerschleife für "vcntrl" zur Verfügung zu stellen, so daß "vcntrl" einen viel breiteren Steuerbereich hat, der von Prozeß-, Temperatur- und Stromversorgungsänderungen abhängig ist, und es nicht von der Stromversorgung begrenzt wird. Darüber hinaus gibt es Testmodi, die in dem Chip implementiert sind, die einen direkten Zugriff zur Matrix gestatten, wobei das Filter umgangen wird. Dies erleichtert die Hochgeschwindigkeitstestung der Matrix.

Wiedergabemodus: Im Wiedergabemodus empfängt der Schnittstellenunterabschnitt von dem Spaltentreiberunterabschnitt zwei Signale, "aryout" und "difref". Diese zwei Signale gehen in einen Differenzverstärker mit einem umgeschalteten Kondensator, um ein Abtastsignal zu erzeugen, das gleich der Differenz von "aryout" und "difref" ist. Dieses Differenzsignal wird in einer Abtast-und-Halte-Schaltung gehalten, deren Ausgangssignal das Signal "diffo" ist. Das Differenzverstärker- und Abtast-Halte-Netzwerk ist als Verstärker DIFAMP im Blockschaltbild gemäß Fig. 1C gezeigt.

Das Signal "diffo " wird dann in den Filterunterabschnitt weitergeleitet. Diesmal sind die Eingangs- und Ausgangsanalogmultiplexer in einer Weise gesetzt, daß das Filter in den Wiedergabepfad eingeschaltet ist und die Glättungsfunktion an dem mehr treppenförmigen Differenzsignal "diffo" ausführt. Das Ausgangssignal des Filterunterabschnitts wird dann in den Leistungsverstärkerunterabschnitt weitergeleitet. In diesem Fall wird das Signal "pwrin" genannt.

Das Signal "pwrin" wird mit dem Leistungsverstärkerunterabschnitt gekoppelt und zunächst durch einen Analogmultiplexer geleitet. Der Multiplexer läßt entweder das Signal "pwrin" oder das Signal am Eingangspin AUXIN zum Leistungsverstärker durch. Der Leistungsverstärker kann somit unabhängig für Systemleistungsverstärkungsanforderungen verwendet werden. Dieses Merkmal unterstützt das Kaskadieren von mehreren Chips für eine erweiterte Aufzeichnungs- und Wiedergabedauer. Der Leistungsverstärker selbst nimmt ein asymmetrisches Eingangssignal und setzt es in zwei getrennte Leistungsausgangssignale gleicher Amplitude und entgegengesetzter Phase um. Die zwei Leistungsausgangssignale werden SP+ und SP- genannt. Dies gestattet es, daß ein Lautsprecher direkt mit den zwei Leistungsausgängen verbunden werden kann, ohne daß irgendwelche anderen externen Bauelemente, wie beispielsweise ein Kondensator, erforderlich wären; gleichzeitig gestattet es, daß der Lautsprecher die vierfache Ausgangsleistung bei dem gleichen Signalpegel umwandelt. Dies gestattet darüber hinaus eine größere Ausgangsleistung bei begrenzter Signaldynamik und geringen Verzerrungspegeln. Während des Herunterschaltmodus (power down mode) werden die Leistungsverstärkerausgänge auf einen niedrigen Pegel gezogen, um einen Pfad geringer Impedanz zur Masse zu schaffen. Dies hindert das Chip am Aufhängen infolge von Lautsprecherrückkopplungseffekten, wie sie beispielsweise infolge mechanischer Stöße oder Schwingungen auftreten. Der Eingang zum Leistungsverstärker ist unter der Steuerung des Chip-Freigabesignals . Vorzugsweise ist der Leistungsverstärkerabschnitt eine Stufe mit einer Verstärkung von Eins, um ein Kaskadieren mehrerer Chips zu erleichtern.

Der Referenzunterabschnitt stellt sämtliche Spannungs- und Stromreferenzen zur Verfügung, die für das Chip erforderlich sind. Die Schaltungen dieses Abschnitts sind auf dem Chip verteilt, um verteilte Referenzen zur Verfügung zu stellen. Dieser Abschnitt umfaßt außerdem die Gleichspannungssteuerschleife,welche die Filterzeitkonstanten und die Oszillatorzeitperiode verriegelt, und stellt das MOSFET-R- Gate-Signal "vnctrl" an den Filterabschnitt zur Verfügung. Es gibt eine Trimmhierarchie in dem Referenzerzeugungsblock, welche bestimmte EEPROM-Zellen verwendet und welche es gestattet, daß diese auf geeignete Digitalwerte programmiert werden, um die optimalen Spannungsreferenzen und Stromreferenzen mit den richtigen Temperaturkoeffizienten zu setzen. Fig. 2 zeigt eine Darstellung dieser Trimmhierarchie auf Blockschaltbildebene. Die verwendbaren EERPOM-Zellen werden als Trimmzellen bezeichnet und sind Teil der Kern-EEPROM-Matrix. Zwei Zellen mit einer differentiellen Logikpegelprogrammierung werden verwendet, um einen Wert für ein Trimmbit zu setzen. Ein Differenzverstärker mit einer Eingangssignalwichtung wird als Leseverstärker für jeweils ein Paar von Trimmzellen verwendet und erzeugt den logischen Pegel für jedes Trimmbit. Die Eingangswichtung wird verwendet, um das Ausgangssignal auf einen Standardpegel festzulegen, wenn die Trimmzellen sich in ihrem ursprünglichen unprogrammierten Zustand befinden. Die Zwei-Zellen-Differenzanordnung schafft eine zuverlässigere Trimmbitlogikeinstellung gegenüber Prozßänderungen und über die Lebensdauer des Chips hinweg. Fig. 3 zeigt die gewichtete Differenzleseanordnung. TX und TY sind ein Paar von Trimmzellen, welche bei der Differenztechnik mit entgegengesetzten Werten programmiert werden müssen. Auf einen der Leseeingänge wird eine Spannungswichtung angelegt. Diese setzt den Standardwert am Ausgang des Leseverstärkers. Um das Ausgangssignal auf einen gegenüber dem Standardwert entgegengesetzten Wert zu setzen, muß ein überschreibender entgegengesetzter Differenzwert über die Leseverstärkereingänge mittels der Trimmzellen programmiert werden. SW+ und SW- verbinden im wesentlichen die Trimmzellen mit der Matrix und dann mit den Spaltentreibern während der Programmierung und entkoppeln die Trimmzellen von der Matrix während des Lesens. Fig. 2 zeigt einen Positiver-Temperaturkoeffizient-und-Bandlücken-Spannungs-Generator. Es gibt 5 Trimmbits zum Einstellen der optimalen Spannung "vref" derart, daß der Temperaturkoeffizient von "vref" gering ist. Durch Ändern der Bandlücken-Trimmbits ist es darüber hinaus möglich, entweder einen positiven Temperaturkoeffizienten oder einen negativen Temperaturkoeffizienten für "vref" zu haben. Aus dem Bandlückenblock wird der Strom mit positivem Temperaturkoeffizient "PTC" ebenfalls gewonnen und im Null- Temperaturkoeffizient-Strom-Block verwendet. Dieser Block enthält außerdem einen Strom "NTC" mit negativem Temperaturkoeffizienten vom Negativer-Temperaturkoeffizient-Strom- Block. Die Strom-TC-Trimmbits steuern die relativen Verhältnisse der Addition der Ströme mit positivem und negativem Temperaturkoeffizient in dem Null-Temperaturkoeffizient- Strom-Block. Der Ausgangsstrom "ZTC" kann tatsächlich entweder ein Strom mit positivem Temperaturkoeffizienten oder mit negativem Temperaturkoeffizienten oder mit einem Temperaturkoeffizienten von Null sein, was von den Einstellungen der Strom-TC-Trimmbits abhängig ist. Sämtliche dieser Bits werden während des Testens gesetzt und geben die Fähigkeit, das Chip zum Erfüllen der Spezifikationen und erweiterten Leistungsfähigkeit über weite Variationen eines unbestimmten Prozesses zu trimmen. Der Strom "ZTC" wird dann in dem Oszillator und der Gleichspannungssteuerschleife für das MOS- FET-R-Gate-Signal "vcntrl" verwendet. Es gibt außerdem einen Konstanthalter auf dem Chip, der als Teil des Referenzunterabschnitts die Vorspannung der Matrix während der Wiedergabe zur Verfügung stellt. Diese konstant-gehaltene Versorgungsspannung "Vcca" unterstützt die Stromversorgungsrauschzurückweisung während des Lesens der Matrixzellen.

Die Gleichspannungsarbeitspunktvoreinstellung, wie sie von sämtlichen analogen Unterabschnitten gefordert wird, wird über das Chip mit Hilfe einer Vorstromverteilungsanordnung verteilt, die in Fig. 4 gezeigt ist. Der Strom wird tatsächlich von einem Ort auf dem Chip zu einem anderen transportiert. Dies vermeidet die Probleme des ungenauen Vorspannens, welche normalerweise von IR-Abfällen über den Stromversorgungsleitungen und Schwellspannungsfehlabgleichen der Spiegeltransistoren über dem Chip verursacht werden. Die auf dem Chip angeordnete Schaltungsanordnung verwaltet die Verteilung der Stromversorgung auf dem Chip in Abhängigkeit vom Betriebsmodus derart, daß die während bestimmter Modi nicht im Betrieb befindlichen Unterabschnitte heruntergeschaltet werden. Beispielsweise werden der Vorverstärker- und Verstärkungsstufenabschnitt während des Wiedergabemodus und der Leistungsverstärkerabschnitt während des Aufzeichnungsmodus jeweils heruntergeschaltet. Dies trägt dazu bei, die durchschnittliche Verlustleistung des Chip zu verringern. Da das Chip von einer einzigen 5V-Stromversorgung betrieben wird, ist zu beachten, daß eine interne Analogmasse ebenfalls erzeugt wird, welche die Massenreferenz für sämtliche Analogsignale zur Verfügung stellt. Diese Analogmassenreferenz ist geeignet gewählt, um den optimalen Signaldynamikbereich über das ganze System bei minimaler Verzerrung zur Verfügung zu stellen. Die analoge Massenreferenz wird "Vagnd" genannt. In dem speziell offenbarten Ausführungsbeispiel ist sie bei + 1,5V in bezug auf Vss.

Es wird wieder auf Fig. 1C Bezug genommen. ANALOG IN ist das Signal, das als Analogeingangssignal in die Speichermatrix verwendet wird. ANALOG IN wird bei einer Frequenz von 8 Khz in die Dual-Abtast-und-halte-Matrix abgetastet. Wie in dem Simko-Patent (U. S. -Patent Nr. 4,890,259) beschrieben ist, wird die Speicherung in einer sequentiellen Weise in zwei Bänke von Abtast-und-halte-Kondensatoren ausgeführt. Wenn eine Bank seriell (bei der Abtastfrequenz) geladen wird, so wird die andere Bank verwendet, um ihren Inhalt in einer parallelen Weise an die Schreibschaltungen auszugeben. Auf diese Weise wird das Analogsignal kontinuierlich ohne Unterbrechung abgetastet, während gleichzeitig ein Schreibprozeß von der Art des Seitenmodus stattfindet.

Es wird jetzt auf. Fig. 5 Bezug genommen. Das Laden der Abtast-und-Halte-Schaltungen wird mit einer Schaltung ausgeführt, welche die Schwellspannungsverluste (und andere Nichtlinearitäten und Herstellungstoleranzen), welche über das Chip vorhanden sein können, kompensiert. ANALOG IN wird über einen Verstärker und über die Übertragungs-Gates (T1 und T2 oder T1 und T3), welche von der Spaltendekodierung freigegeben werden, angelegt und auf die Abtast-und-Halte- Kondensatoren (CSHA oder CSHB) übertragen. T8 ist eine Stromlasteinrichtung, welche eine Last für die Spannungsfolgertransistoren T6 und T7 bildet. Es gibt zwei mögliche Pfade vom Ausgang des Verstärkers, nämlich über T1, T3, CS- HA, T7 und T9 oder über T1, T2, CSHB, T6 und T9. Wenn Seite A benutzt wird, dann bleiben T2 und T4 aus; wenn Seite B benutzt wird, bleiben T3 und T5 ausgeschaltet. Die Spaltendecodierung sichert, daß jeweils nur eine Abtast-und- Halte- Schaltung ausgewählt ist. Da die Transistoren T1, T2/T3, T6/T7, T9 in dem Rückkopplungspfad sind, wird jeder Spannungsverlust oder -verstärkung über die Transistoren von der Verstärkerwirkung kompensiert, welche das Verstärkerausgangssignal so lange einstellt, bis der Pegel an dem invertierenden Eingang gleich ANALOG IN ist. Der Spannungsbereich, über welchen die Schleifenaktivität auftritt, muß gleich oder größer als der Signaldynamikbereich des zu speichernden Signals sein. Die hier gezeigte Schaltung verwendet nur N-Transistoren für T1-T9. Dies impliziert, daß der Signaldynamikbereich um eine Ansammlung der Schwellspannungsabfälle über T1-T9 geringer als VCC ist. Die Verwendung von N- und P-Transistoren als verlustlose Übertragungselemente zum Ersetzen von T1, T2, T3 und T9 würde den Dynamikbereich erhöhen; wie dies, auch die Verwendung von niedrigen Schwellspannungswerten (z. B. ein ursprüngliches Bauelement für T6 und T7) würde. Der Spaltendecodierer (oder Spaltenregister) wählt jede Abtast-und-Halte-Schaltung abwechselnd bei einer Frequenz aus, die gleich der Abtastrate ist. Die Signale SA, SB, TA und TB werden derart manipuliert, daß jede Bank von Abtast-und-Halte-Kondensatoren abwechselnd geladen wird. Wenn sämtliche Kondensatoren in einer Bank geladen worden sind (beispielsweise Bank A), d. h., wenn der Spaltendecodierer seine obere Grenze erreicht, so kehrt der Spaltendecodierer zu seiner unteren Grenze zurück und die andere Bank von Kondensatoren (beispielsweise Bank B) wird dann geladen. SA und SB dienen als Austastsignale und haben eine Zeitdauer, die kleiner als die Periode der Abtastfrequenz ist. In jeder (125 us-)Abtastperiode wird entweder TA (und SA) oder TB (und SB) auf einen hohen Pegel gebracht, um den richtigen Source-Folger einzuschalten und ihn in die Steuerschleife einzukoppeln. Nachdem ausreichend Zeit gegeben worden ist, damit die Schleife einschwingen kann, wird SA (oder SB) auf einen niedrigen Pegel genommen und der Kondensator hält jetzt seinen gespeicherten Wert. TA und TB werden jetzt umgeschaltet, so daß der gespeicherte Wert auf den anderen Kondensator über den Source-Folger auf den Knoten ASAMPN gebracht wird, welcher zum Komparator geht. Zu diesem Zeitpunkt werden die gespeicherten Werte parallel von den Abtast-und-Halte-Schaltungen an die Komparatoren ausgegeben. Bei dem bevorzugten Ausführungsbeispiel gibt es 100 ähnliche Paare von Abtast-und-Halte-Kondensatoren und Source-Folgern. Demzufolge erscheint alle (100 · 125 us) 12,5 ms ein neuer Satz von Werten auf den 100 parallelen Ausgängen ASAMPN. Den Schreibschaltungen wird somit 12,5 ms gewährt, in welchen sie die Werte in die Speichermatrix schreiben müssen, bevor der nächste Satz von Werten erscheint.

Es wird jetzt auf Fig. 6 Bezug genommen. Der Schreibprozeß findet statt, indem sukzessive hohe Spannungsimpulse an die Spalte angelegt werden, der Speicher in den Lesemodus konfiguriert wird, die gespeicherten Werte aus den Zellen gelesen werden, die Ergebnisse mit den erforderlichen Werten auf ASAMPN verglichen werden und dann der Prozeß wiederholt wird, sofern der Wert geringer als ASAMPN ist, wobei Impulse von wachsender Amplitude verwendet werden. Um eine verbesserte Auflösung zu erhalten, wird der Schreibprozeß in zwei Stufen ausgeführt; diese werden als Grobzyklus und Feinzyklus bezeichnet. (Eine vereinfachte Anordnung würde ebenfalls arbeiten - d. h. die Eliminierung von SW2, dem Vos-Addierer und dem FV-Speicherkondensator und die Verwendung nur des Grobzyklus. Jedoch gestatten die Grob/Fein-Zyklen eine bessere Auflösung.) Sämtliche Zellen in der Zeile werden zunächst gelöscht, indem eine hohe Spannung an das Lösch-Gate dieser Zeile angelegt wird, während das Drain (d. h. der Spaltenknoten) auf VSS gehalten wird. (Das bevorzugte Ausführungsbeispiel löscht nur die adressierte Zeile, und wenn die Aufzeichnung in nachfolgende Zeilen übertragen wird, so muß ein Löschimpuls zu Beginn jeder Zeile angelegt werden. Wenn jedoch die Anwendung es gestattet, dann könnte die vollständige Matrix gelöscht werden, indem sämtliche Lösch- Gates miteinander verbunden werden und ein einziger Hoch-Impuls auf sämtliche Zeilen zu Beginn des Schreibzyklus ange legt wird.) Es wird ein Impuls auf CLSET angelegt, um das Latch zu setzen und SW1 freizugeben (zu öffnen), und ein einzelner Impuls wird an RCAPEN angelegt, um den Kondensator C1 auf VSS zu entladen. CEN wird für den gesamten Grobzyklus auf hohem Pegel gehalten und auf niedrigem Pegel für den Feinzyklus, d. h. SW2 leitet nur während des Grobzyklus. Der erste Hochspannungsimpuls wird an CHV angelegt und demzufolge an die adressierte Spalte. Es ist nur ein Auswahl-Gate auf hohem Pegel, so daß die hohe Spannung an das Drain der adressierten Zelle angelegt wird. Die Matrix wird dann in den Lesemodus konfiguriert, und der Inhalt der adressierten Zelle wird über den Spaltenmultiplexer zu COLN gelesen. Im Rücklesemodus wird der Knoten VCCA auf eine positive Spannung gebracht, CL wird auf hohen Pegel gebracht, und eine Stromlast zu einem negativen Pegel (in diesem Falle VSS) wird an die Zelle angelegt. (CL wird während des Hochspannungsimpulses auf niedrigem Pegel gehalten.) Nachdem ein Inkrement Vos an COLN angelegt worden ist, wird das Ergebnis mit ASAMPN verglichen. Zum geeigneten Zeitpunkt (der das Einschwingen des Komparators COMP und darüber hinaus das Einschachteln der Hochspannungsimpulse gestattet) wird COM- PEN gepulst, um den Rücksetzpfad in das Latch freizugeben. Wenn (COLN + Vos) kleiner als ASAMPN ist, dann bleibt das Latch gesetzt und nachfolgende Hochspannungsimpulse werden an die Spalte angelegt; wenn aber (COLN + Vos) größer als ASAMPN ist, dann wird das Latch zurückgesetzt, SW1 wird geöffnet und weitere Hochspannungsimpulse werden blockiert. Impulse einer ausreichend hohen Spannung (eines monoton wachsenden Pegels) werden angelegt, um zu sichern, daß die Zelle auf einen Pegel programmiert werden kann, der dem Maximalpegel entspricht. Sobald das Latch zurückgesetzt wird und SW1 offen bleibt, bleibt die Spannung auf C1 für den verbleibenden Teil des Grobzyklus infolge der Wirkung von T2, welcher zu diesem Zeitpunkt als gesperrte Diode agiert, gespeichert. Somit ist der auf C1 gespeicherte Pegel derjenige Pegel, welcher den letzten Hochspannungsimpuls zu den Spalten erzeugte. Am Ende des Grobzyklus wird das Latch noch einmal durch einen Impuls auf CLSET gesetzt und eine weitere Serie von Hochspannungsimpulsen erscheint auf CHV. Während bei dem Grobzyklus die Impulse eine kontinuierlich wachsende Amplitude aufwiesen, sind sie im Feinzyklus sämtlich von maximaler Amplitude. Der tatsächlich an die Spalte angelegte Pegel wird jedoch von der auf C1 gespeicherten Spannung bestimmt. Dieser gespeicherte Wert wird von dem Signal FV modifiziert, was an die untere Elektrode des Kondensators angelegt wird. Während des Grobzyklus ist FV auf einer festen Spannung (2V). Zu Beginn des Feinzyklus wird FV auf OV gezogen und dann während des Feinzyklus rampenförmig kontinuierlich auf eine positive Spannung (2V im bevorzugten Ausführungsbeispielt) angehoben. Somit ist die erste Hochspannung des Feinzyklus 2V geringer als der Hochspannungsimpuls, welcher den Vergleich während des Grobzyklus veranlaßte. Jeder nachfolgende Hochspannungsimpuls des Feinzyklus ist geringfügig um einen von der Rampenanstiegsrate des FV bestimmten Wert höher als der vorhergehende Impuls. Es ist nicht erforderlich, daß FV eine geglättete lineare Rampe ist - ein kontinuierlich ansteigender Pegel, wie beispielsweise eine Treppe, die um geringe Werte bei jedem nachfolgenden Hochspannungsimpuls inkrementiert wird, würde ebenfalls dieses Zweck erfüllen. Nach jedem Hochspannungsimpuls kehrt die Zelle in die Lesekonfiguration zurück und COLN wird mit ASAMPN verglichen. Während des Feinzyklus jedoch gibt es keine Addition von Vos (beziehungsweise Vos wird auf OV gehalten). Das zu der Zelle hinzugefügte Ladungsinkrement ist während des Feinzyklus relativ gering, und demzufolge gibt es eine verbesserte Auflösung und Schreibgenauigkeit. An irgendeinem Zeitpunkt während des Feinzyklus überschreitet COLN ASAMPN, das Latch wird zurückgesetzt und die verbleibendenden Hochspannungsimpulse sind durch Öffnen von SW1 blockiert.

Das Ende des Feinzyklus fällt damit zusammen, daß das Spaltenregister seinen Maximalwert erreicht, d. h. ein neuer Satz von Abtastwerten wurde in die Abtast-und-Halte-Kondensatoren abgelegt. Die Manipulation der TA-, TB-, SA- und SB- Signale wird jetzt umgekehrt und ein neuer Satz von parallelen ASAMPN-Werten den Komparatoren präsentiert. Die Eingangssignale zum Spaltenmultiplexer werden ebenfalls geändert, so daß ein neuer Satz von Spalten mit den Spaltentreibern verbunden ist. Die Zeitperiode, in der das Spaltenregister vom Minimum zu seinem Maximum läuft und zu seinem Minimum zurückkehrt, wird als eine Abtastung (Scan) bezeichnet. Die Prozedur wird dann für die nächste Abtastung oder einen Satz von 100 Zellen wiederholt. Nachdem eine Gesamtzahl von Abtastungen (d. h. eine Gesamtzahl von 800 Zellen) geschrieben worden ist, wird die Zeilenadresse inkrementiert und eine neue Zeile wird ausgewählt. In diesem Fall muß ein Löschimpuls angelegt werden, bevor die Schreibprozedur beginnt.

Die speziellen Details für die bevorzugte Implementierung sind:

45 Grobimpulse beginnend bei 9V (an der Spalte) und linear bis zu 18 V ansteigend. Die Hochspannungsgrobimpulsanstiegsrate ist 420 mV/us bei einer sich alle 125 us wiederholenden Impulsbreite von 109 us.

90 Feinimpulse von 18 V Maximum (an der Spalte; infolge des Spannungsabfalls in den Schaltern und T1 entspricht dies etwa 21 V an CHV). Die Anstiegsrate ist 840 mV/us, die Impulsbreite 47 us und die Wiederholperiode 62,5 us,

Die FV-Rampe ist 0-2V in 5,625 ms. Vos (effektiv nach der Aufteilung infolge der Schaltungsimplementierung) ist 0,2 V.

Die Programmierung muß nicht notwendigerweise an den äußersten Enden der Grob- und Feinzyklen stattfinden. Zu Beginn des Grobzyklus ist der Hochspannungspegel zu gering, um eine Lesespannung größer als 0V zu erzeugen (es kann sein, daß ein Tunneln stattfindet, aber das Floating-Gate kann in hohem Maße gelöscht sein und hat eine hohe Anreicherungsschwellspannung). Am Ende des Grobzyklus sind alle Latches zurückgesetzt - selbst für diejenigen Spalten, welche ASAMP- N-Pegel beim Maximum (3V für das bevorzugte Ausführungsbeispiel) haben. Am Beginn des Feinzyklus verringert die Reduktion der Hochspannung infolge des 2V-Dekrements an C1 die Tunnelströme auf sehr geringe Werte. In ähnlicher Weise sind am oberen Ende des Feinzyklus sämtliche Latches zurückgesetzt. Dieser Rand an jedem Ende des Grob- und Feinzyklus ist ziemlich verschwenderisch, da, sofern die Minimum- und Maximumhochspannungsimpulspegel sowohl in Grob- als auch Feinzyklen näher zusammengebracht werden könnten, die Spannungsinkremente reduziert werden könnten, wodurch eine Verbesserung der Auflösung erzeugt würde. Es ist jedoch notwendig, diese Ränder einzuschließen, um den vollen dynamischen Signalbereich ohne ein Abschneiden zu sichern, das andernfalls möglicherweise bei Änderungen des Zellprogrammierverhaltens infolge von Veränderungen in den Tunnelschwellspannungen, Zellkondensatorverhältnissen und anderen Prozeßtoleranzen, die in einer realen Herstellungsumgebung auftreten, auftreten könnte. Eine mögliche Verschönerung bestünde darin, diese Ränder und die zugehörigen Anstiegsraten, Vos usw. durch die Verwendung eines Trimmens einzustellen. Somit würden die Bedingungen für einzelne Charakteristika optimiert werden, und eine verbesserte Auflösung könnte erreicht werden.

Der in dem Spaltentreiber verwendete Komparator ist von der von Yen S. Yee, et. al. IEEE J. Solid State Circuits, Seiten 294-298, Juni 1978, beschriebenen Art. Dieser Komparator hat den Vorteil, klein zu sein (in bezug auf die Benutzung von Siliziumfläche), aber er hat darüber hinaus ein sehr kleines Offset infolge des Auto-Abbruch-Betriebsmodus. Dies ist von besonderer Bedeutung für das bevorzugte Ausführungsbeispiel, weil jegliches zufällige Offset jedes Komparators über die Zeile von Spaltentreibern sich selbst darin manifestieren würde, daß dieses Offset-Muster dem aufgezeichneten Signal überlagert werden würde. Ein solches Offset ist keine Variable, die in der Schreibanordnung mit geschlossener Schleife kompensiert wird, und wäre somit in dem Wiedergabesignal vorhanden. Die systematischen Offsets, z. B. die Takteinspeisungen in die Kopplungskondensatoren, sind kein Problem, da diese (in einer ersten Näherung) für sämtliche Komparatoren gleich sind, was zu einer Gleichspannungsverschiebung des Aufzeichnungspegels führt. Selbst dies ist kein Problem, weil es eine gleiche Verschiebung in der Referenzspannung gibt, welche während der Wiedergabe subtrahiert wird.

Die bisherige Beschreibung beruht auf einer Source-Folger-Konfiguration für die Speicherzelle. Es wäre außerdem möglich, ein betriebsfähiges System mit der üblicheren Konfiguration vom Inverter-Typ zu realisieren, aber es träte ein Verlust der Linerarität und Auflösung auf. Das Signal aus der Matrix wäre effektiv invertiert, so daß die Schreibschleife daran angepaßt werden müßte, d. h. die Hochspannungsimpulse würden so lange an die Spalte angelegt werden, bis COLN geringer als ASAMPN sein würde. Beispielsweise könnten die Eingangssignale zu dem Komparator umgeschaltet werden.

Jedesmal dann, wenn die Matrix in die Lesekonfiguration versetzt wird, wird das ausgewählte Lösch-Gate auf eine feste Spannung gelegt. Der Wert dieser Spannung bestimmt die Menge der Ladung, die von dem Lösch-Gate auf das Floating- Gate gekoppelt wird, und kann folglich verwendet werden, um den Bereich der Lesespannungen für einen gegebenen Satz von Lösch- und Programmierbedingungen und Zellencharakteristika einzustellen. Es wird außerdem eine Spannung an VCCA angelegt, der positiven Versorgungsspannung für die Source-Folger. Bei dem bevorzugten Ausführungsbeispiel sind sowohl die Lösch-Gate-Spannung als auch VCCA während des Lesens mit einer konstant-gehaltenen 4 V-Stromversorgung verbunden. Diese wird von der VCC-Stromversorgung abgeleitet, ist aber infolge der Konstanthaltung (die Referenz dafür ist die Bandlückenspannung) stabil und hat einen relativ geringen Pegel eines überlagerten Rauschens. Im Falle des Lösch-Gates ist dies infolge der direkten Kopplung an das Floating-Gate wichtig. VCCA ist außerdem infolge der Kopplung aus der VC- CA-Diffusion in das Floating-Gate wichtig - bei einigen EE- PROM-Transistoren kann diese Kapazität infolge der durch Implantierungen, welche gegenüber der Gate-Struktur nicht selbst-ausgerichtet sind, verursachten erhöhten Gate-zu- Source/Drain-Fläche hoch sein. Eine reduzierte Rauscheinkopplung auf das Floating-Gate während des Lesens verbessert den Rauschpegel während der Aufzeichnung und Wiedergabe.

Während der Wiedergabe ist die Matrix in dem Lesemodus konfiguriert, CL wird auf hohen Pegel gelegt und die Knoten COLN und ASAMPN werden auf ARYOUT über T9 gemäß Fig. 5 ausgetastet. Die Adressierung während der Wiedergabe ist ebenfalls sequentiell, so daß das Signal auf ARYOUT die wieder zusammengesetzte abgetastete Analogsignalform ist. Man beachte, daß eine Chiffrierung oder Codierung ausgeführt werden kann, indem unterschiedliche Adressieranordnungen zwischen der Wiedergabe und der Aufzeichnung verwendet werden. Vorausgesetzt, daß diese Unterschiede einem Benutzer bekannt sind, kann die ursprüngliche Signalform durch den Benutzer wieder hergestellt werden, aber nicht durch einen Eindringling, der Zugriff auf die codierte Wiedergabeinformation hat.

Zusätzlich zu den 100 Signalspaltentreibern gibt es zwei zusätzliche Spaltentreiber, jeweils einen an jedem Ende der Matrix, um die Referenzspalten und die EOM(Ende der Nachricht)-Spalten zu schreiben (siehe Fig. 1B und außerdem Fig. 5). Der Referenzspaltentreiber ist grundsätzlich die gleiche Schaltung wie die anderen Spaltentreiber. Anstelle von ANALOG IN ist das Eingangssignal jedoch eine feste Referenzspannung, VAGND, welche in zwei zusätzliche Spalten an jedem Ende der Matrix geschrieben wird. Während der Wiedergabe wird die aufgezeichnete Referenzspannung zusammen mit ARYOUT einem Differenzverstärker eingegeben. Dies dient dem Zweck, Einflüsse zu kompensieren, welche anderenfalls für die Wiedergabequalität nachteilig wären - die unterschiedlichen Haltezeiten auf Abtast-und-Halte-Schaltungen über die Zeile der Spaltentreiber (und folglich die unterschiedlichen Leckbeträge); und die Änderungen in den Lesespannungen infolge der Schwellentemperaturverschiebungen, der Änderungen in der Lösch-Gate-Spannungen und anderen Änderungen in der Umgebung. Während der Wiedergabe eines Signals wird DIFREF von dem Referenzsystem erzeugt und von ARYOUT durch den zuvor beschriebenen Differenzverstärker subtrahiert.

Zwei Spalten an jedem Ende der Matrix werden verwendet, um irgendwelche Differenzen im Verhalten der zwei Bänke der Abtast-und-Halte-Kondensatoren, die infolge des Schaltkreisentwurfs, der Zeitgabe oder des physikalischen Layouts vorhanden sein können, zu berücksichtigen. Die gesamten vier Referenzspalten werden während des Schreibens der ersten Abtastung geschrieben - jeweils zwei Spalten während jeder Abtastung. Während des Schreibens der verbleibenden sechs Abtastungen in der Zeile ist der Ausgang des Referenzspaltentreibers nicht mit einer Spalte verbunden. Die Differenzspaltentreiber empfangen ihr Decodiereingangssignal von den Spaltenregisterbits, die zu dem benachbarten Spaltentreiber gehören. Somit ist die Zeitdauer, die der Abtast-und-Halte- Kondensator seine Spannung halten muß, gleich der Haltezeit der benachbarten Spaltentreiber und erleidet demzufolge einen gleichen Betrag des Ladungsverlustes infolge der Leckströme. (Dies ist möglicherweise nicht exakt infolge der örtlichen Unregelmäßigkeiten in der physikalischen Struktur; jedoch ist es ungefähr der Fall und weist zumindest die gleiche Tendenz auf.) Während der Wiedergabe wird die aufgezeichnete Referenzspannung von jedem Ende der Matrix aus den Referenzspalten gelesen, von einem Analogpuffer gepuffert und in jedes Ende eines linearen Wiederstandes (siehe Fig. 5) eingekoppelt, welcher sich entlang der Zeile von Spaltentreibern erstreckt. Der ausgewählte Spaltentreiber koppelt dann den Widerstandsabgriff an seinem eigenen Ort entlang des Widerstands mit dem Knoten DIFREF. Somit ist der Knoten DIFREF an einer Spannung, welche zwischen den gespeicherten Referenzspannungen und einem Wert liegt, welcher proportional zur Länge der Speicherzeit der adressierten Spalte ist. (Die Abmessung des Widerstands im physikalischen Layout ist die gleiche in jedem der Spaltentreiber und somit erhöht sich der Widerstandswert von einem Ende zum anderen linear entlang der Länge der Zeile von Spaltentreibern.) Die Spannung an DIFREF. ist folglich repräsentativ für den Spannungsverlust infolge des Ladungslecks an den Abtast-und-Halte- Kondensatoren des adressierten Spaltentreibers. Diese Funktion der Referenzspalten und des zugehörigen Referenzwiderstands ist besonders wichtig bei hohen Temperaturen, wenn die Ladungsleckströme sich erhöhen. Eine zusätzliche Funktion des Referenzsystems besteht darin, temperaturabhängige Änderungen der Transistorschwellspannung zu kompensieren. Die aus jeder Zelle gelesene Spannung variiert mit der Temperatur und würde als Änderung des Pegels von ASAMPN während der Wiedergabe angesehen werden. Da sich sämtliche Zellen (in erster Näherung) bei der gleichen Temperatur befinden, gäbe es eine resultierende Gleichspannungsverschiebung. Dies ist nicht besonders wichtig bei Sprachaufzeichnungen; wenn aber die Gleichspannung unverändert aufrecht erhalten werden soll (wie dies bei einigen Anwendungen der Fall ist), dann kompensiert das Referenzsystem dies durch eine Subtraktion am Differenzverstärker.

Ebenso wie zwei Referenzspalten gibt es noch zwei zusätzliche Spalten an jedem Ende der Matrix. Diese Spalten speichern Digitalwerte und werden verwendet, um ein Ende der Nachricht (EOM) anzuzeigen. Da die Daten in der weniger empfindlichen digitalen Form vorliegen, sind die Spalten an der Außenseite der Matrix angeordnet. Dies sichert außerdem, daß die Referenzspalten Speicherzellen an sämtlichen Seiten aufweisen (gerade wie auch der Rest der Analogmatrix). Die Umgebung jeder Zelle ist folglich identisch, was eine gleichmäßige Herstellung und ähnliche elektrische Bedingungen berücksichtigt. Dies ist für die Referenzspalten wichtig, aber nicht so kritisch für die EOM-Spalten. Die EOM funktionieren auf folgende Weise. Eine Aufzeichnung kann durch eine Anforderung aus den Steuerpins ( oder PD) beendet werden. Die Eingangslogik übermittelt diese Anforderung an den EOM-Spaltentreiber, und Hochspannungsprogrammierimpulse werden zu dem EOM-Spalten weitergeleitet. Entweder bleiben die EOM- Zellen vollständig gelöscht oder sie empfangen alle die zur Verfügung gestellten Hochspannungsimpulse in dem Falle, daß eine EOM-Anforderung von der Eingangslogik empfangen worden ist. Nachrichtenlängeninkremente von 25 ms werden als ausreichend angesehen, so daß ein Ende der-Nachricht am Ende jeder zweiten Abtastung gestattet wird. Dies bedeutet, daß es vier mögliche EOM-Positionen in jeder Zeile gibt. Bei vier verfügbaren EOM-Spalten ist eine einfache One-Hot-Zuweisung implementiert. Es wäre außerdem möglich, die Position für das Ende der Nachricht zu kodieren. Wenn die Positionsauflösung des Endes der Nachricht 12,5 ms (eine Abtastung) ist, dann könnten drei Spalten und acht mögliche Programmierkombinationen verwendet werden. Alternativ könnten acht Spalten verwendet werden, was dazu führt, daß keine Dekodierung erforderlich wäre, um die EOM-Position zu bestimmen. Dann leitet der EOM-Spaltentreiber während der Aufzeichnung Hochspannungsimpulse immer dann weiter, wenn eine EOM-Anforderung von der Eingangslogik empfangen worden ist. Diese wird zu nur einer der vier möglichen EOM-Spalten gerichtet, was von dem durch den Spaltenmultiplexer ausgewählten Pfad abhängig ist. Dann wird die Aufzeichnung beendet, indem die Schreibschaltungen gesperrt werden. Das Ergebnis sind gelöschte EOM-Zellen für die vollständige Dauer der aufgezeichneten Nachricht mit Ausnahme der Zelle, welche am Ende der Nachricht adressiert worden ist - diese Zelle ist programmiert. Während der Wiedergabe werden die EOM-Spalten kontinuierlich überwacht - sie sind in dieselbe Lesekonfiguration wie der Rest der Matrix eingebunden. Wenn eine programmierte Zelle adressiert wird, wird ein hoher Pegel erfaßt, und dieses Signal wird an die Eingangslogik übermit telt. Die Wiedergabe kann automatisch beendet werden, was vom Zustand der Steuerschaltungen abhängig ist. Das -Pin wird auf niedrigen Pegel gezogen, um anzuzeigen, daß ein EOM-Zustand erfaßt worden ist. Dies beseitigt die Notwendigkeit, daß die Ende der-Nachricht-Adresse (Ort) der externen Steuerung bekannt sein muß. Die externe Steuereinrichtung instruiert einfach das bevorzugte Ausführungsbeispiel, mit der Wiedergabe an einer Startadresse zu beginnen, und das Chip hält automatisch am Ende der Nachricht an und/oder signalisiert diese Bedingung durch einen Impuls auf dem - Ausgangssignal.

Eine zusätzliche Zeile von Zellen ist an dem den Spaltentreibern entgegengesetzten Ende der Matrix eingeschlossen. Diese Zeile, die als die Trimmzeile bezeichnet wird, ist mit der Matrix gekoppelt, d. h. mit den Spalten und mit einem speziellen Zeilentreiber, über einen Satz von Transistoren, der nur während eines speziellen Testmodus eingeschaltet wird. Bei diesem Testmodus wird die Trimmzeile ausgewählt und es kann über die Spaltentreiber in sie geschrieben und aus ihr gelesen werden. Wenn sich das Bauelement nicht in diesem Testmodus befindet, ist die Trimmzeile in den Lesemodus konfiguriert. Einige der Zeilen in der Trimmzeile sind paarweise mit Eingängen eines gewichteten Differenzverstärkers, wie er oben beschrieben worden ist, verbunden, um die Trimmbits zur Verfügung zu stellen. Andere Bits in der Zeile sind zum Speichern von Informationen, entweder in analoger oder digitaler Form, für einen ausschließlichen Zugriff während des Testmodus verfügbar. Der Vorteil der Verwendung dieser Extrazeile besteht darin, daß die vorhandenen Schreibschaltungen (Spaltentreiber und X-Vordekodierung) verwendet werden können. Die Trimmbits sind kontinuierlich für das Trimmnetzwerk in Form eines parallelen Ausgangssignals erforderlich. Diese Anordnung sichert dies ohne das Erfordernis einer umfangreichen zusätzlichen Hardware.

Die Zeitgabe für das Chip wird von einer einzigen Zeitbasis abgeleitet (siehe Fig. 7 für ein Blockschaltbild und Fig. 8 für die bevorzugte Schaltung). Ein chipeigener Oszillator), welcher keine externen Komponenten aufweist, wird verwendet, um sämtliche erforderlichen Takte und Zeitgabesignale abzuleiten. Die Ausgabenennfrequenz beträgt 512 kHz. Ein Eingangspin ist vorgesehen, falls es erforderlich sein sollte, das Chip mit externen Takten oder Zeitbasen zu synchronisieren. In diesem Fall erfaßt der Externer-Oszillator- Block das Vorhandensein einer eingehenden Frequenz und lenkt den externen Takt zu dem 512-kHz-Ausgang. Wenn die externe Synchronisation nicht erforderlich ist, wird das externe Taktpin mit einem der Stromversorgungspins verbunden, und der Externer-Oszillator- Block taktet den internen Oszillator zum 512 kHz-Ausgang durch.

Der interne Oszillator ist vom Kipp-Typ und arbeitet nach dem Prinzip des Ladens eines Kondensators auf eine bestimmte Spannung durch Anlegen eines bestimmten Stroms. Sowohl der Strom, als auch die Spannungspegel werden aus dem Referenzabschnitt gewonnen; die Spannung ist fest (VAGND) und der Strom ist variabel; es wäre jedoch auch akzeptabel, wenn dies umgekehrt wäre. Es werden zwei Kondensatoren verwendet, um das Entladen eines Kondensators zu ermöglichen, während der andere geladen wird, wodurch eine genauere Entladespannung und eine verringerte Signalausbreitungsverzögerung im Abschnitt der Schaltung, welche das Umschalten ausführt, geschaffen wird. Das Ausgangssignal aus dem Oszillator wird von einem 64 kHz-Zähler und nachfolgend den Zeitgabeschaltungen und dem Abtasttaktgeber verwendet. Es wird jedoch außerdem durch zusätzliche Testlogik zu einem Ausgangsanschluß ( ) weitergeleitet. Wenn der richtige Testmodus ausgewählt ist, wird das Oszillatorausgangssignal zu dem EOM-Anschluß gerichtet, was ein Messen der Oszillatorfrequenz gestattet. Der variable Parameter (in diesem Falle der Strom) wird eingestellt, indem die richtigen Trimmbits modifiziert werden, bis die Oszillatorfrequenz den gewünschten Wert erreicht. Dies stellt selbstverständlich die Abtastfrequenz in dem gleichen Verhältnis ein, und da, wie zuvor beschrieben, der variable Strom aus der gleichen Quelle gewonnen wird wie auch die Filterabfallfrequenz selbst, wird die Filtercharakteristik dem Oszillator und dessen Änderungen im gleichen Verhältnis nachgeführt. Die Fähigkeit, die Oszillator-Freuquenz zu trimmen, gestattet eine genaue Einstellung der Abtastfrequenz und folglich die maximale Aufzeichnungskapazität der Matrix. Ein anderer Vorteil besteht darin, daß sie ein Einstellen der Abtastfrequenz in Anpassung an die Anwendung gestattet. Die Wiedergabequalität kann verbessert werden, indem die Abtastfrequenz erhöht wird (zu Kosten einer verringerten Aufzeichnungsdauer). Wenn jedoch die Anwendung eine längere Dauer erfordert, so kann dies zu Kosten der Qualität erreicht werden; das Trimmen gestattet beides in einem Stück. Es ist darüber hinaus kritisch, daß der Oszillator über verschiedene Betriebsbedingungen, wie beispielsweise Temperaturen und Stromversorgungspegel, stabil ist. Wenn es irgendeine Änderung in der Abtastfrequenz zwischen der Wiedergabe und der Aufzeichnung gibt, so wird die Wiedergabequalität beeinflußt; +/- 2% wird als die maximal akzeptable Änderung für Sprachaufzeichnungen angesehen. Die Verwendung der stabilen Strom- und Spannungsausgangssignale vom Referenzabschnitt schafft diese Stabilität.

Wie es in Fig. 1A gezeigt ist, wird das Ausgangssignal vom externen Oszillator in den 64 kHz-Zähler gerichtet. Der 64 kHz-Zähler wiederum erzeugt das Takteingangssignal für den 8 kHz-Zähler. Der 8 kHz-Zähler wird dann von dem Spaltenregistertaktgenerator (COL. REG. CK GEN. im Blockschaltbild gemäß Fig. 1B) gepuffert, um die Spaltenregistertaktimpulse zu erzeugen. Immer dann, wenn das Chip heruntergeschaltet oder nicht ausgewählt wird, legt der Taktgenerator ein Rücksetzsignal an sämtliche Stufen des (100Bit-) Spaltenregister an. Am Beginn jeder Aufzeichnungs- oder Wiedergabeoperation lädt der Taktgenerator eine logische "1" in die erste Stufe des Registers. Bei jedem nachfolgenden 8 kHz-Takt wird die logi sche "1" entlang des Registers geschoben, wobei sämtliche anderen Stufen bei logisch "0" sind. Der Ausgang der letzten Stufe erzeugt den 80 kHz-Takt für den Spaltenmultiplexzähler und wird darüber hinaus zur ersten Registerstufe zurückgegeben, so daß die logische "1" zyklisch das Spaltenregister wiederholt durchläuft. Die einzelne logische "1" aus dem Spaltenregister wird verwendet, um aufeinanderfolgend die Spaltentreiber auszuwählen und die Abtastung in die Abtast- und Halte-Kondensatoren während der Aufzeichnung und aus den Spaltentreibern heraus während der Wiedergabe auszuführen. (Die Spaltenregisterfunktion kann auch durch einen (Modulo- 100-) Zähler und Dekodierer ausgeführt werden). Der Spaltenmultiplexzähler ist ein Modulo-8-Zähler und stellt die Eingangssignale zu den 8 : 1-Spaltenmultiplexern zur Verfügung. Der Übertragsausgang erzeugt den 10 kHz-Takt für den Zeilenzähler und wird darüber hinaus im Statusdekodier- und -Steuerblock verwendet.

Der Statusdekodier- und Steuerblock empfängt Eingangssignale von dem Spaltenregister, dem Spaltenmultiplexzähler und dem 8 kHz-Zähler. Sein Zweck besteht darin, die Zeitsteuerung auf höherer Ebene (oder Makro-Zeitsteuerung), insbesondere für Schreiboperationen, zur Verfügung zu stellen. Der vollständige Schreibzyklus wird in der Zeit ausgeführt, die erforderlich ist, um eine vollständige Zeile zu schreiben - das Löschen wird mit jeweils einer vollständigen Zeile zu jeweils einer beliebigen Zeit aufgeführt. Achtmal während jeder Zeile oder einmal während jeder Abtastung (d. h. jedem Durchlaufen durch die Spaltenregister) müssen die Schreibschaltungen den Grob- und den Feinzyklus ausführen. In Bezug auf die Zeitgabe muß dann jede Zeile und auch jede Abtastung in verschiedene Zeitschlitze unterteilt werden, während welcher spezielle Steuersequenzen ausgeführt werden müssen. Die Zustände der Adreßschaltungen werden verwendet, um diese Zeitschlitze zu definieren, und werden demzufolge auch verwendet, um die mit den Lösch-Grob- und -Feinzyklen verbundenen Steuersignale abzuleiten.

Eine weitere Unterteilung wird durch den 8 kHz-Zähler ausgeführt. Beispielsweise gibt es während jeder Probe von 125 ms Perioden von Vorspannungsaktivität, die zwischen die Probe eingeschachelt sind und Vergleichsoperationen des Spaltentreibers. Diese unterschiedlichen Aktivitäten finden in jeder Abtastperiode unter der Steuerung von Signalen statt, die von Ausgangssignalen aus dem 8 kHz-Zähler erzeugt wurden. Sämtliche Hochspannungsaktivitäten werden angehalten und außerdem zusätzliche Einschwingzeiten zugegeben, um den Betrag der elektrischen Störungen zu minimieren, die anderenfalls auftreten würden, wenn die Hochgeschwindigkeitsumschaltungen relativ großer Kapazitäten gleichzeitig mit den empfindlicheren Analogoperationen gestartet würden. Die separaten Hochspannungs- und Vergleichsereignisse sind nicht notwendigerweise auf eine einzelne Abtastperiode begrenzt; ebenso ist es nicht notwendig, daß jedes Ereignis in einer einzelnen Abtastperiode abgeschlossen wird. Beispielsweise werden die Löschimpulse über 10 Abtastperioden ausführt ohne irgendwelche Vergleiche, ein Grobimplus und ein Vergleich finden in einer Abtastperiode statt, und es gibt zwei Feinimpulse und zwei Vergleiche in einer Abtastperiode. Die Feinauflösung der Steuersignale (Mikro-Timing) innerhalb jedes der zuvor definierten Modi wird durch die Ausgangssignale des 64 kHz-Zählers ausgeführt. Signale, wie beispielsweise SA, SB, TA, TB und andere, welche in kurzen Zeitintervallen umgeschaltet werden müssen, werden durch den 64 kHz-Zähler gesteuert.

Das Ausgangssignal des Spaltenmultiplexzählers geht nicht nur zu der Statusdekodier- und -Steuerlogik, sondern darüber hinaus zu der Eingangslogik (wo sie als Schalterentprelltakt verwendet wird), zu dem Zeilenzähler und zu dem Spaltenmultiplexhochspannungspuffer: Um den Spaltentreiber auf die Spalten zu multiplexen, ist es erforderlich, Hochspannungssignale zu verwenden, um die Schalttransistoren zu treiben. Um die Anzahl der Pegelumsetzer zu minimieren, werden die Ausgangssignale vom Multiplexzähler pegelverschoben und die Hochspannungsausgangssignale verwendet, um einen Multiplexer zu treiben, welcher den Verbindungspfad durch verschiedene in Reihe geschaltete Transistoren auswählt.

Der Zeilenzähler wird vom 10kHz-Ausgangssignal aus dem Spaltenmultiplexzähler getaktet. Er ist ein Binärzähler, welcher außerdem auf einen Wert voreingestellt werden kann, der von den Adreßpins A0 bis A7 vorgegeben wird. Die Logikpegelausgangssignale aus den am höchsten bewerteten Bits des Zählers treiben den X-Dekodierer; die Ausgangssignale der zwei am geringsten bewerteten Bits treiben den X-Vordekodierer. Die Ausgangssignale des Vordekodierers werden pegelverschoben, so daß der ausgewählte Ausgang sich während des Schreibers bei einem Wert befindet, der gleich CHV ist, und während des Lesens bei einem Wert, der gleich MHV ist. MHV ist eine Spannung von ungefähr 12 V, welche intern aus einer Ladungspumpe erzeugt wird. Die nicht ausgewählten Ausgänge werden auf eine niedrige Spannung gezogen. Die ausgewählte X-Dekodierung verbinden die vier Vordekodierleitungen mit den ausgewählten Gates der Matrixzeile. Die nicht ausgewählten X-Dekodierungen verbinden eine niedrige Spannung mit den anderen Zeilen. Die niedrige Spannung kann VSS sein, aber im bevorzugten Ausführungsbeispiel wurde sie auf ungefähr 1,5 V ausgewählt, einem Pegel, der geringfügig höher als VSS ist. Der Zweck besteht darin: 1) die nicht ausgewählten Zeilenauswahl-Gates bei 1,5V zu halten und somit die Spannung anzuheben, auf welche die Spalte gezogen werden kann, ohne einen Strompfad zum Substrat hervorzurufen, der von einem Diodendurchbruch unter dem Gate (gated diode breakdown) an dem von der Spalte und dem Auswahl-Gate gebildeten Drain-Bereichen veranlaßt wird; und zwei 2) die Source-Spannung von unerwünschten (Feld-) Transistoren zu erhöhen, welche von der Verbindungsschicht (über dem zur Isolation vorgesehenen Dielektrikum) und den Source- und Drain-Bereichen der gewünschten Dünn-Oxid-Transistoren gebildet werden. Eine Erhöhung der Source-Spannung um einen geringen Betrag erhöht die Feld-Schwellspannung, die an dem Gate dieser parasitären Transistoren erforderlich ist, um eine Stromleitung in der von der Source gebildeten Kanalregion zu erzeugen, auf Pegel, welche einige Volts höher sind als herkömmliche Pegel.

Es ist grundsätzlich günstig, diese oben unter 1) und 2) beschriebenen Ströme zu eliminieren, aber in jedem Fall hat die Quelle der hohen Spannung eine begrenzte Stromquellenfähigkeit und eine unerwünschte Stromlast kann die Quelle daran hindern, die gewünschten Hochspannungspegel zu erreichen.

Es gibt insgesamt 40X-Dekodierschaltungen (siehe Fig. 1A und 1B). Eine jede verbindet vier Vordekodierleitungen mit der Matrix, womit sie die Adressierung für 160 Zeilen zur Verfügung stellt. Wird das Auswahl-Gate auf hohen Pegel gebracht, so wird sowohl für Schreib- als auch Leseoperationen die adressierte Zeile mit den Spalten verbunden. Die X-Dekodierschaltung gestattet darüber hinaus, daß die Lösch-Gates adressiert werden. Zum Lesen und Programmieren können sämtliche Lösch-Gates auf die gleiche Spannung gebracht werden. Zum Löschen einer speziellen Zeile jedoch wird nur das Lösch-Gate dieser Zeile auf hohen Pegel gebracht; die anderen bleiben bei einer niedrigen Spannung (Fig. 6). Eine praktische Schwierigkeit entsteht, wenn die Dekodierschaltungen mit einem Speicher verbunden werden. Da der Speicher eine Matrix von Zellen ist, die jeweils aus wenigen Transistoren (in diesem Falle zwei) bestehen, bei denen auf eine Reduktion der physikalischen Größe dieser Transistoren geachtet wurde, ist es schwierig, das physikalische Layout der Dekodierschaltungen, welche eine Schnittstelle zu der Matrix bilden, derart auszuführen, daß es in dieselbe Strukturbreite "paßt". Im Falle der Spaltentreiber wird dies realisiert, indem ein Spaltentreiber mit 8 Spalten gemultiplext wird, woraufhin es eine verfügbare Breite gibt, die gleich der Breite von 8 Spalten ist. Im Falle der X-Dekodierschaltung wird dies realisiert, durch Verwendung einer Vordekodierung und durch Positionierung der Treiberschaltungen für die Lösch-Gates an der entgegengesetzten Seite der Matrix. Somit werden nur die Auswahl-Gates mit den X-Dekodierschaltungen verbunden, und das Auswahl-Gate wird dann als Eingang zum Lösch-Gate-Treiber verwendet.

Die Aufgabe der Lösch-Gate-Treiberschaltung besteht darin, OV an sämtliche Lösch-Gates während der Programmierung anzulegen, das Auswahl-Gate mit dem Lösch-Gate während des Löschens zu verbinden, 4 V mit dem ausgewählten Lösch-Gate während des Lesens zu verbinden und OV mit den nicht-ausgewählten Gates während des Lesens zu verbinden. Der Vorteil des Verbindens nur des ausgewählten Lösch-Gates mit 4 V anstelle der gesamten Matrix besteht darin, die Last zu reduzieren, die an die Schaltung angelegt wird, welche die 4 V- Stromversorgung erzeugt, insbesondere weil diese in einem kurzen Zeitintervall auf eine genaue Spannung einschwingen muß.

Die Adreßeingänge A0 bis A7 haben eine Adressierkapazität von 256. Da die Gesamtzahl der Zeilen jedoch nur 160 ist, kann die gesparte Kapazität für einen anderen Zweck verwendet werden. Die Steuereingangspins (PD, und P/R) führen spezielle Steuerfunktionen aus. Andere Anwendungen jedoch könnten unterschiedliche Funktionen der Eingangs- und Ausgangspins bevorzugen. Die ungenutzte Adreßkapazität gestattet es, die Funktionen der Pins zu modifizieren und folglich die Anforderungen unterschiedlicher Anwendungen mit dem gleichen Design zu befriedigen. Die Adreßbits höherer Ordnung werden überprüft, um festzustellen, ob die Adresse ungültig ist. Im Falle des bevorzugten Ausführungsbeispiels wird die Adresse als ungültig angesehen, wenn die Adressse größer als 159 ist; dann werden die Adreßbits unterer Ordnung verwendet, um anzuzeigen, daß unterschiedliche Steueroptionen ausgewählt werden sollen. Tatsächlich werden beim bevorzugten Ausführungsbeispiel nur die am höchsten bewerteten zwei Bits A6 und A7 überprüft. Wenn beide auf logisch "1" sind, was dem Bereich von 192 bis 255 entspricht, dann werden die niedriger bewerteten Bits A0 bis A5 verwendet, um Steueroptionen auszuwählen. Fig. 9 zeigt die im bevorzugten Ausführungsbeispiel verwendete Anordnung. Die Konfigurationsbits werden während gültiger Adressen in ihre Standardzustände gezwungen. Bei einer ungültigen Adresse werden die Konfigurationsbits von den Adreßeingangssignalen bestimmt. Fig. 10 ist eine Variation, die den Zusatz eines Latch zeigt, um die Werte der Konfigurationsbits zu speichern. Der Vorteil hierbei besteht darin, daß die Konfigurationbits gespeichert und dann später für Operationen unter Verwendung gültiger Adressen verwendet werden können. In beiden Fällen wird ohne ein Hinzufügen zusätzlicher Steuerpins dem Bauelement eine zusätzliche Flexibilität gegeben.

Die Adreßpins werden außerdem verwendet, um Testmodi zu definieren. Um in einen Tesmodus einzutreten, wird eine Spannung, welche höher als diejenige Spannung ist, welche das Bauelement unter normalen Betriebsbedingungen antreffen würde, an einen der Bauelementeingangspins (im Falle des bevorzugten Ausführungsbeispiels an das A7-Pin, Fig. 1A) angelegt. Eine Hochspannungserfassungsschaltung ist mit diesem Eingangspin verbunden, um das Vorhandensein einer hohen Spannung zu erfassen und ein Signal zu erzeugen, welches den ausgewählten Testmodus freigibt. Die verbleibenden Adreßpins A6 bis A0 werden verwendet, um den ausgewählten Testmodus zu definieren. Der Zweck der Testmodi besteht erstens darin, die Länge der Zeit zu verringern, die erforderlich ist, um das Bauelement zu testen, und zweitens darin, einen Zugriff auf interne Schaltungsknoten zu gestatten, welche andernfalls nicht direkt zugreifbar wären. Zu einer ersten Kategorie gehören die Testmodi, welche das Schreiben eines speziellen Musters in die Matrix bei einer verringerten Anzahl von Operationen veranlaßt. Dies wird ausgeführt, indem Gruppen von Zeilen und/oder Spalten gleichzeitig freigegeben werden; beispielsweise werden die Ausgänge der Zeilenzähler zusammen mit ihren invertierten Signalen in Zustände gezwungen, welche entweder alle Zeilen gleichzeitig oder geradzahlige Zeilen oder ungeradzahlige Zeilen auswählen. Auf ähnliche Weise können die Spaltenzähler Ausgangssignale und ihre Invertierten ebenfalls derart gezwungen werden, daß sämtliche Spalten oder gerade Spalten oder ungerade Spalten mit den Spaltentreibern gleichzeitig verbunden werden. Da die Adreßeingangszustände, die den Zustand des Spaltenzählers definieren, unabhängig von den Zuständen sind, die den Zustand des Zeilenzählers definieren, können die Testmodi jeweils in irgendeiner Kombination ausgewählt werden, zum Beispiel ungeradzahlige Zeilen mit geradzahligen Spalten und umgekehrt. Diese Modi gestatten abwechselnde Muster, so daß horizontale Streifen, vertikale Streifen und Schachbrettmuster in die vollständige Matrix in einer verringerten Zeitdauer geschrieben werden können. Die tatsächliche in der Matrix gespeicherte Spannung hängt von dem Analogwert ab, welcher in die Abtast-und-Halte-Kondensatoren geladen worden ist. Zusätzlich gibt es Modi, welche die Hochspannungsimpulse daran hindern, die Matrix entweder während der Lösch- oder der Programmierzyklen zu erreichen. In diesen Modi werden sämtliche Zeilen ausgewählt, so daß die Matrix vollständig gelöscht oder vollständig programmiert wird - Massenlöschen und Massenprogrammieren. Solche Testmodi gestatten es, daß ein Muster schnell in die Matrix geladen wird. Es gibt darüber hinaus Vorkehrungen zum Lesen der gespeicherten Muster bei erhöhten Geschwindigkeiten. Die Abtastrate während der Wiedergabe wird durch zwei mögliche Verfahren erhöht - entweder durch Anlegen eines Hochgeschwindigkeitstakts an den externen Takteingang, um die grundlegende Zeitbasisfrequenz zu erhöhen, und/oder durch Eintreten in einen Testmodus, welcher einige der Stufen der Teilerkette umgeht, welche die Abtastfrequenz erzeugt. In beiden Fällen wird das Filter aus dem Wiedergabesignalpfad entfernt, indem der Ausgang des Differenzverstärkers mit dem Leistungsverstärker verbunden wird. Dies ist erforderlich, da das Filter das Band bei einer Frequenz begrenzen würde, welche kleiner als die Ausgabedatenrate wäre. Außerdem wird ein Testmodus zur Verfügung gestellt zum Verbinden des Filtereingangs und -ausgangs mit Bauelementanschlüssen, was direktere Test der Filtercharakteristika gestattet. Ein Zugriff auf die internen Knoten VC- CA und CHV wird durch Hochspannungsschalter zur Verfügung gestellt, welche einen der beiden Knoten mit einem Bauelementpin (P/ ) bei Auswahl des geeigneten Testmodus verbinden. Um die Messung der tatsächlich gespeicherten Spannungen und ihrer Änderungen zu erleichtern, zwingt ein Testmodus das Eingangssignal DIFREF in den Differenzverstärker auf VAGND.

Die Eingangslogik empfängt ein Eingangssignal aus den Eingangsanschlüssen PD, und P/ . Dies sind Akronyme für Power down, und PLAYBACK/ . Eingangssignale werden außerdem von internen Signalen empfangen - Power-on- Reset (POR), Konfigurationsbits, LOVCC (ein Signal, welches aktiv wird, wenn VCC unter einem bestimmten Pegel sinkt), die EOM-Spaltenausgangssignale und ein Schalterentprelltakt vom Spaltenmultiplexzähler. Steuersignale von der Eingangslogik werden zu verschiedenen Teilen der integrierten Schaltung verteilt, um ein Herunterschalten (Power Down), die Freigabe und das Rücksetzen verschiedener Blöcke, das Schreiben von EOM-Marken, das Latch-Speichern der Adreßeingangssignale und die Auswahl von Aufzeichnungs- und Wiedergabemodi zu steuern. Die Konfigurationsbits wählen Optionen aus unter verschiedenen Steueroptionen; ob flankensensitiv oder pegelsensitiv ist; ob der Zeilenzähler zu Beginn jeder Operation oder nur dann zurückgesetzt wird, wenn er von der Aufzeichnung zur Wiedergabe oder der Wiedergabe zur Aufzeichnung wechselt; ob die Wiedergabe stoppt oder fortgesetzt wird, wenn ein Signal aus der EOM-Spalte aktiv wird; ob der -Ausgangsanschluß auf einen niedrigen Pegel bei EOM und bei Überlauf des Adreßzählers oder nur beim Überlauf des Adreßzählers gepulst wird; ob die EOM-Marken beibehalten oder bei der nächsten Nachricht gelöscht werden; und ob die Wiedergabegeschwindigkeit normal oder beschleunigt ist. Diese verschiedenen Betriebsmodi könnten, wie früher beschrieben, in beliebiger Kombination ausgewählt werden, was vom Zustand der Adreßpins abhängig ist. Die beschleunigte Wiedergaberate (oder der schnelle Vorlaufmodus) kann von der externen Steuereinrichtung verwendet werden, um die Positionen oder Adressen einer Ende der-Nachricht zu lokalisieren. Bei diesem Modus wird der Modulus der Teilerkette reduziert, indem einige der Stufen umgangen werden; im Falle des bevorzugten Ausführungsbeispiels wird das Spaltenregister umgangen und es wird ein Beschleunigungsfaktor von 100 erreicht. Der Audioausgang wird gesperrt, aber die EOM-Markierer erzeugen noch einen Impuls am -Ausgangsanschluß. Das Bauelement wird in den schnellen Vorlauf versetzt und die Steuereinrichtung mißt die Zeit oder zeichnet die Anzahl der externen Taktimpulse auf, bei welchen das -Ausgangssignal erscheint. Die Adressen der nächsten Orte werden die Startadressen der nachfolgenden Nachrichten und können aus der Zeit oder der Taktzählung berechnet werden. Diese Adresse kann dann den Adreßpins eingegeben werden, der Adreßzähler kann auf diesen Wert voreingestellt werden und die Wiedergabe beginnt an diesem Punkt. Alternativ kann die Steuereinrichtung den schnellen Vorlaufmodus verwenden, um sich schnell zum Ende einer speziellen Nachricht zu bewegen und dann ohne Änderung des Adreßzählers eine normale Wiedergabe der nächsten Nachricht zu beginnen. Da der Audioausgang während des schnellen Vorlaufs gesperrt ist, beginnt die Audioausgabe beim Start dieser nächsten Nachricht. Auf diese Weise muß die Steuereinrichtung keine Aufzeichnung derjenigen Matrixorte oder -adressen besitzen, die dem Beginn oder dem Ende der Nachrichten entsprechen. Stattdessen ist es nur erforderlich, die Reihenfolge zu wissen, in welcher die Nachrichten erscheinen und daß die Aufzeichnungen kontinuierlich sind ohne irgendwelche Schein- oder Rest-EOM-Markierer. Dies wird erreicht, indem die Nachrichten in einer kontinuierlichen Weise oder durch sorgfältiges Management der Adressierung während der Aufzeichnung aufgezeichnet werden. Das Bauelement wird in den schnellen Vorlaufmodus konfiguriert (Rücksetzen des Adreßzählers), und wenn die -Impul se erscheinen, werden sie von der Steuereinrichtung gezählt. Wenn der zu der der gewünschten Nachricht vorangehenden Nachricht gehörende -Impuls angetroffen wird, wird das Chip gesperrt und dann in den normalen Wiedergabemodus ohne Rücksetzen des Adreßzählers versetzt. Die gewünschte Nachricht wird dann wiedergegeben. Die Anordnung ist insbesondere effizient, wenn die schnelle Vorlaufbeschleunigung hoch ist, so daß die Verzögerung zwischen dem Initiieren des Suchens und dem Beginn der Wiedergabe kurz ist.

Die Eingangslogik gestattet darüber hinaus, daß das Bauelement gesperrt wird, indem auf hohen Pegel gebracht wird, und daß das Bauelement ohne Verlust des Inhalts des Adreßzählers wieder freigegeben wird. Während der Wiedergabe wäre dies ähnlich dem "Pause"-Feature, das bei anderen Arten von Aufzeichnungsinstrumenten zu finden ist.

Während des Abschaltmodus, d. h. PD-Pin auf hohem Pegel, werden sämtliche möglichen Schritte unternommen, um den Energieverbrauch zu reduzieren, einschließlich einem Ausschalten der Gleichspannungs-Vorstrom-Quellen für den Analogabschnitt. Beim Einschalten jedoch gibt es eine endliche Zeit, die für ein Einschwingen der analogen Spannungen und Referenzen erforderlich ist. Insbesondere sind bei den Verbindungen zu den externen Pins (z. B. MICIN und AGC) relativ große Kapazitäten zu treiben, und dies erfordert eine ziemlich lange Einschwingzeit. Es ist wünschenswert, daß diese Spannungen eingeschwungen sind, bevor eine Aufzeichnung gemacht wird. Nachdem es PD auf einen niedrigen Pegel gebracht und aus dem Abschaltmodus herausgekommen ist, verwendet das Bauelement die Zeitbasis und Teilerkette, um eine Einschwingperiode (25 ms) zur Verfügung zu stellen, bevor es dem Bauelement gestattet wird, auf ein -Eingangssignal zu antworten.

Die Eingangslogik und die analogen Schaltungen gestatten es, daß mehr als ein Bauelement miteinander verschaltet (oder kaskadiert) werden, um die Aufzeichnungsdauer auszu dehnen. Fig. 11 zeigt die Analogverbindungen zum Verbinden verschiedener Bauelemente mit einem einzigen Mikrophon, einem AGC-Widerstand und -Kondensator und einem Lautsprecher. Der ANAOUT eines Bauelements wird kapazitiv mit jedem der anderen Bauelemente und ebenso mit sich selbst gekoppelt. Die Anzahl der Bauelemente, die von einem einzigen vorverstärkten Ausgang getrieben werden können, hängt von der Treiberfähigkeit der Schaltungen ab, die das ANAOUT-Pin treiben. Wenn eine zusätzliche Treiberfähigkeit erforderlich ist, dann kann ein externer Analogpuffer zwischen dem ANAOUT-Pin und den Kopplungskondensatoren eingekoppelt werden. Im Unterschied zum Mikrophon muß der Lautsprecher mit dem ersten Bauelement in der Kette verbunden werden. Sämtliche Bauelemente werden zusammen eingeschaltet, aber nur ein Bauelement ist jeweils aktiv. Der -Ausgang ist mit dem des nächstfolgenden Bauelements in der Kette derart verbunden, daß, wenn ein Bauelement seine Kapazität erreicht und der Adreßzähler die maximale gültige Adresse erreicht, der -Anschluß auf einen niedrigen Pegel geht, um das nächste Bauelement auszuwählen. Um das Pausen-Feature ohne Änderung des Bauelements, welches aktiv ist, aufrechtzuerhalten, muß während der Wiedergabe ein Bauelement, sobald es seine Kapazität erreicht hat, damit fortfahren, einen niedrigen Pegel auf zu erzeugen. Bei einer solchen Verbindungsanordnung müssen die auf den Ende-der-Nachricht-Markierern beruhenden -Impulse verhindert werden, da sie anderenfalls durch das nächste Bauelement als ein Freigabekommando interpretiert würden. Dies ist bei dem Bauelement bei einem der Konfigurationsmodi verfügbar. Ein weiteres Ereignis, welches auftritt, wenn das Bauelement die Kapazität während der Wiedergabe erreicht, findet am Leistungsverstärkermultiplexer statt. Ebenso wie auf niedrigen Pegel gezogen wird, wird der Multiplexer von der internen Quelle zu dem externen Pin umgeschaltet. Die Verstärkung des Leistungsverstärkers von AUXIN zu SP+ ist 1, so daß das Ausgangssignal vom aktiven Bauelement durch jedes vorhergehende Bauelement in der Kette weitergeleitet wird, bis es das erste Bauelement erreicht, welches den Lautsprecher antreibt. Der AUXIN-Eingang zum Leistungsverstärker wird außerdem ausgewählt, wenn das Bauelement infolge eines hohen Pegels auf nicht mehr ausgewählt ist. Dies gestattet die Verwendung des Leistungsverstärkers durch andere Teile eines Systems, welches nicht notwendigerweise eine Kaskadierung verwendet.

Die Hochspannungserzeugung wird von chipeigenen Schaltungen ausgeführt; es gibt keine Notwendigkeit, externe Quellen zur Verfügung zu stellen oder eine externe Regulierung oder Signalformung auszuführen. Ein Hochspannungsoszillator wird gepuffert, um 2-Phasen-Impuls-Quellen zu erzeugen, bevor diese den spannungsvervielfältigenden Ladungspumpen (CHARGE-PUMP, MHV) und VDBL) eingegeben werden. Es werden keine speziellen Schritte unternommen, um die Phasen nicht-überlappend zu machen; jedoch wird für einen optimalen Betrieb die Zeitdauer, in der die beiden Phasen sich an entgegengesetzten Spannungen aufhalten, maximiert. Während der Zeitperioden, in welchen die empfindlichen Analogoperationen ausgeführt werden, beispielsweise während der Abtast- und Vergleichsperioden, wird der Hochgeschwindigkeitsoszillator gesperrt, um den auf die empfindlichen Knoten eingekoppelten Rauschanteil zu minimieren. Die Ladungspumpe, welche das Signal CHV erzeugt, ist diejenige, die für das Schreiben in die Matrix verwendet wird. Es wird kein Versuch unternommen, CHV an der Pumpe selbst zu steuern; die Steuerung wird durch zwei Nebenschlußelemente ausgeführt, die RAMP-LIMIT-Schaltung und HV INC. Beide Nebenschlußschaltungen arbeiten nach dem Prinzip der Spannungskonstanthaltung durch Steuern eines Nebenschlußstromes zur negativen Stromversorgung (VSS). Die MHV-Pumpe erzeugt eine Spannung von ungefähr 12 V, um das Eliminieren des Gate-Diodendurchbruchs (gated diode breakdown) der Hochspannungsknoten zu unterstützen. Sie wird außerdem in dem Lesepfad verwendet, um die Impedanz der Transistoren zu reduzieren, welche infolge von Layout-Einschränkungen nicht physisch groß gemacht werden können. Beispiels weise die Spaltenmultiplextransistoren und die Auswahl-Gates sollten von niedrigem Widerstand sein, um die unerwünschten Spannungsabfälle in dem Spannungsfolgerpfad zu minimieren. Die Spannung VDBL ist in der MOS-FET-R-Steuerschaltung erforderlich, um den Bereich der Steuerspannung auszudehnen.

Es ist bekannt, daß höhere Tunnelströme die Lebensdauer des Tunneloxids verringern (wie oft die Spannungspegel auf dem Floating-Gate vom gelöschten Pegel zum programmierten Pegel und umgekehrt geändert werden können). Mit steigender Anzahl der Lösch/Programmier-Zyklen scheint sich die Differenz der Schwellspannungen zwischen dem Lösch- und dem Programmierzustand zu verringern; ein spezielles Problem bei Digitalspeichern, die vorgegebene Programmierimpulse anlegen und Zellencharakteristika mit einer festen Referenz vergleichen. Es wird angenommen, daß dies auf das Einfangen von Elektronen im Tunneloxid zurückzuführen ist, was dem den Tunnelstrom erzeugenden Feld entgegenwirkt. Darüber hinaus wird angenommen, daß ein höherer Tunnelstrom die Wahrscheinlichkeit des Durchbrennens des Tunneloxids erhöht. Es ist folglich wünschenswert, die Tunnelströme auf ein Minimum zu reduzieren. Dies wird ausgeführt, indem der Anstieg der Spannung über dem Tunneloxid, d. h. die Anstiegsrate von CHV verringert wird.

Der Konflikt besteht jedoch darin, daß es außerdem wünschenswert ist, soviel hohe Spannungsimpulse wie möglich in den Programmierzyklus einzuschließen, um die Speicherauflösung zu verbessern; dies würde einen schnellen Rampenanstieg bei CHV implizieren. Der Zweck der RAMP LIMIT-Schaltung besteht darin, bei der Lösung dieses Konflikts zu helfen. Während des Löschimpulses werden die adressierten Zellen aus einem programmierten Zustand in einen gelöschten Zustand gebracht. Es ist wahrscheinlich, daß der Tunnelstrom aufgrund der relativ großen Änderung der Floating-Gate-Spannung und der großen Spannungsdifferenz über dem Tunneloxid hoch ist. Es ist folglich in diesem Fall wichtig, CHV auf eine langsame Anstiegsrate zu begrenzen; dies gestattet es der Floa ting-Gate-Spannung, langsam die ansteigende Lösch-Gate-Spannung bei einem geringerer Tunnelstrom zu "verfolgen". Während des Grobprogrammierzyklus jedoch wird die Zelle inkrementellen Änderungen der Programmierspannung unterzogen. Das zugehörige Inkrement auf dem Floating-Gate ist gering, und der Tunnelstrom ist ebenfalls gering. Im Falle des Grobprogrammierzyklus gibt es dann, da der Tunnelstrom durch die geringen Inkremente der Spitzenspannung von CHV begrenzt ist, keine Notwendigkeit, die Anstiegsrate zu begrenzen. Die Rampe kann ziemlich steil gemacht werden, was ein Reduzieren der Breite des CHV-Impulses und demzufolge eine Erhöhung der Anzahl der Impulse, die in den Grobzyklus eingeschlossen werden können, gestattet. In ähnlicher Weise hat der Feinzyklus noch geringere Inkremente der an die Zelle angelegten Hochspannung, und aufgrund der gleichen Argumentation kann die Anstiegsrate höher und die Impulsbreite geringer sein.

Der Zweck der "RAMP LIMIT"-Schaltung besteht darin, eine variable Anstiegsrate zur Verfügung zu stellen, die von dem aktuellen Steuermodus (Löschen, Grob oder Fein) abhängig ist; die Impulsbreitensteuerung wird von den Zeitgabeschaltungen ausgeführt. Das Konzept eines Anstiegsbegrenzers und die Schaltung zu seiner Realisierung wurden auch von Anderen bei digitalen EEPROMs verwendet. Hier jedoch besteht die Verbesserung in dem variablen Anstieg und darüber hinaus in der Verwendung von Stromreferenzen aus dem Analog-Vorspannungsgenerator.

Die Anstiegsrate wird von dem in T1 fließenden Strom bestimmt (siehe Fig. 12). Wenn CHV ansteigt, so koppelt der Kondensator C1 einen Strom in das Drain von T1 ein. Wenn dieser Strom größer als der T1-Drain-Strom ist, so steigt die Spannung am T1-Drain an. T3 wird eingeschaltet und schafft einen Nebenschluß für den Strom von CHV über T4, T3 und T2 zu VSS. Da die CHV-Spannung einen begrenzten Quellstrom hat (sie hat bei praktischen Ladungspumpen und Impulsquellen tatsächlich einen hohen äquivalenten inneren Widerstand der Größenordnung von mehreren zehn oder hunderten von Kiloohm, beginnt der Spannungsanstieg sich zu verlangsamen. Dies verringert den Strom durch T1, die Spannung auf dem Gate von T3 wird reduziert und die CHV-Anstiegsrate erhöht sich. Die Schaltung stabilisiert sich tatsächlich so, daß der Strom durch C1 gleich dem Strom durch T1 ist. Der Zweck von T4 besteht darin, die Drain-Spannung an T3 derart zu begrenzen, daß kein Gate-Diodendurchbruch-Strompfad auftritt (dies würde die durch CHV erreichbare Maximalspannung begrenzen). T4 schafft keinen Gate-überbrückten Diodenpfad, da sein Gate auf MHV ist, welche wiederum bei ungefähr 12 V gehalten wird. Der Zweck von T2 besteht darin, die Spannung zu erhöhen, welche CHV erreicht, bevor T3 einschaltet und die Begrenzungswirkung beginnt.

Die Verbesserungen sind in den Transistoren T6 bis T20 verkörpert. Eine Stromreferenz IRAMP wird vom Vorstromgenerator empfangen und in die Transistoren T7, T8 und T9 gespiegelt. Sämtliche Transistordimensionen sind gleich, so daß die elektrischen Charakteristika übereinstimmen, aber die Anzahl der in jedem Transistor eingebundenen Bauelementstrukturen ist in ein Verhältnis gesetzt, um ein Verhältnis der Ströme zur Verfügung zu stellen. So hängen die aus T7, T8 und T9 erhältlichen Ströme von der Anzahl der einzelnen Bauelementstrukturen ab, die den jeweiligen Transistor bilden. Die Transistoren T11 bis T19 sind Schalttransistoren, die die aus T7 bis T9 erhältlichen Ströme für einen Fluß in T10 freigeben oder sperren. Somit hängt der in das Drain von D10 fließende Strom vom Zustand der Signale , , , , ab. Die bevorzugte Implementierung erzeugt das Stromverhältnis 10 : 10 : 5 : 1 für im folgenden : : : . Der Strom durch T10 wird auf T1 gespiegelt und steuert somit die positive Anstiegsrate von CHV. Die Stromspiegel könnten in auf VSS bezogene n-Kanal- Transistoren implementiert werden, wobei die Umschalter in n-Kanal-Transistoren oder n- und p-Kanal-Transistoren implementiert sein können. Darüber hinaus müssen die Steuersignale nicht notwendigerweise einem speziellen Modus zugeord net sein; es ist möglich, daß ein kodierter Satz von Eingangssignalen angelegt wird. Mit anderen Worten, die allgemeine Beschreibung wäre ein Satz von in ein Verhältnis gesetzten Stromquellen mit einer Einrichtung zum selektiven Richten jedes dieser Ströme in einen Transistor, welche dann in die Rampenbegrenzungsschaltung gespiegelt werden.

Ein anderer Abschnitt der RAMP LIMIT-Schaltung besteht aus T21 bis T29 und C2. Dieser Abschnitt steuert die Abfallgeschwindigkeit von CHV. Es ist wünschenswert die Abfallrate (ramp down rate) derart zu steuern, daß die von der Entladung der mit CHV verbundenen großen Kapazität erzeugte Störung reduziert wird. In Übereinstimmung mit dem Erfordernis einer großen Anzahl von CHV-Impulsen muß der Knoten jedoch ziemlich schnell (in etwa 2 ms) entladen werden. Die Entladetransistoren T27 und T28 müssen folglich eine hohe Stromsenkenfähigkeit aufweisen, aber dennoch darf es ihnen nicht gestattet werden, in einer unkontrollierten Weise zu arbeiten. Die Abfallgeschwindigkeitsschaltung arbeitet in einer ähnlichen Weise wie die Anstiegsschaltung. Während die Schaltung regelt, ist der Strom durch C2 gleich dem Strom durch T25. Das Signal geht auf einen niedrigen Pegel, was es dem Gate von T28 gestattet, anzusteigen und somit CHV zu entladen. Wenn CHV abfällt, hält die Kopplung über C2 eine Gate-Spannung an T28 und eine Entladungsrate von CHV derart, daß der Strom durch C2 gleich dem Strom durch T25 ist.

Der Schreibalgorithmus erfordert eine hohe Spannung, welche während jedes Grobimpulses inkrementiert wird, und welche bei einem festen Pegel während des Löschens und der Feinzyklen ist. Diese Funktion wird durch die HV INC-Schaltung ausgeführt. Sie besteht aus einem Binärzähler und Analogschaltern, die in Fig. 13 gezeigt sind, und Kondensatoren und einem Komparator gemäß Fig. 14.

Während des Löschzyklus ist das Signal niedrig. Dies setzt den 6-Bit-Zähler zurück, was sämtliche der -Ausgänge auf hohen Pegel setzt. Die Ausgänge der NAND-Gatter hängen zu diesem Zeitpunkt von den Positionen der Um schalter SW0 bis SW5 ab; dies sind Metallisierungs-Einstellmöglichkeiten, die während der Herstellung gesetzt werden und danach nicht mehr verändert werden können. Das Signal INCCK ändert den Zustand von niedrig zu hoch (wie es dies zu Beginn jedes Hochspannungsimpulses tut) - ist das invertierte Signal und ist mit INCCK nicht-überlappend. So ändern sich die Signale INC0 bis INC5 von VAGND (1,5 V) zu VSS, was vom Ausgangssignal der NAND-Gatter abhängt; wenn das NAND-Gatter-Ausgangssignal hoch ist, dann schaltet der INC- Ausgang von VAGND zu VSS; wenn der NAND-Gatter-Ausgang niedrig ist, dann bleibt der INC-Ausgang bei VAGND. Die INC-Signale werden an die Kondensatoren CV0 bis CV5 gemäß Fig. 14 angelegt, das Eingangssignal zum Kondensator CV wird von VAGND zu VSS umgeschaltet, der invertierende Eingang des Komparators, welcher zuvor auf VAGND aufgeladen worden ist, wird freigegeben, und es ergibt sich, da CHV sich zu diesem Zeitpunkt nicht ändert, ein negativer Spannungsübergang auf dem invertierenden Eingang zum Komparator, und demzufolge geht sein Ausgangssignal PUMPEN auf hohen Pegel. CHV, welches zuvor auf VSS gehalten wurde, kann nun ansteigen (unter der Steuerung der RAMP LIMIT-Schaltung). Dies koppelt eine positiv ansteigende Spannung in den invertierenden Eingang des Komparators ein. Die eingekoppelte Ladungsmenge ist gleich dem Produkt von CHV und dem Kondensator CH. CHV fährt fort anzusteigen, bis die in den Komparator eingekoppelte positive Ladung gleich der über die CV-Kondensatoren und CF eingekoppelte negativen Ladung ist. Zu diesem Zeitpunkt geht der Komparatorausgang PUMPEN auf einen niedrigen Pegel und verhindert ein weiteres Ansteigen von CHV. Dies kann entweder durch ein Inhibieren der Pumpe oder durch eine Spannungsklammerschaltung ausgeführt werden. Im erstgenannten Fall veranlaßt jeglicher Abfall der CHV-Spannung (beispielsweise infolge eines Leckstroms) das Signal PUMPEN, auf hohen Pegel zu gehen, die Pumpe freizugeben und CHV auf seinen vorhergehenden Pegel zurückzubringen, welcher den Komparator zum Umschalten veranlaßte. Somit wird die CHV- Spannung bei einem Pegel gehalten, der von der anfänglichen Ladung bestimmt wird, die in den Komparator eingekoppelt wurde, als INCCK erstmals auf hohen Pegel ging. Ein Ladungsverlust infolge eines Leckstroms oder anderer Ursachen muß für eine stetige Regulierung von CHV relativ klein im Vergleich zur kapazitiv gekoppelten Ladung sein; was für die hier involvierten ziemlich kurzen Zeitperioden (einige wenige Millisekunden maximal) der Fall ist. Am Ende eines Hochspannungsimpulses wird die Pumpe gesperrt, CHV wird abgesenkt und INCCK wird auf einen niedrigen Pegel abgesenkt, um für den nächsten Impuls bereit zu sein.

Der minimale Pegel von CHV tritt auf, wenn sämtliche Eingänge zu den CV-Kondensatoren bei VAGND bleiben, d. h. wenn sämtliche Zählerbits zurückgesetzt werden, das Signal hoch ist und sämtliche NAND-Ausgänge auf niedrigem Pegel sind, wie es zu Beginn des Grobzyklus auftritt. Die CHV- Spannung zu diesem Zeitpunkt wird durch das Verhältnis von CF und CH und dem Wert von VAGND bestimmt. Der Zähler wird vor jedem Hochspannungsimpuls in dem Grobzyklus inkrementiert, und ein negativ gehender Impuls wird an den CV-Kondensator angelegt, wenn das entsprechende Bit des Zählers gesetzt ist. Die Werte der CV-Kondensatoren werden gewichtet, um die gewünschten Inkremente für CHV zu geben. Während des Feinzyklus empfängt der Zähler keinerlei Taktimpulse, und der Zählerwert bleibt bei der Maximalzählung, die am Ende des Grobzyklus erreicht wurde. Am Beginn jedes Grobzyklus wird der Zähler zurückgesetzt.

Die Spannungsreferenz VAGND wird von einer Bandlückenreferenz abgeleitet und ist folglich gegenüber VCC und der Temperatur extrem stabil und unbeeinflußt durch Alterung und die Anzahl der Schreibzyklen. Die absolute Spannungsgenauigkeit ist ausreichend, kann aber gegebenenfalls durch die Verwendung der Trimmbits genauer gemacht werden.

Aufgrund des bei der vorliegenden Erfindung verwendeten Analogreferenzsystems ist die Erfindung außerdem nützlich bei der Implementierung einer integrierten Digitalspeicher schaltung, bei der die Implementierung des Digitalspeichers derart ist, daß die Digitalinformationen kodiert werden als Analoginformationen, wie beispielsweise Spannungspegel, die in nicht-flüchtigen Zellen der analogen Speichermatrix gespeichert werden sollen. Eine solche Kodierung kann außerhalb des Speicherchips von einem Digital-Analog-Wandler ausgeführt werden, oder das Chip könnte derart modifiziert werden, daß es die Kodierung auf dem Speicherchip zur Verfügung stellt. Die Digitalinformationen werden von der Analogspeichermatrix zurückgewonnen, indem die Analogpegel aus der nicht-flüchtigen Analogspeichermatrix einem Analog-Digital- Wandler präsentiert werden, und die Digitalinformationen, wie beispielsweise eine Tetrade oder ein Byte oder eine andere Kombination digitaler Informationen, ausgegeben werden. Wie es bei dem Digital-Analog-Wandler der Fall ist, kann der Analog-Digital-Wandler ebenfalls auf derselben integrierten Schaltung hergestellt werden, wie die nicht-flüchtige Analog-Speichermatrix und die analoge Aufzeichnungseinrichtung.

Während das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung offenbart und hier im Detail beschrieben worden ist, ist es für den Fachmann klar, daß verschiedene Änderungen in der Form und im Detail ausgeführt werden können, ohne von deren Geist abzuweichen.


Anspruch[de]

1. Eine nicht-flüchtige Speichereinrichtung in integrierter Schaltungstechnik mit der Fähigkeit zum Empfangen, wiederholten Abtasten, Speichern und Reproduzieren eines analogen Eingangssignals aufweisend:

eine Matrix (SPEICHER) von Floating-Gate-Speicherzellen, die jeweils einen analogen Abtastwert eines Eingangssignals speichern;

eine mit einem Eingangsanschluß der integrierter. Schaltung gekoppelte Eingangsverstärkereinrichtung (26.1B) zum Empfangen eines Eingangssignals;

eine Mehrzahl von Abtast- und Halteschaltungen (S/HALTE), die jeweils einen Abtastwert des Signals von der Eingangsverstärkereinrichtung abtasten und temporär halten können;

mit der Mehrzahl von Abtast- und Halteschaltungen und der Matrix von Floating-Gate-Speicherzellen gekoppelte Schreibeinrichtungen (EINGABELOGIK) zum Speichern der in der Mehrzahl von Abtast- und Halteschaltungen gehaltenen Signalabtastwerte in einer Anzahl der Floating-Gate-Speicherzellen, wobei während der Schreiboperationen das Eingangssignal sequentiell abgetastet und in einer vorgegebenen Mehrzahl von Abtast- und Halteschaltungen gehalten wird und anschließend die Mehrzahl der gehaltenen Eingangssignalabtastwerte in einer gleichen Mehrzahl von Speicherzellen gespeichert werden, während zusätzliche Abtastwerte des Eingangssignals sequentiell aufgenommen und gehalten werden;

mit der Matrix von Floating-Gate-Speicherzellen gekoppelte Leseeinrichtungen zum sequentiellen Lesen der in einer Anzahl von Floating-Gate-Speicherzellen gespeicherten analogen Abtastwerte aus diesen Speicherzellen;

eine mit einem Ausgangsanschluß der integrierten Schaltung gekoppelte Ausgangsverstärkereinrichtung (DIF-VERST) zum Liefern eines Ausgangssignals an diesen Anschluß; mit der Matrix der Floating-Gate-Speicherzellen gekoppelte Zeilen- und Spaltenadressiereinrichtungen (ADRESS- LATCH-SPEICHER, X-DEC, SPALTEN-MUX) zum Adressieren bestimmter Zellen innerhalb der Matrix der Floating-Gate-Speicherzellen während der Lese- und Schreiboperationen;

mit den Zeilen- und Spaltenadressiereinrichtungen gekoppelte Adreßzählereinrichtungen (ZEILENZÄHLER) zum Adressieren der Matrix von Floating-Gate-Speicherzellen in einer logischen Sequenz während der Lese- und Schreiboperationen;

Referenzspannungseinrichtungen (REFGEN) zum Liefern einer Referenzspannung;

Referenzspeicherzellen, die ebenfalls Teil der Matrix von Floating-Gate-Speicherzellen sind, jeweils zum Speichern eines analogen Abtastwerts der Referenzspannung;

den Referenzspeicherzellen zugeordnete Abtast- und Halteschaltungen (REF-SPALT-TR.);

eine Einrichtung, die die Referenzspannung veranlaßt, abgetastet und gehalten zu werden, wenn ein erster und ein letzter der vorgegebenen Mehrzahl von Eingangssignalabtastwerten genommen werden;

eine Einrichtung, die ein Speichern der Referenzspannungsabtastwerte in Referenzspeicherzellen veranlaßt, wenn die entsprechende Mehrzahl von gehaltenen Eingangssignalabtastwerten in den entsprechenden Speicherzellen gespeichert werden;

eine Einrichtung, die ein Lesen der in den entsprechenden Referenzspeicherzellen gespeicherten Abtastwerte der Referenzspannung aus den Referenzspeicherzellen veranlaßt, wenn ein in einer Signalspeicherzelle gespeicherter Signalabtastwert der entsprechenden Analogsignalabtastspeicherzellen der Matrix aus der Matrix ausgelesen wird;

eine Einrichtung (DIFREF), die eine Speicherzellenreferenzspannung zur Verfügung stellt, indem sie die aus den Referenzspeicherzellen gelesenen Referenzspannungen mit einer relativen Wichtung kombiniert, die abhängig ist von den zeitlichen Abständen des Zeitpunkts, zu dem der entspre chende Signalabtastwert genommen und gehalten worden ist, zu den Zeitpunkten, zu deren die entsprechenden Referenzspannungsabtastwerte genommen und gehalten worden sind, um eine Zellenreferenzspannung zur Verfügung zu stellen; und

eine Einrichtung (DIF-VERST), die die Differenz zwischen dem aus einer Speicherzelle der Matrix ausgelesenen Signalabtastwert und der entsprechenden Zellenreferenzspannung abgreift.

2. Die nicht-flüchtige Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, wobei die Abtast- und Halteschaltungen Abtast- und Halteschaltungen mit geschlossenem Regelkreis sind, wobei die Differenz zwischen der Spannung an einem Haltekondensator und dem abgetasteten Signal verstärkt und verwendet wird, um den Haltekondensator aufzuladen, um die Differenz zwischen der Spannung an dem Haltekondensator und dem abgetasteten Signal zu minimieren.

3. Die nicht-flüchtige Speichereinrichtung in integrierten Schaltungstechnik nach Anspruch 16, ferner aufweisend Einrichtungen (MUX) zum selektiven Auskoppeln der Filter aus der Verbindung zwischen der Eingangsverstärkereinrichtung und den Schreibeinrichtungen während der Schreiboperationen, wodurch die Schreiboperationen bei wesentlich beschleunigten Taktraten ausgeführt werden können.

4. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1 oder 2, wobei:

die Matrix von Floating-Gate-Speicherzellen in Spalten und Zeilen angeordnet ist;

die Referenz-Floating-Gate-Speicherzellen in Spalten an den Seiten der letztgenannten Matrix angeordnet sind;

und die ferner aufweist:

Floating-Gate-Speicherzellen, die zum Anzeigen eines Endes der Nachricht verwendet und die in Spalten an den Seiten der Referenz-Floating-Gate-Speicherzellen angeordnet sind; und

von einem an die Speichereinrichtung in integrierter Schaltungstechnik angelegten Ende-der-Nachricht-Signal abhängige Einrichtungen, die die Speichereinrichtung in integrierter Schaltungstechnik veranlassen, eine Leseoperation zu beenden oder ein Signal zur Verfügung zu stellen, um anzuzeigen, daß ein Ende der-Nachricht-Signal angetroffen worden ist.

5. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, wobei:

die Adressiereinrichtungen außerdem von extern angelegten Adressiersignalen abhängig sind.

6. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 5, wobei:

der Adressierbereich der extern angelegten Adressiersignale den Adressenbereich der Analogsignalabtastwertspeicherzellen in der Matrix überschreitet;

und wobei die Einrichtung ferner aufweist:

zusätzliche Speicherzellen, die von extern angelegten Adressiersignalen außerhalb des Bereichs der Adressen der Analogsignalabtastwertspeicherzellen in der Matrix adressierbar sind, zum Speichern digitaler Informationen.

7. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 6, ferner aufweisend:

mit einigen der zusätzlichen Speicherzellen gekoppelte Einrichtungen zum Trimmen der Frequenz des Oszillators der Speichereinrichtung in integrierter Schaltungstechnik.

8. Die Speichereinrichtung in integerierter Schaltungstechnik nach Anspruch 6, ferner aufweisend:

mit einigen der zusätzlichen Speicherzellen gekoppelte Einrichtungen zum Trimmen des Frequenzgangs des Filters der Speichereinrichtung in integrierter Schaltungstechnik.

9. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 5, ferner aufweisend:

eine Einrichtung (TEST-LOGIK) zum Setzen von Test-Modi innerhalb der Speichereinrichtung in integrierter Schaltungstechnik.

10. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 5, ferner aufweisend eine Einrichtung, die von den Testmoduseinstellungen abhängig ist, zum Massenprogrammieren der Matrix von Signalabtastwert-Speicherzellen in einem beliebigen einer Mehrzahl von Testmustern.

11. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 5, wobei:

der Adreßbereich der extern angelegten Adressiersignale den Bereich der Adressen der Analogsignalabtastwertspeicherzellen in der Matrix überschreitet;

und wobei sie ferner aufweist:

eine Einrichtung (KONFIGURIERLOGIK) zum Setzen von Konfigurationsmodi innerhalb der Speichereinrichtung in integrierter Schaltungstechnik.

12. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, ferner aufweisend:

Schnellvorlaufeinrichtungen zum Beschleunigen der Adressierung der Matrix von Speicherzellen, um die Position oder Adresse eines Ende-der-Nachricht-Signals zu lokalisieren oder um eine Position schnell zu erreichen, ohne eine Startadresse zu benutzen.

13. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, wobei die Eingangsverstärkerein richtung eine automatische Verstärkungssteuereinrichtung zum Halten des Ausgangssignalbereichs der Eingangsverstärkereinrichtung innerhalb vorgegebener Grenzen enthält.

14. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, wobei die Eingangsverstärkereinrichtung eine automatische Verstärkungssteuerstufe und eine Stufe mit fester Verstärkung enthält, wobei das Ausgangssignal der automatischen Verstärkungssteuerstufe und das Eingangssignal für die Stufe mit fester Verstärkung nicht miteinander innerhalb der integrierten Schaltung verbunden sind, sondern jeweils mit einem entsprechenden Anschluß der integrierten Schaltung gekoppelt sind, wodurch sie miteinander gekoppelt werden können, indem die letztgenannten Anschlüsse miteinander gekoppelt werden, wodurch ein Eingangssignal mit der integrierten Schaltung über die automatische Verstärkungssteuerstufe oder direkt mit der Stufe mit fester Verstärkung gekoppelt werden kann.

15. Die nicht-flüchtige Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, wobei die Ausgangsverstärkereinrichtung ein symmetrisches Verstärkerausgangssignal zur Verfügung stellt.

16. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, ferner aufweisend ein mit der Eingangsverstärkereinrichtung während Schreiboperationen gekoppeltes Filter.

17. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 16, ferner aufweisend eine Einrichtung (MUX) zum Einkoppeln des Filters zwischen die Leseeinrichtung und die Ausgangsverstärkereinrichtung während Leseoperationen, um eine Glättung für die Ausgangssignaleinschwingleseoperationen zur Verfügung zu stellen.

18. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 1, ferner aufweisend einen Oszillator (OSZILLATOR) und eine mit dem Oszillator gekoppelte Zeitgabeeinrichtung (SPALTEN-REG-CK-GEN) für eine Zeitgabe der Operationen der Abtast- und Halteschaltungen, der Zeilen- und Spaltenadressiereinrichtungen, der Adreßzählereinrichtung und der Lese- und Schreibeinrichtungen.

19. Die Speichereinrichtung in integrierter Schaltungstechnik nach Anspruch 17, ferner aufweisend eine von Steuersignalen abhängige Einrichtung zum Auskoppeln des Filters aus der Verbindung zwischen der Leseeinrichtung und der Ausgangsverstärkereinrichtung während Leseoperationen, um ein Testen der nicht-flüchtigen Speichereinrichtung in integrierter Schaltungstechnik bei einer wesentlich erhöhten Geschwindigkeit zu gestatten.







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