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Dokumentenidentifikation DE69229775T2 09.03.2000
EP-Veröffentlichungsnummer 0568620
Titel KASKADIERENDE VORRICHTUNGEN ZUR ANALOGEN AUFNAHME/WIEDERGABE
Anmelder Information Storage Devices, Inc., San Jose, Calif., US
Erfinder BLYTH, Trevor, Milpitas, CA 95035, US
Vertreter Zenz, Helber, Hosbach & Partner, 45128 Essen
DE-Aktenzeichen 69229775
Vertragsstaaten DE, FR, GB, IT, NL
Sprache des Dokument En
EP-Anmeldetag 21.01.1992
EP-Aktenzeichen 929047587
WO-Anmeldetag 21.01.1992
PCT-Aktenzeichen US9200493
WO-Veröffentlichungsnummer 9213350
WO-Veröffentlichungsdatum 06.08.1992
EP-Offenlegungsdatum 10.11.1993
EP date of grant 11.08.1999
Veröffentlichungstag im Patentblatt 09.03.2000
IPC-Hauptklasse G11C 27/00

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf das Gebiet der integrierten Schaltungen und der Verfahren zum Aufzeichnen und zur Wiedergabe analoger Signale.

Die vorliegende Anmeldung ist eine Teilfortsetzungsanmeldung des US-Patents mit der Nr. US 5,241,494.

Ein einzelnes Aufzeichnungs/Wiedergabe-Bauelement hat eine Aufzeichnungskapazität, die bei einem bestimmten Satz von Bedingungen von fest vorgegebener Dauer ist. Im Falle eines Festkörperaufzeichners ist die Dauer durch die Anzahl von Speicherelementen bestimmt, wie beispielsweise im Falle eines digitalen Speichers durch die Anzahl von Gruppen von Elementen (Worten). Bei einer fest vorgegebenen Aufzeichnungsdichte, wie sie durch die Aufzeichnungstechnik und die aufgezeichneten Informationen bestimmt wird, besteht det Weg zum Erhöhen der Speicherkapazität darin, die Anzahl der Speicherbauelemente zu erhöhen. Vorhandene Festkörpersystementwürfe, welche die Fähigkeit aufweisen, die Speicherkapazität auf diese Weise auszudehnen, bestehen aus wenigstens zwei unterschiedlichen Arten von Schaltungen innerhalb eines gegebenen Systems. Die erste Art führt die Codierung und Decodierung oder das Schreiben in die und das Lesen aus den Speicherbauelementen der zweiten Art aus. Um die Kapazität zu erhöhen, werden zusätzliche Speicherbauelemente hinzugefügt. Bei solch einem System ist die erste Art der Schaltung in der Lage, das Schreiben und Lesen der gespeicherten Informationen zu oder von einem der Speicherbauelemente auf eine kontrollierte Weise zu lenken.

In US-A-4963866 wird ein digitaler Mehr-Kanal-Aufzeichner-Wiedergeber mit wahlfreiem Zugriff beschrieben, welcher ein analoges Audiosignal empfängt, das Audiosignal in ein digitales Signal konvertiert und das digitale Signal in einem Speicher für einen wahlfreien Zugriff speichert.

KURZE ZUSAMMENFASSENDE DARSTELLUNG DER ERFINDUNG

Gemäß der vorliegenden Erfindung werden kaskadierte analoge Aufzeichnungs/Wiedergabe-Bauelemente zum Ausdehnen der ununterbrochenen Wiedergabedauer über die Dauer der einzelnen Bauelemente hinaus zur Verfügung gestellt, welche aufweisen:

eine Mehrzahl von Wiedergabe-Bauelementen in integrierter Schaltungstechnik, die jeweils aufweisen:

eine Mehrzahl von Speicherzellen, in denen jeweils ein Abtastwert eines analogen Signals gespeichert ist;

einen Multiplexer, der einen mit der Mehrzahl von Speicherzellen gekoppelten ersten Eingang und einen mit einem ersten Ausgangsanschluß gekoppelten Ausgang aufweist, zum Bereitstellen von aus den Speicherzellen gelesenen Abtastwerten an dem ersten Ausgangsanschluß, wenn der Multiplexer so eingestellt ist, daß er die Speicherzellen mit dem ersten Ausgangsanschluß koppelt;

einen mit dem Multiplexer als dessen zweiten Eingang gekoppelten Hilfseingangsanschluß, wobei die Verstärkung zwischen dem Hilfseingangsanschluß und dem ersten Ausgangsanschluß dann, wenn der Multiplexer so eingestellt ist, daß er den Hilfseingangsanschluß mit dem ersten Ausgangsanschluß koppelt, im wesentlichen gleich Eins ist;

Mittel, die den Multiplexer veranlassen, den ersten Eingang mit dem ersten Ausgangsanschluß zu koppeln, wenn die in den Speicherzellen des Bauelements gespeicherten Abtastwerte wiedergegeben werden, und die den Multiplexer so umschalten, daß er den Hilfseingangsanschluß mit dem ersten Ausgangsanschluß koppelt, nachdem der in der letzten Speicherzelle des Bauelements gespeicherte Abtastwert wiedergegeben worden ist;

wobei bei jedem dem ersten Bauelement nachfolgenden Bauelement der Mehrzahl von Bauelementen der erste Ausgangsanschluß mit dem Hilfseingangsanschluß des vorhergehenden Bauelements gekoppelt ist; und

Analogsignalbenutzungsmittel, die mit dem ersten Ausgangsanschluß des ersten Bauelements gekoppelt sind.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild eines bevorzugten Ausführungsbeispiels eines Analogsignalaufzeichnungs- und Wiedergabesystems in integrierter Schaltungstechnik gemäß der vorliegenden Erfindung.

Fig. 2 ist eine Blockschaltbilddarstellung einer Trimmhierarchie bei dem Referenzerzeugungsblock der Schaltung, welche bestimmte EEPROM-Zellen verwendet, welche den Zellen gestattet, auf geeignete Digitalwerte programmiert zu werden, um die optimale Spannungsreferenz und Stromreferenz mit den richtigen Temperaturkoeffizienten einzustellen.

Fig. 3 zeigt die gewichtete Dual-Zellen-Differential- Leseanordnung für die Trimmzellen.

Fig. 4 ist eine Schaltungsdarstellung, die die Stromvorgabeverteilungsanordnung (current bias distribution scheme) veranschaulicht.

Fig. 5 ist eine Schaltungsdarstellung für die Abtast- und Halte-Schaltungen in geschlossener Schleife und die zugeordneten Schaltungen, welche die Schwellenspannungsverluste und andere Nichtlinearitäten und Herstellungsvariationen, welche über dem Chip vorhanden sein können, kompensieren.

Fig. 6 ist eine schematische Darstellung derjenigen Schaltung, die für das iterative Dual-Pegel-Schreiben gemäß der vorliegenden Erfindung verwendet wird.

Fig. 7 ist ein Blockschaltbild der Taktschaltung gemäß der vorliegenden Erfindung.

Fig. 8 ist eine Schaltungsdarstellung der Taktschaltung gemäß Fig. 7.

Fig. 9 ist ein Blockschaltbild für die Schaltung zum Erfassen ungültiger Adressen und die Verwendung derselben zum Steuern von Konfigurationsbits für das integrierte Schaltungssystem.

Fig. 10 veranschaulicht eine Variante von Fig. 9, die das Hinzufügen eines Latch zum Speichern des Werts der Konfigurationsbits zeigt.

Fig. 11 zeigt die Analogverbindungen zum Verbinden der verschiedenen Bauelemente mit einem einzelnen Mikrofon, einem AGC-Widerstand und -Kondensator und einem Lautsprecher zum Kaskadieren mehrerer Bauelemente, um die Aufzeichnungs- und/oder Wiedergabezeit auf eine einfache und effektive Weise auszudehnen.

Fig. 12 ist eine Schaltungsdarstellung für die Hochspannungs-Rampen-Aufwärts- und -Rampen-Abwärtsschaltung, die bei dem bevorzugten Ausführungsbeispiel verwendet wird.

Fig. 13 ist eine Schaltungsdarstellung eines Binärzählers und von Analogschaltern der HV-INC-Schaltung.

Fig. 14 ist eine Schaltungsdarstellung der Kondensatoren und Komparatoren der HV-INC-Schaltung.

Fig. 15 ist eine Schaltungsdarstellung für die Analogverbindungen der kaskadierten mehreren Bauelemente zum Ausdehnen der Aufzeichnungs- und Wiedergabezeit auf eine einfache und effektive Weise.

Fig. 16 ist eine Schaltungsdarstellung für die digitale Verbindung der einfachsten Steuerkonfiguration der kaskadierten mehreren Bauelemente zum Ausdehnen der Aufzeichnungs- und Wiedergabezeit auf eine einfache und effektive Weise.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Die bei der vorliegenden Erfindung benutzte Technik gestattet es, daß die Dauer der Aufzeichnung urd der Wiedergabe ausgedehnt wird, indem mehrere Bauelemente des gleichen Typs miteinander verbunden werden. Jedes derartige Bauelement enthält sowohl Schreib- als auch Leseschaltungen sowie die Speicherschaltungen. Der Speicher ist in dem Bauelement eingebettet und kann nicht von außerhalb des Bauelements direkt zugegriffen werden. Die Bereitstellung eines Zugriffs würde zusätzliche Verbindungsknoten oder -pins an einer in tegrierten Schaltung erfordern, was in jedem Fall, aber insbesondere dann ein Nachteil ist, wenn die in dem US-Patent Nr. 4,890,259 und der Anmeldung mit der Seriennummer 588,949, angemeldet am 26. September 1990 mit dem Titel "Integrated Circuit System and Method for Analog Signal Recording and Playback" beschriebene analoge Aufzeichnungstechnik verwendet würde, bei der die Anzahl von Verbindungen untragbar wäre (in der Größenordnung von 100 oder mehr). Die Aufgabe besteht somit darin, ein einziges Bauelement zur Verfügung zu stellen, welches als vollständiges Aufzeichnungs/Wiedergabe-Bauelement funktionieren kann, und welches außerdem mit mehreren identischen Bauelementen verbunden werden kann, um die Aufzeichnungs- und Wiedergabedauer auszudehnen. Sämtliche sich auf die Auswahl der speziellen Bauelemente beziehenden Steuerfunktionen werden von den Bauelementen selbst ohne externen Eingriff oder externe Unterstützung ausgeführt. Ein einziges Eingabemittel und ein einziges Ausgabemittel wird von sämtlichen Bauelementen verwendet. Im Falle eines Sprachaufzeichnungs- und -wiedergabesystems verwenden sämtliche Bauelemente ein einziges Mikrofon und einen einzigen Lautsprecher.

Das hier beschriebene Bauelement ist ähnlich dem in der Patentveröffentlichung US 5,241,494 beschriebenen, obwohl die Erfindung nicht auf diese Implementierung eingeschränkt ist. Um eine Beispielschaltung für eine Verwendung bei der vorliegenden Erfindung zu veranschaulichen, wird die Offenbarung der vorgenannten Anmeldung im folgenden hier wiederholt.

Zunächst wird auf Fig. 1 Bezug genommen, in der ein Blockschaltbild des bevorzugten Ausführungsbeispiels der integrierten Schaltung, wie sie bei der vorliegenden Erfindung verwendet wird, zu sehen ist. Die gezeigte Schaltung integriert sämtliche Hauptschaltungen eines Festkörper-Klangaufzeichnungs- und -Wiedergabesystems. Das System besteht aus drei Hauptabschnitten - dem Analogeingabe- und -Ausgabepfad; dem Analogspeicherarray; den digitalen Steuer- und EEPROM- Unterstützungsschaltungen. Die Stromversorgung wird an den Analogabschnitt und an das Array und den digitalen Abschnitt über separate VCC- und VSS-Versorgungspins angelegt. Diesbezüglich wird durch den Entwurf auf Blockschaltbildebene, den Schaltungsentwurf, das physikalische Layout und die Pinbelegung und durch die Konstruktionen auf der Ebene der das Bauelement benutzenden Platine dafür gesorgt, daß die Rauschkopplung zwischen den analogen und digitalen Abschnitten minimiert wird, und zwar nicht nur die aus den Stromversorgungen, sondern darüber hinaus auch die von den anderen Signalen.

Der Analogabschnitt stellt die Audioschnittstelle zu dem Mikrofon und dem Lautsprecher zur Verfügung. Es gibt zwei verschiedene Signalpfade, a) den Aufzeichnungspfad, b) den Wiedergabepfad. Der Analogabschnitt kann ferner in die folgenden Unterabschnitte unterteilt werden: 1) Vorverstärker- und Verstärkungsabschnitt mit automatischer Verstärkungssteuerung (AGC; Automatic Gain Control), 2) Filterabschnitt, 3) Leistungsverstärkerabschnitt, 4) Schnittstellenabschnitt und 5) Referenzabschnitt.

Aufzeichnungsmodus: Im Aufzeichnungsmodus wandelt das Mikrofon, welches kapazitiv mit dem MICIN-Eingangspin gekoppelt ist, das Audiosignal in ein Analogsignal geringen Pegels. Dieses Analogsignal geringen Pegels wird durch den Vorverstärker mit AGC-Steuerung und die Verstärkungsstufe hindurchgeleitet. Die Vorverstärker- und die Verstärkungsstufe sind außerdem kapazitiv über einen externen Kondensator gekoppelt. Der Ausgang des Vorverstärkers ist das ANAOUT-Pin und der Eingang der Verstärkungsstufe ist das ANALN-Pin. Die kapazitive Kopplung vermeidet eine Sättigung der Verstärkungsstufe durch Blockieren des verstärkten Gleichspannungs-Offsets der Vorverstärkerstufe. Das ANAOUT- Signal kann verwendet werden, um das vorverstärkte Signal für andere externe Systemanforderungen auszugeben. Der ANAIN-Eingang kann verwendet werden, um bereits aufbereitete Signale durch direktes Umgehen des Vorverstärkers aufzu zeichnen. Das Ausgangssignal der Verstärkungsstufe geht zu dem Filter in dem Aufzeichnungspfad und wird außerdem zu dem Spitzenwertdetektor zurückgekoppelt. Der Spitzenwertdetektor erfaßt den Pegel des Spitzenwerts des verstärkten Signals und hält den Pegel an einer externen Kombination eines parallelen Widerstands und Kondensators, die an dem AGC-Pin mit Masse verbunden sind. Dieser Pegel wird dann zu dem Vorverstärker zurückgekoppelt, wodurch eine negative Rückkopplungsschleife erzeugt wird. Diese Schleife begrenzt den Maximalpegel am Eingang des Filterabschnitts für ein Audiosignal mit einem großen dynamischen Bereich am Mikrofoneingang. Die externe Kombination des Widerstands und des Kondensators an dem AGC-Pin gestattet es, daß die Anstiegs- und Abfall-Zeitkonstanten des AGC-Netzwerks je nach Systemanforderungen variiert werden. Es gibt einen inneren Reihenwiderstand am AGC-Pin, wie er in Fig. 1 gezeigt ist, welcher in Kombination mit dem externen Kondensator die AGC-Anstiegszeit einstellt. Die Verwendung des internen Widerstands verringert die Anzahl der externen Komponenten, während noch eine Kontrolle der Anstiegs- und Abfall-Zeitkonstanten ermöglicht wird. All das oben genannte umfaßt die Vorverstärker- und die Verstärkungsstufe mit dem AGC-Unterabschnitt.

Das in den Filterabschnitt hineingehende Signal wird "preampo" genannt. Das verstärkte Signal "preampo" wird dann durch einen Analogmultiplexer hindurch zu dem Filter geleitet und wird zu dem Signal "film". Das Filter führt dann eine Bandbegrenzung an dem Signal "film" durch und verarbeitet es, um das Signal "filo" zu erzeugen, welches dann durch einen weiteren Analogmultiplexer hindurch zu dem Schnittstellenabschnitt weitergeleitet wird. An diesem Punkt wird das Signal "analogin" genannt. Der Zweck der Analogmultiplexer besteht darin, daß Filter während des Aufzeichnungsmodus in die Antialiasing/Bandbegrenzungsfunktion und während des Wiedergabemodus in die Glättungsfunktion zu bringen. Die Verwendung des Filters sowohl für den Zweck des Antialiasing/der Bandbegrenzung als auch den Zweck der Glät tung macht einen effektiveren Gebrauch von der Siliziumfläche. Das Filter ist ein MOSFET-RC-Tschebyscheff-Tiefpaßfilter fünfter Ordnung. MOSFET-Transistoren werden im linearen Bereich mit einer geeigneten Gate-Spannung betrieben, um als Widerstände zu dienen. Es werden MOSFET-Bauelemente geringer Schwellenspannung bei der Implementierung der MOSFET-R verwendet, um einen größeren Dynamikbereich des Signals bei geringerer Verzerrung in dem Filter bereitzustellen. Darüber hinaus wird bei dem Filter eine vollständig differentielle Anordnung für eine geringe Signalverzerrung verwendet. Die Verwendung einer differentiellen Technik trägt darüber hinaus zu einer Stromversorgungsrauschunterdrückung bei. Eine geschlossene Gleichspannungssteuerschleife hält die Gates sämtlicher MOSFET-Rs auf dem richtigen Pegel, um den für die Filterzeitkonstanten erforderlichen effektiven Widerstand zu erzeugen. Diese Gate-Spannung "vcntrl" kommt aus der Steuerschleife in dem Referenzunterabschnitt. Diese Schleife rastet die Filterzeitkonstanten auf die Periode des chipeigenen Oszillators ein, und die beiden verfolgen einander, wodurch das Nyquist-Kriterium, wie es auf Systeme mit abgetasteten Daten angewendet wird, erfüllt wird. Außerdem wird auf dem Chip eine Hochspannungsversorgung vom Dreifachen der Chip-Stromversorgung erzeugt, um die Gleichspannungssteuerschleife für "vcntrl" zu liefern, so daß "vcntrl" einen viel breiteren Steuerbereich aufweist, der von Prozeß-, Temperatur- und Stromversorgungsänderungen abhängig ist, und so, daß es nicht von der Stromversorgung begrenzt wird. Darüber hinaus gibt es in dem Chip implementierte Testmodi, die einen direkten Zugriff auf das Array gestatten, wodurch das Filter umgangen wird. Dies ermöglicht eine Hochgeschwindigkeitstestung des Arrays.

Wiedergabemodus: Im Wiedergabemodus empfängt der Schnittstellenunterabschnitt zwei Signale, "aryout" und "difref", aus dem Spaltentreiberunterabschnitt. Diese beiden Signale gehen in einen Differenzverstärker mit einem geschalteten Kondensator, um ein abgetastetes Signal zu erzeu gen, das gleich der Differenz von "aryout" und "difref" ist. Dieses Differenzsignal wird in einer Abtast- und Halte- Schaltung gehalten, deren Ausgangssignal das Signal "diffo" ist. Der Differenzverstärker und das Abtast-Halte-Netzwerk sind als Verstärker "DIFAMP" im Blockschaltbild gemäß Fig. 1 gezeigt.

Das Signal "diffo" wird dann in den Filterunterabschnitt weitergeleitet. Dabei sind der Eingangs- und der Ausgangs- Analogmultiplexer so eingestellt, daß das Filter in den Wiedergabepfad eingeschaltet ist und die Glättungsfunktion an dem mehr treppenartigen Differenzsignal "diffo" durchführt. Das Ausgangssignal des Filterunterabschnitts wird dann in den Leistungsverstärkerunterabschnitt weitergeleitet. An dieser Stelle wird das Signal "pwrin" genannt.

Das Signal "pwrin" wird mit dem Leistungsverstärkerunterabschnitt gekoppelt und zunächst durch einen Analogmultiplexer geleitet. Der Multiplexer läßt entweder das Signal "pwrin" oder das Signal an dem Eingangspin AUXIN zu dem Leistungsverstärker hindurch. Der Leistungsverstärker kann somit unabhängig für Systemleistungsverstärkungsanforderungen verwendet werden. Dieses Merkmal hilft darüber hinaus beim Kaskadieren mehrerer Chips für eine erweiterte Aufzeichnungs- und Wiedergabedauer. Der Leistungsverstärker selbst nimmt ein asymmetrisches Eingangssignal und konvertiert es in zwei separate Leistungsausgangssignale gleicher Amplitude und entgegengesetzter Phase. Die zwei Leistungsausgangssignale werden SP+ und SP- genannt. Dies gestattet es, daß ein Lautsprecher direkt mit den zwei Leistungsausgangssignalen ohne Notwendigkeit irgendwelcher weiterer externer Komponenten, wie beispielsweise eines Kondensators, direkt angeschlossen wird, und gestattet gleichzeitig, daß der Lautsprecher viermal mehr Ausgangsleistung bei dem gleichen Signalpegel wandelt. Dies schafft darüber hinaus mehr Ausgangsleistung bei einem eingeschränkten Signaldynamikbereich und geringen Verzerrungspegeln. Während des Herunterschaltmodus werden die Ausgangssignale des Leistungsverstärkers auf einen niedrigen Pegel gezogen, um einen Pfad geringer Impedanz nach Masse zur Verfügung zu stellen. Dies bewahrt das Chip vor einem Einklinkeffekt (latching-up) infolge von Lautsprecherrückkopplungseffekten, wie sie infolge von mechanischen Stößen oder Schwingungen auftreten. Der Eingang des Leistungsverstärkers ist unter der Kontrolle des Chip- Freigabesignals . Vorzugsweise ist der Leistungsverstärkerabschnitt eine Stufe mit der Verstärkung 1, um eine Kaskadierung mehrerer Chips zu ermöglichen.

Der Referenzunterabschnitt stellt sämtliche Spannungs- und Stromreferenzen, die für das Chip erforderlich sind, zur Verfügung. Die Schaltungen innerhalb dieses Abschnitts sind über das Chip verteilt, um verteilte Referenzen bereitzustellen. Dieser Abschnitt enthält darüber hinaus die Gleichspannungssteuerschleife, welche die Filterzeitkonstanten und die Oszillatorschwingungsdauer verriegelt und das MOSFET-R- Gate-Signal "vcntrl" an den Filterabschnitt zur Verfügung stellt. Es gibt eine Trimmhierarchie in dem Referenzerzeugungsblock, welche von bestimmten EEPROM-Zellen Gebrauch macht, was es derselben ermöglicht, auf geeignete Digitalwerte programmiert zu werden, um die optimale Spannungsreferenz und Stromreferenz mit den richtigen Temperaturkoeffizienten einzustellen. Fig. 2 zeigt eine Darstellung dieser Trimmhierarchie auf Blockebene. Die anwendbaren EEPROM-Zellen werden als Trimmzellen bezeichnet und sind Teil des Kern-EEPROM-Arrays. Zwei Zellen mit einer differentiellen Logikpegelprogrammierung werden verwendet, um einen Wert für ein Trimmbit einzustellen. Ein Differenzverstärker mit Eingangswichtung wird als Leseverstärker für jedes Paar von Trimmzellen verwendet und erzeugt die Logikpegel für jedes Trimmbit. Die Eingangswichtung wird verwendet, um das Ausgangssignal auf einen Standardpegel zu definieren, wenn sich die Trimmzellen in ihrem ursprünglichen unprogrammierten Zustand befinden. Die Dual-Zellen-Differenzanordnung schafft eine zuverlässigere Trimmbitlogikeinstellung gegenüber Prozeßänderungen und während der Lebensdauer des Chips. Fig. 3 zeigt die gewichtete Differentialleseanordnung. TX und TY sind ein Paar von Trimmzellen, welche für die Differenztechnik mit entgegengesetzten Werten programmiert werden müssen. Es wird ein Spannungsgewicht an einen der Leseeingänge angelegt. Dieses stellt den Standardwert am Ausgang des Leseverstärkers ein. Um das Ausgangssignal auf einen Wert einzustellen, der dem Standardwert entgegengesetzt ist, muß ein überschreibender Differenzwert von der entgegengesetzten Art über den Eingängen des Leseverstärkers durch die Trimmzellen programmiert werden. SW+ und SW- verbinden im wesentlichen die Trimmzellen mit dem Array und dann mit den Spaltentreibern während der Programmierung und trennen während der Erfassung bzw. während des Lesens die Trimmzellen von dem Array. Fig. 2 weist einen Generator für einen Strom mit einem positiven Temperaturkoeffizienten und für eine Bandlückenspannung auf. Es gibt fünf Trimmbits zum Einstellen der optimalen Spannung "Vref" derart, daß der Temperaturkoeffizient von "Vref" gering ist. Durch Ändern der Bandlückentrimmbits ist es darüber hinaus möglich, für "Vref" entweder einen positiven Temperaturkoeffizienten oder einen negativen Temperaturkoeffizienten einzustellen. Aus dem Bandlückenblock wird außerdem der Strom mit einem positiven Temperaturkoeffizienten "PTC" abgeleitet und in dem Temperaturkoeffizient-Null-Strom-Block verwendet. Dieser Block empfängt außerdem einen Strom mit negativen Temperaturkoeffizienten "NTC" aus dem Negativkoeffizient-Strom-Block. Die aktuellen TC-Trimmbits steuern die relativen Anteile der Addition der Ströme mit positivem und negativem Temperaturkoeffizienten in dem Temperaturkoeffizient-Null-Strom-Block. Der Ausgangsstrom "ZTC" kann in Wirklichkeit entweder einen positiven TC oder einen negativen TC oder einen TC von Null aufweisen, was von den Einstellungen der aktuellen TC-Trimmbits abhängig ist. Sämtliche diese Bits werden während der Testung eingestellt und geben die Fähigkeit zum Trimmen des Chips zum Erfüllen der Spezifikation und einer verbesserten Leistung über breite Variationen eines nicht charakterisierten Prozesses. Der Strom "ZTC" wird dann in dem Oszillator und der Gleichspannungssteuerschleife für das MOSFET-R-Gate-Signal "vcntrl" verwendet. Es gibt darüber hinaus einen chipeigenen Regler, der Teil des Referenzunterabschnitts ist, der die Vorspannung des Arrays während der Wiedergabe zur Verfügung stellt. Diese geregelte Versorgung "Vcca" hilft bei der Versorgungsspannungsrauschunterdrückung während des Lesens der Arrayzellen.

Die Gleichspannungsarbeitspunktvoreinstellung, wie sie von sämtlichen analogen Unterabschnitten gefordert wird, wird über das Chip durch eine Stromvorgabeverteilungsanordnung verteilt, die in Fig. 4 gezeigt ist. Der Strom wird tatsächlich von einem Ort auf den Chip zu einem anderen übertragen. Dies schafft keine Probleme einer ungenauen Voreinstellung, wie sie bei einer Vorspannung möglich ist, wo Probleme normalerweise durch IR-Abfälle über Versorgungsleitungen und durch Spiegeltransistorschwellenwertfehlabgleiche über dem Chip verursacht werden. Die auf dem Chip verkörperte Schaltung verwaltet den Energieverbrauch auf dem Chip in Abhängigkeit von dem Betriebsmodus derart, daß Unterabschnitte, die während bestimmter Modi nicht betrieben werden, heruntergefahren werden. Beispielsweise werden die Vorverstärkungs- und Verstärkungsstufenabschnitte während des Wiedergabemodus und der Leistungsverstärkerabschnitt während des Aufzeichnungsmodus jeweils heruntergeschaltet. Dies hilft dabei, die durchschnittliche Verlustleistung des Chips herunterzubringen. Man beachte, daß deshalb, weil das Chip aus einer einzigen 5 V-Stromversorgung betrieben wird, außerdem eine interne Analogmasse erzeugt wird, welche die Massenreferenz für sämtliche Analogsignale zur Verfügung stellt. Diese Analogmassenreferenz wird geeignet ausgewählt, um den optimalen Signaldynamikbereich über das System bei minimaler Verzerrung zur Verfügung zu stellen. Die Analogmassenreferenz wird "Vagnd" genannt. Bei dem offenbarten speziellen Ausführungsbeispiel liegt sie bei +1,5V in Bezug auf Vss.

Wiederum gemäß Fig. 1 ist ANALOG IN das Signal, das als Analogeingangssignal für das Speicherarray verwendet wird. ANALOG IN wird bei einer Frequenz von 8 kHz zu den Dual-Abtast-und-Halte-Arrays abgetastet. Wie es in dem Simko-Patent (U. S. Patent Nr. 4,890,259) beschrieben ist, wird die Speicherung in einer sequentiellen Weise zu zwei Bänken von Abtast-und-Haltekondensatoren ausgeführt. Wenn eine Bank seriell geladen wird (bei der Abtastfrequenz), so wird die andere Bank verwendet, um ihren Inhalt in einer parallelen Weise an die Schreibschaltungen auszugeben. Auf diese Weise wird das Analogsignal kontinuierlich ohne Unterbrechung abgetastet, während gleichzeitig der Schreibprozeß in einer Seitenmodusart stattfindet.

Es wird jetzt auf Fig. 5 Bezug genommen; das Laden der Abtast-und-Halteschaltungen wird mit einer Schaltung ausgeführt, welche die Schwellenwertverluste (und andere Nichtlinearitäten und Herstellungsvariationen) kompensiert, welche über das Chip vorhanden sein können. ANALOG IN wird über einen Verstärker über die Übertragungstore (T1 und T2 oder T1 und T3) angelegt, welche durch die Spaltendecodierung freigegeben und auf den Abtast-und-Haltekondensator (CSHA oder CSHB) übertragen werden. T8 ist ein Stromlastbauelement, welches eine Last für die Spannungsverfolgertransistoren T6 und T7 bildet. Es gibt zwei mögliche Pfade vom Ausgang des Verstärkers, nämlich über T1, T3, CSHA, T7 und T9 oder über T1, T2, CSHB, T6 und T9. Wenn Seite A verwendet wird, dann bleiben T2 und T4 aus; wenn Seite B verwendet wird, dann bleiben T3 und T5 aus. Die Spaltendecodierung sichert, daß nur eine Abtast-und-Halte-Schaltung jeweils ausgewählt wird. Da sich die Transistoren T1, T2/T3, T6/T7, T9 in dem Rückkopplungspfad befinden, wird jeglicher Spannungsverlust oder -gewinn über die Transistoren durch die Verstärkeraktivität kompensiert, welche das Verstärkerausgangssignal einstellt, bis der Pegel am invertierenden Eingang gleich ANALOG IN ist. Der Spannungsbereich, über welchen die Schleifenaktivität auftritt, muß gleich oder größer als der Signaldynamik bereich sein, welcher gespeichert werden soll. Die hier gezeigte Schaltung verwendet nur N-Typ-Transistoren für T1-T9. Dies impliziert, daß der Signaldynamikbereich kleiner als Vcc durch eine Akkumulation von Schwellenwertabfällen über T1-T9 ist. Die Verwendung von N-Typ- und P-Typ-Transistoren als verlustlose Übertragungsbauelemente zum Ersetzen von T1, T2, T3 und T9 würde den Dynamikbereich erhöhen; ebenso wie dies die Verwendung von geringen Schwellenwerten (z. B. ein ursprüngliches Bauelement für T6 und T7) tun würde. Der Spaltendecodierer (oder das Spaltenregister) wählt abwechselnd jede Abtast-und-Halte-Schaltung bei einer Frequenz aus, die gleich der Abtastrate ist. Die Signale SA, SB, TA und TB werden so bearbeitet, daß jede Bank der Abtast-und- Halte-Kondensatoren abwechselnd geladen wird. Wenn sämtliche Kondensatoren in einer Bank geladen worden sind (beispielsweise in Bank A), d. h., wenn der Spaltendecodierer seine obere Grenze erreicht, dann kehrt der Spaltendecodierer zu seiner unteren Grenze zurück, und die andere Bank von Kondensatoren (beispielsweise Bank B) wird dann geladen. SA und SB dienen als Strobe-Signale und weisen eine Zeitdauer auf, die geringer als die Periode der Abtastfrequenz ist. In jeder (125 us.) Abtastperiode werden entweder TA (und SA) oder TB (und SB) auf einen hohen Pegel gebracht, um den richtigen Source-Folger einzuschalten und ihn mit der Steuerschleife zu verbinden. Nachdem der Schleife ausreichend Zeit gegeben wurde, damit sie einschwingt, wird SA (oder SB) auf einen niedrigen Pegel genommen, und der Kondensator hält jetzt seinen gespeicherten Wert. TA und TB werden jetzt umgeschaltet, so daß der gespeicherte Wert auf dem anderen Kondensator durch den Source-Folger hindurchgebracht und auf den Knoten ASAMPN gebracht wird, welcher zu dem Komparator geht. Zu diesem Zeitpunkt werden sämtliche gespeicherten Werte parallel aus den Abtast-und-Halte-Schaltungen in die Komparatoren ausgegeben.

Bei dem bevorzugten Ausführungsbeispiel gibt es 100 ähnliche Paare von Abtast-und-Halte-Kondensatoren und Source- Folgern. Demzufolge erscheint alle (100 · 125 us) 12,5 ms ein neuer Satz von Werten auf den 100 parallelen Ausgängen ASAMPN. Die Schreibschaltungen werden folglich 12,5 ms freigegeben, in welchen die Werte in das Speicherarray zu schreiben sind, bevor der nächste Satz von Werten erscheint.

Gemäß Fig. 6 findet der Schreibprozeß statt, indem sukzessive Hochspannungsimpulse an die Spalten angelegt, der Speicher in den Lesemodus konfiguriert, die gespeicherten Werte aus den Zellen gelesen, die Ergebnisse mit den erforderlichen Werten auf ASAMPN verglichen und dann der Prozeß unter Verwendung von Impulsen ansteigender Amplitude wiederholt wird, wenn der Wert geringer als ASAMPN ist. Um eine verbesserte Auflösung zu erhalten, wird der Schreibprozeß in zwei Stufen ausgeführt; diese werden als Grobzyklus und Feinzyklus bezeichnet (eine vereinfachte Anordnung würde ebenfalls arbeiten - d. h. die Eliminierung von SW2, dem Vos-Addierer und des FV-Speicherkondensators und die ausschließliche Verwendung des Grobzyklus. Jedoch gestattet der Grob/Feinzyklus eine bessere Auflösung.) Sämtliche Zellen in der Zeile werden zunächst gelöscht, indem eine hohe Spannung an das Lösch-Gate der Zeile angelegt wird, während das Drain (d. h. der Spaltenknoten) bei Vss gehalten wird. (Das bevorzugte Ausführungsbeispiel löscht nur die adressierte Zeile, und dann, wenn die Aufzeichnung in nachfolgende Zeilen übergeht, dann muß ein Löschimpuls am Beginn jeder Zeile angelegt werden. Wenn jedoch die Anwendung es gestattet, dann könnte das vollständige Array gelöscht werden, indem sämtliche der Lösch-Gates miteinander verbunden und ein einziger Hochspannungsimpuls an sämtliche Zeilen am Beginn des Schreibzyklus angelegt wird.) Ein Impuls wird an CLSET angelegt, um das Latch zu setzen und SW1 freizugeben (zu öffnen), und ein einziger Impuls wird an RCAPEN angelegt, um den Kondensator C1 auf VSS zu entladen. CEN wird auf hohen Pegel während des vollständigen Grobzyklus' und auf niedrigen Pegel für den Feinzyklus gehalten, d. h. SW2 leitet nur während des Grobzyklus. Der erste Hochspannungsimpuls wird an CHV und demzufolge an die adressierte Spalte angelegt. Es ist nur ein Auswahl-Gate auf hohem Pegel, so daß die Hochspannung an das Drain der adressierten Zelle angelegt wird. Das Array wird dann in den Lesemodus konfiguriert und der Inhalt der adressierten Zelle wird über den Spaltenmultiplexer nach COLN gelesen. Im Rücklesemodus wird der VCCA-Knoten auf eine positive Spannung gelegt, CL wird auf hohen Pegel gelegt und eine Stromlast zu einem negativen Pegel (in diesem Falle VSS) wird an die Zelle angelegt. (CL wird während des Hochspannungsimpulses niedrig gehalten.) Nachdem eine inkrementierte Vos an COLN angelegt worden ist, wird das Ergebnis mit ASAMPN verglichen. Zum richtigen Zeitpunkt (der ein Einschwingen des Komparators COMP und darüber hinaus die Einschachtelung des Hochspannungsimpulses gestattet) wird COMPEN gepulst, um den Rücksetzpfad in das Latch freizugeben. Sofern (COLN + Vos) kleiner als ASAMPN ist, so bleibt das Latch gesetzt und nachfolgende Hochspannungsimpulse werden an die Spalte angelegt, aber wenn (COLN + Vos) größer als ASAMPN ist, dann wird das Latch zurückgesetzt, SW1 wird geöffnet und weitere Hochspannungsimpulse werden blockiert. Es werden ausreichende Hochspannungsimpulse (eines monoton ansteigenden Pegels) angelegt, um zu sichern, daß die Zelle auf einen Pegel programmiert werden könnte, der dem Maximalpegel entspricht. Sobald das Latch zurückgesetzt wird und SW1 geöffnet bleibt, bleibt die Spannung an C1 infolge der Aktivität von T2, welcher als eine in Sperrrichtung angeordnete Diode zu diesem Zeitpunkt dient, für den Rest des Grobzyklus gespeichert. Somit ist der auf C1 gespeicherte Pegel derjenige Pegel, welcher den letzten Hochspannungsimpuls zu den Spalten erzeugt hat. Am Ende des Grobzyklus wird das Latch erneut durch einen Impuls auf CLSET gesetzt und es erscheint eine weitere Reihe von Hochspannungsimpulsen auf CHV. Während bei dem Grobzyklus die Impulse von einer kontinuierlich ansteigenden Amplitude waren, sind sie bei dem Feinzyklus alle von der Maximalamplitude. Der tatsächlich an die Spalte angelegte Pegel jedoch wird von der auf C1 ge speicherten Spannung bestimmt. Dieser gespeicherte Wert wird durch das Signal FV modifiziert, welches an die Bodenplatte des Kondensators angelegt wird. Während des Grobzyklus befindet sich FV auf einer fest vorgegebenen Spannung (2V). Am Beginn des Feinzyklus wird FV auf 0V genommen und dann in einer Rampe kontinuierlich während des Feinzyklus auf eine positive Spannung (2V beim bevorzugten Ausführungsbeispiel), angehoben. Somit ist die erste Hochspannung des Feinzyklus 2V geringer als der Hochspannungsimpuls, welcher den Vergleich während des Grobzyklus verursachte. Jeder nachfolgende Hochspannungsimpuls des Feinzyklus ist geringfügig höher als der vorhergehende Impuls, und zwar durch einen Wert, welcher durch die Anstiegsrate von FV bestimmt wird. Es ist nicht erforderlich, daß FV eine glatte lineare Rampenfunktion aufweist, ein kontinuierlich ansteigender Pegel, wie beispielsweise eine Treppe, die durch geringe Beträge bei jedem nachfolgenden Hochspannungsimpuls inkrementiert wird, würde für diesen Zweck genügen. Nach jedem Hochspannungsimpuls wird die Zelle in die Lesekonfiguration zurückgebracht und COLN wird mit ASAMPN verglichen. Während des Feinzyklus jedoch gibt es keine Addition von Vos (oder Vos wird bei 0V gehalten). Das Ladungsinkrement, welches zu der Zelle hinzugefügt wird, ist während des Feinzyklus relativ gering, und folglich gibt es eine verbesserte Auflösung und Schreibgenauigkeit. Irgendwann während des Feinzyklus wird COLN ASAMPN überschreiten, das Latch wird zurückgesetzt und die verbleibenden Hochspannungsimpulse werden durch Öffnen von SW1 blockiert.

Das Ende des Feinzyklus fällt damit zusammen, daß das Spaltenregister seinen Maximalwert erreicht, d. h. ein neuer Satz von Abtastwerten in die Abtast-und-Halte-Kondensatoren abgelegt worden ist. Die Manipulation der TA-, TB-, SA- und SB-Signale wird jetzt umgekehrt, und es wird ein neuer Satz von parallelen ASAMPN-Werten den Komparatoren präsentiert. Die Eingangssignale zu den Spaltenmultiplexer werden ebenfalls derart geändert, daß ein neuer Satz von Spalten mit den Spaltentreibern verbunden wird. Die Zeitdauer, in der das Spaltenregister vom Minimum zu seinem Maximum läuft und zu seinem Minimum zurückkehrt, wird als ein Scan (Durchlauf) bezeichnet. Die Prozedur wird dann für den nächsten Durchlauf oder Satz von 100 Zellen wiederholt. Nachdem eine Gesamtzahl von 8 Durchläufen (d. h. eine Gesamtzahl von 800 Zellen) geschrieben worden ist, wird die Zeilenadresse inkrementiert und es wird eine neue Zeile ausgewählt. In diesem Fall muß ein Löschimpuls vor dem Beginn der Schreibprozedur angelegt werden.

Die speziellen Details für die bevorzugte Implementierung sind:

45 Grobimpulse beginnen bei 9V (an der Spalte) und linear ansteigend bis zu 18V. Die Rampenanstiegsrate des Hochspannungsgrobimpulses beträgt 120 mV/us bei einer Impulsbreite von 109 us, die sich alle 125 us wiederholen.

90 Feinimpulse von 18V Maximum (an der Spalte; infolge der Spannungsabfälle in den Schaltern und T1) entspricht dies etwa 120V bei CHV. Die Rampenanstiegsrate ist 840 mV/us, Impulsbreite 47 us und Wiederholungsperiode von 62,5 us.

FV-Rampe ist 0 bis 2V in 5,625 ms. Vos (effektiv nach der Teilung in Folge der Schaltungsimplementierung) ist 0,2V.

Die Programmierung findet nicht notwendigerweise an den äußersten Enden der Grob- und Feinzyklen statt. Am Beginn des Grobzyklus ist der Hochspannungspegel zu gering, um eine Lesespannung größer als 0V zu erreichen (eine Tunnelung kann stattfinden, aber das Floating-Gate kann in hohem Maße gelöscht sein und weist einen hohen Anreicherungsschwellenwert auf). Am Ende des Grobzyklus sind sämtliche Latch-Speicher zurückgesetzt - selbst für diejenigen Spalten, welche ASAMPN-Pegel bei dem Maximalwert aufweisen (3V bei dem bevorzugten Ausführungsbeispiel). Am Beginn des Feinzyklus reduziert die Verringerung der Hochspannung infolge des 2V-Dekrements auf C1 die Tunnelströme auf sehr geringe Pegel. In ähnlicher Weise sind an dem oberen Ende des Feinzyklus sämtliche Latch-Speicher zurückgesetzt. Dieser Rand an jedem Ende der Grob- und Feinzyklen ist ziemlich unwirtschaftlich, da dann, wenn der minimale und der maximale Hochspannungsimpulspegel bei sowohl dem Grob- als auch den Feinzyklen enger zueinander gebracht werden könnten, die Spannungsinkremente reduziert werden könnten, womit eine Verbesserung in der Auflösung erzeugt würde. Jedoch ist es erforderlich, diese Ränder oder Spielräume aufzunehmen, um den vollen dynamischen Signalbereich ohne ein Abschneiden zu sichern, welches anderenfalls bei Änderungen des Zellprogrammierverhaltens infolge von Variationen der Tunnelschwellenwerte, der Zellkondensatorverhältnisse und anderen Prozeßvariationen, die bei einer echten Herstellungsumgebung stattfinden können, auftreten könnte. Eine mögliche Verbesserung wäre es, diese Spielräume einzustellen, und die zugeordneten Rampenanstiegsraten, Vos, etc. durch die Verwendung des Trimmens einzustellen. So würden die Bedingungen für einzelne Charakteristika optimiert werden, und es könnte eine verbesserte Auflösung erreicht werden.

Der bei dem Spaltentreiber verwendete Komparator ist von der Art, die von Yen S. Yee, et. al., IEEE J. Solid State Circuits, S. 294-298, Juni 1978, beschrieben wurde. Dieser Komparator hat den Vorteil, klein zu sein (im Sinne der Siliziumbenutzung), und er hat darüber hinaus ein sehr geringes Offset infolge des Selbstkorrekturbetriebsmodus. Dies ist insbesondere für das bevorzugte Ausführungsbeispiel wichtig, weil irgendein zufälliges Offset jedes Komparators über die Zeile der Spaltentreiber sich dadurch offenbaren würde, daß dieses Offset-Muster dem aufgezeichneten Signal überlagert würde. Ein solches Offset ist keine Variable, die in der Schreibanordnung mit geschlossener Schleife kompensiert würde, und würde demzufolge in dem Wiedergabesignal vorhanden sein. Die systematischen Offsets, beispielsweise die Taktdurchkopplung in die Kopplungskondensatoren, sind kein Problem, da diese für sämtliche Komparatoren gleich sind (in einer ersten Annäherung), was zu einer Gleichspannungsverschiebung des aufgezeichneten Pegels führt. Selbst dies ist kein Problem, da es eine gleiche Verschiebung der Referenzspannung gibt, welche während der Wiedergabe subtrahiert wird.

Bis hierher basierte die Beschreibung auf einer Source- Folger-Konfiguration für die Speicherzelle. Es wäre darüber, hinaus möglich, ein arbeitsfähiges System mit der üblicheren Konfiguration von der Inverterart zu verwirklichen, es würden aber Verluste der Linearität und der Auflösung auftreten. Das Signal aus dem Array wäre im Endeffekt invertiert, so daß die Schreibschleife daran angepaßt werden müßte, d. h. die Hochspannungsimpulse müßten solange fortgesetzt an die Spalte angelegt werden, bis COLN kleiner als ASAMPN wäre. Beispielsweise könnten die Eingänge zum Komparator umgeschaltet werden.

Jedesmal dann, wenn das Array in die Lesekonfiguration versetzt wird, wird das ausgewählte Lösch-Gate auf eine fest vorgegebene Spannung gebracht. Der Wert dieser Spannung bestimmt die Ladungsmenge, die von dem Lösch-Gate auf das Floating-Gate gekoppelt wird, und kann folglich verwendet werden, um den Bereich von Lesespannungen für einen gegebenen Satz von Lösch- und Programmierbedingungen und Zellencharakteristika einzustellen. Es wird außerdem eine Spannung auf VCCA, der positiven Stromversorgung für den Source-Folger, angelegt. Bei dem bevorzugten Ausführungsbeispiel sind sowohl die Lösch-Gate-Spannung als auch VCCA während des Lesens mit einer geregelten 4V-Stromversorgung verbunden. Diese wird aus der VCC-Stromversorgung abgeleitet, aber wegen der Regelung (die Referenz für die Regelung ist die Bandlückenspannung) ist die Spannung stabil und weist relativ geringe überlagerte Rauschpegel auf. Im Falle des Lösch- Gates ist dies wichtig wegen der direkten Kopplung auf das Floating-Gate. VCCA ist ebenfalls wichtig wegen der Kopplung aus dem VCCA-Diffusionsgebiet in das Floating-Gate - bei einigen EEPROM-Transistoren kann diese Kapazität wegen der er höhten Gate-zu-Source/Drain-Fläche, die durch nicht gegenüber der Gate-Struktur selbst-ausgerichtete Implantierungen verursacht wird, hoch sein. Eine verringerte Rauschkopplung auf das Floating-Gate während des Lesens verbessert den Rauschpegel während der Aufzeichnung und der Wiedergabe.

Während der Wiedergabe wird das Array in den Lesemodus konfiguriert, CL wird auf einen hohen Pegel gebracht, und die Knoten COLN und ASAMPN werden auf ARYOUT über T9 gemäß Fig. 5 durchgetastet. Die Adressierung während der Wiedergabe ist ebenfalls sequentiell, so daß das Signal auf ARYOUT der wieder zusammengesetzte abgetastete analoge Signalverlauf ist. Man beachte, daß eine Chiffrierung oder Codierung ausgeführt werden kann, indem unterschiedliche Adressierschemata zwischen Wiedergabe und Aufzeichnung verwendet werden. Vorausgesetzt, daß die Differenzen einem Benutzer bekannt sind, kann die ursprüngliche Signalform durch den Benutzer wiederhergestellt werden, aber nicht durch einen Eindringling, der Zugriff auf die codierten Wiedergabeinformationen hat.

Zusätzlich zu den 100 Signalspaltentreibern gibt es zwei zusätzliche Spaltentreiber, jeweils einen an jedem Ende des Arrays, zum Schreiben der Referenzspalten und der EOM(End- of-Message)-Spalten (siehe Fig. 1 und außerdem Fig. 5). Der Referenzspaltentreiber ist grundsätzlich die gleiche Schaltung wie die anderen Spaltentreiber. Jedoch ist an Stelle von ANALOGIN das Eingangssignal eine fest vorgegebene Referenzspannung VAGND, welche in zwei zusätzliche Spalten an jedem Ende des Arrays geschrieben wird. Während der Wiedergabe wird die aufgezeichnete Referenzspannung zusammen mit ARYOUT einem Differenzverstärker eingegeben. Der Zweck dessen besteht darin, Effekte zu kompensieren, welche anderenfalls die Wiedergabequalität verschlechtern würden, nämlich die unterschiedlichen Haltezeiten auf den Abtast-und- Halte-Schaltungen entlang der Zeile von Spaltentreibern (und demzufolge die unterschiedlichen Leckbeträge); und die Änderungen der gelesenen Spannungen infolge der Schwellenwert temperaturverschiebungen, der Änderungen der Lösch-Gate- Spannung und anderer Änderungen der Umgebung. Während der Wiedergabe wird ein Signal DIFREF durch das Referenzsystem erzeugt und von ARYOUT durch den zuvor beschriebenen Differenzverstärker subtrahiert.

Zwei Spalten an jedem Ende des Arrays werden verwendet, um irgendeine Differenz im Verhalten der zwei Bänke von Abtast-und-Halte-Kondensatoren, die infolge des Schaltungsentwurfs, der Zeitgabe oder des physikalischen Layout vorhanden sein können, zu berücksichtigen. Die Gesamtzahl von vier Referenzspalten wird während des Schreibens des ersten Durchlaufs (Scans), jeweils zwei Spalten während jedes Durchlaufs, geschrieben. Während des Schreibens der verbleibenden sechs Durchläufe in der Zeile wird das Ausgangssignal des Referenzspaltentreibers nicht mit einer Spalte verbunden. Die Referenzspaltentreiber empfangen ihre Decodiereingabe aus den Spaltenregisterbits, die zu dem benachbarten Spaltentreiber gehören. Somit ist die Zeitdauer, die der Abtast- und-Halte-Kondensator seine Spannung halten muß, gleich der Haltezeit der benachbarten Spaltentreiber und erleidet demzufolge einen gleichen Ladungsverlust infolge des Leckstroms (dies kann möglicherweise infolge der lokalen Unregelmäßigkeiten der physikalischen Strukturen nicht exakt der Fall sein; jedoch ist es näherungsweise der Fall und zeigt zumindest die gleichen Tendenzen.) Während der Wiedergabe wird die aufgezeichnete Referenzspannung aus jedem Ende des Arrays aus den Referenzspalten gelesen, von einem Analogpuffer gepuffert und mit dem jeweiligen Ende eines linearen Widerstands (siehe Fig. 5), verbunden, welcher sich entlang der Zeile von Spaltentreibern erstreckt. Der ausgewählte Spaltentreiber verbindet dann den Widerstandsabgriff an seinem eigenen Ort entlang des Widerstands mit dem Knoten DIFREF. Somit weist der Knoten DIFREF eine Spannung auf, welche sich zwischen den gespeicherten Referenzspannungen und auf einem Wert befindet, welcher proportional der Länge der Speicherzeit der adressierten Spalte ist. (Die Längenabmessung des Widerstands in dem physikalischen Layout ist bei jedem der Spaltentreiber gleich, und somit erhöht sich der Widerstandswert von einem Ende zum anderen Ende linear entlang der Länge der Zeile von Spaltentreibern.) Die Spannung auf DIFREF ist folglich für den Spannungsverlust in Folge des Ladungsleckstroms an dem Abtast-und-Halte-Kondensator des adressierten Spaltentreibers repräsentativ. Diese Funktion der Referenzspalten und des zugehörigen Referenzwiderstands ist besonders bei hohen Temperaturen wichtig, wenn sich die Ladungsverluste erhöhen. Eine zusätzliche Funktion des Referenzsystems besteht darin, temperaturabhängige Änderungen der Transistorschwellenspannung zu kompensieren. Die aus jeder Zelle gelesene Spannung variiert mit der Temperatur und würde während der Wiedergabe als eine Änderung des Pegels von ASAMPN zu beobachten sein. Da sich (in erster Näherung) sämtliche Zellen auf der gleichen Temperatur befinden, gäbe es eine resultierende Gleichspannungsverschiebung. Dies ist für die Sprachaufzeichnung nicht sehr wichtig, aber dann, wenn es gewünscht wird, daß die Gleichspannung ungeändert gehalten wird (wie es bei einigen Anwendungen der Fall ist), dann kompensiert das Referenzsystem diese, indem sie an dem Differenzverstärker subtrahiert wird.

Neben den beiden Referenzspalten gibt es zwei zusätzliche Spalten an jedem Ende des Arrays. Diese Spalten speichern Digitalwerte und werden verwendet, um ein Ende der Nachricht (EOM; Endof-Message) anzuzeigen. Da sich die Daten in der weniger empfindlichen digitalen Form befinden, sind die Spalten am äußeren Rand des Arrays angeordnet. Dies sichert darüber hinaus, daß die Referenzspalten an sämtlichen Seiten Speicherzellen aufweisen (so wie der Rest des analogen Arrays). Die Umgebung jeder Zelle ist folglich identisch, was eine gleichmäßige Herstellung und ähnliche elektrische Bedingungen gestattet. Dies ist für die Referenzspalten wichtig, aber für die EOM-Spalten nicht so kritisch. Die EOM funktionieren auf folgende Weise. Eine Aufzeichnung kann durch eine Anforderung aus den Steuerpins (-CE oder PD) beendet werden. Die Eingangslogik übermittelt diese Anforderung an den EOM-Spaltentreiber, und Hochspannungsprogrammierimpulse werden zu den EOM-Spalten geleitet. Entweder bleiben die EOM-Zellen vollständig gelöscht oder sie empfangen sämtliche verfügbaren Hochspannungsimpulse in dem Falle, daß eine EOM-Anforderung aus der Eingabelogik empfangen worden ist. Nachrichtenlängeninkremente von 25 ms werden als adäquat angesehen, so daß ein Ende der Nachricht am Ende jedes zweiten Durchlaufs gestattet wird. Dies bedeutet, daß es vier mögliche EOM-Positionen in jeder Zeile gibt. Bei vier verfügbaren EOM-Spalten wird eine einfache Eins-aus-vier-Zuweisung implementiert. Es wäre auch möglich, die Position des Endes der Nachricht zu kodieren. Wenn die Positionsauflösung des Endes der Nachricht 12,5 ms (ein Durchlauf) ist, dann könnten drei Spalten und acht mögliche Programmierkombinationen verwendet werden. Alternativ könnten acht Spalten verwendet werden, was die Decodierung erübrigt, um die EOM-Position zu bestimmen. Während der Aufzeichnung dann leitet der EOM-Spaltentreiber Hochspannungsimpulse immer dann durch, wenn eine EOM-Anforderung aus der Eingangslogik empfangen wurde. Diese wird an eine der vier möglichen EOM-Spalten gerichtet, was von dem von dem Spaltenmultiplexer ausgewählten Pfad abhängt. Die Aufzeichnung wird dann durch Sperren der Schreibschaltungen beendet. Das Ergebnis besteht darin, daß die EOM-Zellen für die vollständige Dauer der aufgezeichneten Nachricht gelöscht sind mit Ausnahme derjenigen Zelle, welche am Ende der Nachricht adressiert wurde - diese Zelle ist programmiert. Während der Wiedergabe werden die EOM-Spalten kontinuierlich überwacht - sie sind mit der gleichen Lesekonfiguration wie der Rest des Arrays verbunden. Wenn eine programmierte Zelle adressiert wird, wird ein hoher Pegel erfaßt, und dieses Signal wird an die Eingangslogik übermittelt. Die Wiedergabe kann automatisch beendet werden, was vom Zustand der Steuerschaltungen abhängig ist. Das -Pin wird auf niedrigen Pegel gezogen um anzuzeigen, daß eine EOM-Bedingung erfaßt wurde. Dies be seitigt die Notwendigkeit, daß die Adresse (der Ort) des Endes der Nachricht der externen Steuerung bekannt sein muß. Die externe Steuereinrichtung instruiert einfach das bevorzugte Ausführungsbeispiel, mit der Wiedergabe von einer Startadresse zu beginnen, und das Chip stoppt automatisch am Ende der Nachricht und/oder signalisiert diesen Zustand durch Ausgeben eines Impulses auf dem -Ausgang.

Eine zusätzliche Zeile von Zellen ist an der den Spaltentreibern entgegengesetzten Seite des Arrays enthalten. Diese Zeile, die als Trimmzeile bezeichnet wird, ist in das Array, d. h. mit den Spalten und einem speziellen Zeilentreiber über einen Satz von Transistoren verbunden, die nur während eines speziellen Testmodus eingeschaltet werden. Bei diesem Testmodus wird die Trimmzeile ausgewählt, und es kann über die Spaltentreiber in sie geschrieben und aus ihr gelesen werden. Wenn sich das Bauelement nicht in diesem Testmodus befindet, ist die Trimmzeile in den Lesemodus konfiguriert. Einige der Zellen in der Trimmzeile sind paarweise mit den Eingängen eines gewichteten Differenzverstärkers, wie er oben beschrieben wurde, verbunden, um die Trimmbits bereitzustellen. Andere Bits in der Zeile sind zum Speichern von Informationen, entweder in analoger oder in digitaler Form, für einen ausschließlichen Zugriff während des Testmodus verfügbar. Der Vorteil der Verwendung einer zusätzlichen Zeile besteht darin, daß die vorhandenen Schreibschaltungen (Spaltentreiber und X-Vordecodierung) benutzt werden können. Die Trimmbits werden kontinuierlich durch das Trimmnetzwerk in Form einer parallelen Ausgabe benötigt. Diese Anordnung ermöglicht dies ohne das Erfordernis einer großen Menge zusätzlicher Hardware.

Die Zeitgabe für das Chip wird von einer einzigen Zeitbasis abgeleitet (siehe Fig. 7 für ein Blockschaltbild und Fig. 8 für die bevorzugte Schaltung). Ein chipeigener Oszillator, welcher keine externen Komponenten aufweist, wird verwendet, um sämtliche der geforderten Takte und Zeitgabesignale abzuleiten. Die Ausgangsnennfrequenz beträgt 512 kHz. Es wird ein Eingangspin zur Verfügung gestellt, sofern es erforderlich sein sollte, das Chip mit externen Takten oder Zeitbasen zu synchronisieren. In diesem Fall erfaßt der Externer-Oszillator-Block das Vorhandensein einer eingehenden Frequenz und lenkt den externen Takt an den 512 kHz-Ausgang. Wenn keine externe Synchronisation erforderlich ist, wird das Externer-Takt-Pin mit einem der Stromversorgungspins verbunden, und der Externer-Oszillator-Block tastet den internen Oszillator auf den 512 kHz-Ausgang.

Der interne Oszillator ist vom Kipp-Typ und arbeitet nach dem Prinzip des Aufladens eines Kondensators auf eine bestimmte Spannung durch Anlegen eines bestimmten Stroms. Sowohl der Strom als auch der Spannungspegel werden aus dem Referenzabschnitt gewonnen; die Spannung ist fest (VAGND), und der Strom ist variabel, jedoch wäre es ebenfalls akzeptabel, wenn dies umgekehrt wäre. Tatsächlich werden zwei Kondensatoren verwendet, um die Entladung eines Kondensators zu ermöglichen, während der andere aufgeladen wird, wodurch eine genauere Entladungsspannung und eine verringerte Signalausbreitungsverzögerung in den Abschnitten der Schaltung, welche die Umschaltung durchführen, bereitgestellt wird. Das Ausgangssignal aus dem Oszillator wird von dem 64 kHz-Zähler und nachfolgend durch die Zeitgabeschaltungen und den Abtasttaktgeber verwendet. Jedoch wird es außerdem durch eine zusätzliche Testlogik hindurch an ein Ausgangsanschlußfeld ( ) weitergeleitet. Wenn der richtige Testmodus ausgewählt wird, wird das Oszillatorausgangssignal an das EOM-Anschlußfeld gerichtet, wodurch ein Messen der Oszillatorfrequenz ermöglicht wird. Der variable Parameter (in diesem Falle der Strom) wird eingestellt, indem die richtigen Trimmbits modifiziert werden, bis die Oszillatorfrequenz sich bei dem gewünschten Wert befindet. Dies stellt selbstverständlich die Abtastfrequenz proportional ein und es ändern sich die Filtercharakteristika, die dem Oszillator nachgeführt werden, um die gleichen Anteile, da der variable Strom aus der gleichen Quelle abgeleitet wird, wie derjenige Strom, welcher die Filtergrenzfrequenz (roll-off frequency) einstellt. Die Fähigkeit zum Einstellen der Oszillatorfrequenz gestattet eine genaue Einstellung der Abtastfrequenz und demzufolge der maximalen Aufzeichnungskapazität des Arrays. Ein weiterer Vorteil besteht darin, daß die Abtastfrequenz so eingestellt werden kann, daß sie zur Anwendung paßt. Die Wiedergabequalität kann verbessert werden, indem die Abtastfrequenz erhöht wird (zu Lasten einer verringerten Aufzeichnungsdauer). Wenn jedoch die Anwendung eine längere Dauer erfordert, so kann dies zu Kosten der Qualität erreicht werden - die Einstellung gestattet beides aus dem gleichen Teil. Es ist darüber hinaus kritisch, daß der Oszillator über verschiedene Betriebsbedingungen hinweg, wie beispielsweise Temperaturen und Stromversorgungspegel, stabil ist. Wenn es irgendeine Änderung in der Abtastfrequenz zwischen der Wiedergabe und der Aufzeichnung gibt, dann wird die Wiedergabequalität beeinflußt; +/- 2% wird als maximal akzeptable Änderung für Sprachaufzeichnungen angesehen. Die Benutzung der stabilen Strom- und Spannungsausgangssignale aus dem Referenzabschnitt schafft diese Stabilität.

Wie es in Fig. 1 gezeigt ist, wird das Ausgangssignal aus dem externen Oszillator in den 64 kHz-Zähler gerichtet. Der 64 kHz-Zähler wiederum erzeugt das Takteingangssignal für den 8 kHz-Zähler. Das 8 kHz-Ausgangssignal wird dann von dem Spaltenregistertaktgenerator (COL.REG.CK GEN. in dem Blockschaltbild gemäß Fig. 1) gepuffert, um die Spaltenregistertaktimpulse zu erzeugen. Immer dann, wenn das Chip heruntergeschaltet oder deselektiert wird, legt der Taktgenerator ein Rücksetzsignal an sämtliche Stufen des (100-Bit-) Spaltenregisters an. Am Beginn jeder Aufzeichnungs- oder Wiedergabeoperation lädt der Taktgenerator eine logische "1" in die erste Stufe des Registers. Mit jedem nachfolgenden 8 kHz- Takt wird die logische "1" das Register entlang geschoben, wobei sämtliche anderen Stufen sich bei der logischen "0" befinden. Das Ausgangssignal der letzten Stufe erzeugt den 80Hz-Takt für den Spaltenmultiplexzähler und wird außerdem zur ersten Registerstufe zurückgegeben, so daß sich die logische "1" zyklisch wiederholt durch das Spaltenregister bewegt. Die einzelne logische "1" aus dem Spaltenregister wird verwendet, um aufeinanderfolgend den Spaltentreiber auszuwählen und die Abtastung in die Abtast-und-Halte-Kondensatoren während der Aufzeichnung und aus den Spaltentreibern während der Wiedergabe durchzuführen (die Spaltenregisterfunktion könnte auch durch einen (Modulo-100)-Zähler und Decodierer durchgeführt werden). Der Spaltenmultiplexzähler ist ein Modulo-8-Zähler und liefert die Eingangssignale für die 8 : 1-Spaltenmultiplexer. Der Übertragsausgang erzeugt den 10Hz-Takt für den Zeilenzähler und wird außerdem in dem Statusdecodier- und Steuerblock verwendet.

Der Statusdecodier- und Steuerblock empfängt Eingangssignale aus dem Spaltenregister, dem Spaltenmultiplexzähler und dem 8 kHz-Zähler. Sein Zweck besteht darin, eine Zeitsteuerung höherer Ordnung (oder Makrozeitgabe), insbesondere für Schreiboperationen, zur Verfügung zu stellen. Der vollständige Schreibzyklus wird in der Zeit durchgeführt, die erforderlich ist, um eine vollständige Zeile zu schreiben - das Löschen wird jeweils an einer vollständigen Zeile gleichzeitig durchgeführt. Achtmal während jeder Zeile oder einmal während jedes Scans (d. h. während jedes Durchlaufs durch das Spaltenregister), müssen die Schreibschaltungen den Grob- und den Feinzyklus durchführen. Zeitlich gesehen müssen dann jede Zeile und darüber hinaus jeder Durchlauf (Scan) in verschiedene Zeitschlitze unterteilt werden, während welcher spezielle Steuersequenzen auszuführen sind. Die Zustände der Adreßschaltungen werden verwendet, um diese Zeitschlitze (Zeitscheiben) zu definieren und werden demzufolge auch verwendet, um die den Lösch-, Grob- und Feinzyklen zugeordneten Steuersignale abzuleiten.

Eine weitere Unterteilung wird durch den 8 kHz-Zähler ausgeführt. Beispielsweise gibt es während jeder Abtastung von 125 Mikrosekunden Perioden der Hochspannungsaktivität, die zwischen den Abtast- und Vergleichsoperationen des Spal tentreibers eingeschachtelt sind. Diese verschiedenen Aktivitäten finden bei jeder Abtastperiode unter der Steuerung der von den Ausgangssignalen aus dem 8 kHz-Zähler erzeugten Signale statt. Sämtliche Hochspannungsaktivitäten werden angehalten und es wird zusätzliche Einschwingzeit gegeben, um den Betrag der elektrischen Störungen zu minimieren, die anderenfalls auftreten würden, wenn das Hochgeschwindigkeitsschalten relativ großer Kapazitäten gleichzeitig mit den empfindlicheren analogen Operationen stattfinden dürfte. Die getrennten Hochspannungs- und Vergleichsereignisse sind nicht notwendigerweise auf eine einzige Abtastperiode beschränkt; ebenso muß auch nicht jedes Ereignis notwendigerweise in einer einzigen Abtastperiode abgeschlossen sein. Beispielsweise findet der Löschimpuls über zehn Abtastperioden ohne irgendwelche Vergleiche statt. Ein Grobimpuls und ein Vergleich finden in einer Abtastperiode statt, und es gibt zwei Feinimpulse und zwei Vergleiche in einer Abtastperiode. Die Feinauflösung der Steuersignale (Mikrozeitgabe) innerhalb jedes der zuvor definierten Modi wird durch die Ausgangssignale des 64 kHz-Zählers ausgeführt. Signale, wie beispielsweise SA, SB, TA, TB und andere, welche in kurzen Zeitintervallen geschaltet werden müssen, werden von dem 64 kHz-Zähler gesteuert.

Das Ausgangssignal des Spaltenmultiplexzählers geht nicht nur zu der Statusdecodier- und Steuerlogik, sondern darüber hinaus zu der Eingangslogik (wo es als Schalterentprelltakt verwendet wird), zu dem Zeilenzähler und zu dem Spaltenmultiplexhochspannungspuffer. Um den Spaltentreiber auf die Spalten zu multiplexen, ist es erforderlich, Hochspannungssignale zu verwenden, um die Schalttransistoren zu treiben. Um die Anzahl der Pegelumsetzer zu minimieren, werden die Ausgangssignale aus dem Multiplexzähler pegelverschoben und die Hochspannungsausgangssignale verwendet, um einen Multiplexer zu treiben, welcher den Verbindungspfad über verschiedene in Reihe geschaltete Transistoren auswählt.

Der Zeilenzähler wird durch den 10Hz-Ausgang aus dem Spaltenmultiplexzähler getaktet. Es ist ein Binärzähler, welcher auch auf einen von den Adreßpins A0 bis A7 vorgegebenen Wert voreingestellt werden kann. Die Logikpegelausgangssignale aus den am höchsten bewerteten Bits des Zählers treiben die X-Decodierung; die Ausgangssignale der beiden am geringsten bewerteten Bits treiben die X-Vordecodierung. Die Ausgangssignale der Vor-Decodierung werden derart pegelverschoben, daß sich das ausgewählte Ausgangssignal während des Schreibens bei einem Wert gleich CHV und während des Lesens bei einem Wert gleich MHV befindet. MHV ist eine Spannung von etwa 12 V, welche intern aus einer Ladungspumpe erzeugt wird. Nicht ausgewählte Ausgänge werden auf eine niedrigere Spannung gebracht. Die ausgewählte X-Decodierung verbindet die vier Vor-Decodierungsleitungen mit den Auswahl-Gates der Arrayzeile. Die nicht ausgewählten X-Decodierungen verbinden eine geringe Spannung mit den anderen Zeilen. Die geringe Spannung kann VSS sein, aber bei dem bevorzugten Ausführungsbeispiel wird sie so gewählt, daß sie etwa bei 1,5V liegt - ein Pegel, der geringfügig höher als VSS ist. Der Zweck besteht darin, 1) die nicht ausgewählten Zeilen-Auswahl-Gates bei 1,5V zu halten und somit die Spannung anzuheben, auf welche die Spalte gebracht werden kann, ohne daß sie einen Strompfad zum Substrat bewirkt, der durch einen durch eine Gate-Überbrückung hervorgerufenen Diodendurchbruch an den Drain-Bereichen, die von dem Spalten- und dem Auswahl-Gate gebildet sind, verursacht wird; und 2) die Source-Spannung von unerwünschten (Feld-) Transistoren zu erhöhen, welche durch Verbindungsschichten (über den zur. Isolation vorgesehenen Dielektrika) und den Source- und Drain-Gebieten der gewünschten Dünnoxidtransistoren gebildet werden. Die Erhöhung der Source-Spannung um einen geringen Betrag erhöht die Feldschwellenspannung, die auf dem Gate dieser parasitären Transistoren erforderlich ist, um eine Leitung in dem durch die Source gebildeten Kanalgebiet zu erzeugen, auf Pegel, welche mehrere Volt höher als herkömmliche Pegel sind.

Es ist allgemein üblich, diese oben unter 1) und 2) beschriebenen Ströme zu eliminieren, aber in jedem Fall ist die Stromquellenfähigkeit der Quelle der Hochspannung beschränkt, und eine unerwünschte Stromlast kann die Quelle daran hindern, die gewünschten Hochspannungspegel zu erreichen.

Es gibt eine Gesamtzahl von 40 X-Decodierschaltungen (siehe Fig. 1). Jede dieser Schaltungen verbindet vier Vordecodierleitungen in das Array, womit die Adressierung für 160 Zeilen zur Verfügung gestellt wird. Ein Anheben des Auswahl-Gates auf einen hohen Pegel verbindet die adressierte Zeile mit den Spalten für sowohl Schreib- als auch Leseoperationen. Die X-Decodierung gestattet darüber hinaus, daß die Lösch-Gates adressiert werden. Für ein Lesen und ein Programmieren können sämtliche Lösch-Gates die gleiche Spannung annehmen. Für das Löschen einer bestimmten Zeile jedoch wird nur das Lösch-Gate dieser Zeile auf einen hohen Pegel gebracht; die anderen bleiben bei einer niedrigen Spannung (Fig. 6). Eine praktische Schwierigkeit entsteht dann, wenn die Decodierschaltungen mit einem Speicher verbunden werden. Da der Speicher ein Array von Zellen ist, die jeweils aus wenigen Transistoren (in diesem Fall zwei) bestehen, wobei auf eine Verringerung der physikalischen Größe dieser Transistoren Wert gelegt wurde, ist es schwierig, das physikalische Layout der Decodierschaltungen, welche eine Schnittstelle mit dem Array bilden, so auszuführen, daß es in die gleiche Strukturbreite "paßt". Im Falle des Spaltentreibers wird dies ausgeführt, indem ein Spaltentreiber auf acht Spalten gemultiplext wird, folglich gibt es eine verfügbare Breite, die gleich der Breite von acht Spalten ist. Im Falle der X-Decodierung wird dies ausgeführt, indem eine Vordecodierung verwendet und indem die Treiberschaltungen für die Lösch-Gates an der entgegengesetzten Seite des Arrays angeordnet werden. So werden nur die Auswahl-Gates mit der X-De codierung verbunden, und das Auswahl-Gate wird dann als Eingang für den Lösch-Gate-Treiber benutzt.

Der Zweck der Lösch-Gate-Treiberschaltung besteht darin, während der Programmierung 10Hz an sämtliche Lösch-Gates anzulegen, während des Löschens das Auswahl-Gate mit dem Lösch- Gate zu verbinden, während des Lesens 4V mit dem ausgewählten Lösch-Gate zu verbinden und während des Lesens 0V mit den nicht ausgewählten Gates zu verbinden. Daß nur das ausgewählte Lösch-Gate anstelle des gesamten Arrays auf 4V gebracht wird, hat den Vorteil der verringerten Last, die an die Schaltung angelegt wird, welche die 4V-Versorgung erzeugt, insbesondere da sie in einem kurzen Zeitintervall auf die genaue Spannung einschwingen muß.

Die Adreßeingänge A0 bis A7 haben eine Adressierkapazität von 256. Da jedoch die Gesamtanzahl der Zeilen nur 160 ist, kann die übrige Kapazität anderweitig verwendet werden. Die Steuereingangspins (PD, und P/ ) führen spezielle Steuerfunktionen aus. Andere Anwendungen könnten jedoch ein abweichendes Verhalten der Eingangs- oder der Ausgangspins bevorzugen. Die ungenutzte Adreßkapazität gestattet es, die Funktionen der Pins zu modifizieren und folglich die Anforderungen anderer Anwendungen mit dem gleichen Entwurf zu befriedigen. Die Adreßbits höherer Ordnung werden überprüft um festzustellen, ob die Adresse ungültig ist. Im Falle des bevorzugten Ausführungsbeispiels kann die Adresse dann, wenn sie größer als 159 ist, als ungültig angesehen werden, und die Bits niedriger Ordnung werden dann verwendet, um anzuzeigen, daß unterschiedliche Steueroptionen ausgewählt werden sollen. Tatsächlich bei dem bevorzugten Ausführungsbeispiel werden nur die am höchsten bewerteten beiden Bits A6 und A7 überprüft. Wenn sie beide logisch "1" sind, was dem Bereich 192 bis 255 entspricht, dann werden die Bits geringer Ordnung A0 bis A5 verwendet, um Steueroptionen auszuwählen. Fig. 9 zeigt die bei dem bevorzugten Ausführungsbeispiel verwendete Anordnung. Die Konfigurationsbits werden während der gültigen Adressen in ihren Standardzustand ge zwungen. Bei einer ungültigen Adresse werden die Konfigurationsbits durch die Adreßeingaben bestimmt. Fig. 10 ist eine Variation, die das Hinzufügen eines Latch zeigt, um den Wert der Konfigurationsbits zu speichern. Der Vorteil hierbei besteht darin, daß die Konfigurationsbits gespeichert und dann zu einer späteren Zeit für Operationen unter Verwendung gültiger Adressen verwendet werden können. In beiden, Fällen wird eine zusätzliche Flexibilität zu dem Bauelement ohne das Hinzufügen zusätzlicher Steuerpins hinzugefügt.

Die Adreßpins werden außerdem verwendet, um Testmodi zu definieren. Um in einen Testmodus einzutreten, wird eine Spannung, die höher als die Spannungen ist, welche das Bauelement bei normalen Betriebsbedingungen antreffen würde, an eines der Bauelemente-Eingangspins (im Falle des bevorzugten Ausführungsbeispiels an das A7-Pin, Fig. 1) angelegt. Eine die hohe Spannung erfassende Schaltung ist mit diesem Eingangspin verbunden, um das Vorhandensein einer hohen Spannung zu erfassen und ein Signal zu erzeugen, welches den ausgewählten Testmodus bzw. die ausgewählten Testmodi freigibt. Die verbleibenden Adreßpins A6 bis A0 werden verwendet, um die ausgewählten Testmodi zu definieren. Der Zweck der Testmodi ist ein zweifacher - die Länge der Zeit zu verringern, die erforderlich ist, um das Bauelement zu testen, und zweitens, um einen Zugriff auf innere Schaltungsknoten zu ermöglichen, welche anderenfalls nicht direkt zugreifbar sind. Der ersten Kategorie gehören die Testmodi an, welche bewirken, daß ein bestimmtes Muster in das Array bei einer verringerten Anzahl von Operationen eingeschrieben wird. Dies wird durch gleichzeitiges Freigeben von Gruppen von Zeilen und/oder Spalten ausgeführt - beispielsweise werden die Ausgangssignale des Zeilenzählers zusammen mit ihren invertierten Signalen in Zustände gezwungen, welche entweder sämtliche Zeilen gleichzeitig oder geradzahlige Zeilen oder ungeradzahlige Zeilen auswählen. In ähnlicher Weise können die Spaltenzählerausgangssignale und ihre Invertierten ebenfalls in einen Zustand gezwungen werden, so daß sämtliche Spalten oder geradzahlige Spalten oder ungeradzahlige Spalten gleichzeitig mit dem Spaltentreiber verbunden werden. Da die Adreßeingangszustände, die den Zustand des Spaltenzählers definieren, unabhängig von den Zustand des Zeilenzählers definierenden Zuständen sind, können die jeweiligen Testmodi in einer beliebigen Kombination ausgewählt werden, beispielsweise ungeradzahlige Zeilen mit geradzahligen Spalten und umgekehrt. Diese Modi gestatten, daß abwechselnde Muster, wie beispielsweise horizontale Streifen, vertikale Streifen und Schachbrettmuster, in das vollständige Array in einer stark verringerten Zeitdauer geschrieben werden. Die tatsächlich in dem Array gespeicherte Spannung hängt von dem Analogwert ab, welcher in die Abtast-und-Halte-Kondensatoren geladen worden ist. Zusätzlich gibt es Modi, welche die Hochspannungsimpulse daran hindern, das Array während entweder der Lösch- oder der Programmierzyklen zu erreichen. Bei diesen Modi werden sämtliche Zeilen ausgewählt, so daß das Array vollständig gelöscht oder vollständig programmiert ist - Massenlöschen und Massenprogrammieren. Derartige Testmodi gestatten, daß ein Muster schnell in das Array geladen wird. Es gibt außerdem Vorkehrungen zum Lesen des gespeicherten Musters bei erhöhten Geschwindigkeiten. Die Abtastrate während der Wiedergabe wird durch zwei mögliche Verfahren erhöht - entweder durch Anlegen von Hochgeschwindigkeitstakten an den externen Takteingang, um die grundlegende Zeitbasisfrequenz zu erhöhen und/oder durch Eintreten in einen Testmodus, welcher einige der Stufen der Teilerkette, welche die Abtastfrequenz erzeugt, umgeht. In beiden Fällen wird das Filter aus dem Wiedergabesignalpfad entfernt, indem der Ausgang des Differenzverstärkers mit dem Leistungsverstärker verbunden wird. Dies ist erforderlich, da das Filter bei einer Frequenz bandbegrenzen würde, welche geringer als die Datenausgaberate ist. Außerdem ist ein Testmodus zum Verbinden des Filtereingangs und -ausgangs mit Bauelementepins vorgesehen, wodurch direktere Tests der Filtercharakteristika ermöglicht werden. Ein Zugriff auf die internen Knoten VCCA und CHV wird durch Hochspannungsschalter zur Verfügung gestellt, welche diese beiden Knoten mit einem Bauelementepin (P/ ) bei Auswahl des richtigen Testmodus verbinden. Um die Messung der tatsächlich gespeicherten Spannung und ihrer Änderung zu erleichtern, bewirkt ein Testmodus, daß der DIFREF-Eingang in den Differenzverstärker auf VAGND gezwungen wird.

Die Eingangslogik empfängt Eingangssignale aus den Eingangsanschlüssen PD, und P/ . Dies sind die Akronyme für Power Down, und PLAYBACK/ . Eingangssignale werden außerdem von internen Signalen empfangen - Einschaltrücksetzen (POR; Power-On-Reset), Konfigurationsbits, LOVCC (ein Signal, welches aktiv wird, wenn VCC unter einem bestimmten Pegel ist), die EOM-Spaltenausgangssignale und ein Schalterentprelltakt von dem Spaltenmultiplexzähler. Steuersignale aus der Eingangslogik werden zu verschiedenen Abschnitten der integrierten Schaltung verteilt, um das Herunterschalten (power down), die Freigabe und das Rücksetzen verschiedener Blöcke, das Schreiben der EOM-Markierungen, das Latch-Speichern der Adreßeingangssignale und die Auswahl des Aufzeichnungs- und Wiedergabemodus zu steuern. Die Konfigurationsbits wählen Optionen zwischen verschiedenen Steueroptionen aus; ob flankensensitiv oder pegelsensitiv ist; ob der Zeilenzähler zu Beginn jeder Operation oder nur dann zurückgesetzt wird, wenn vom Aufzeichnen zur Wiedergabe oder von der Wiedergabe zum Aufzeichnen gewechselt wird; ob die Wiedergabe anhält oder fortgesetzt wird, wenn das Signal aus der EOM-Spalte aktiv wird; ob der -Ausgabeanschluß bei EOM und einem Überlauf des Adreßzählers oder nur beim Überlauf des Adreßzählers einen niedrigen Impuls ausgibt; ob die EOM-Markierungen von der nächsten Nachricht beibehalten oder gelöscht werden; und ob die Wiedergabegeschwindigkeit normal oder bei einer beschleunigten Rate ist. Diese verschiedenen Operationsmodi können in einer beliebigen Kombination ausgewählt werden, wie oben beschrieben wurde, wobei dies vom Zustand der Adreßpins abhängig ist. Die beschleu nigte Wiedergaberate (oder schneller Vorlaufmodus) kann von der externen Steuereinrichtung verwendet werden, um die Positionen oder Adressen eines Endes der Nachricht zu lokalisieren. Bei diesem Modus wird der Modulus der Teilerkette reduziert, indem einige der Stufen umgangen werden - im Falle des bevorzugten Ausführungsbeispiels wird das Spaltenregister umgangen und ein Beschleunigungsfaktor von 100X erreicht. Das Audioausgangssignal wird gesperrt, aber die EOM- Markierungen erzeugen noch einen Impuls an dem -Ausgangsanschluß. Das Bauelement wird in den schnellen Vorlauf versetzt und die Steuereinrichtung mißt die Zeit oder zeichnet die Anzahl von externen Taktimpulsen auf, bei welchen das -Ausgangssignal erscheint. Die Adressen der nächsten Orte wären die Startadressen der nachfolgenden Nachrichten und können aus der Zeit oder der Taktzählung berechnet werden. Diese Adresse kann dann den Adreßpins eingegeben werden, der Adreßzähler wird auf diesen Wert voreingestellt und die Wiedergabe beginnt von diesem Punkt an. Alternativ kann die Steuereinrichtung den schnellen Vorlaufmodus verwenden, um sich schnell zum Ende einer bestimmten Nachricht zu bewegen und um dann ohne Änderung des Adreßzählers eine normale Wiedergabe der nächsten Nachricht zu beginnen. Da das Audioausgangssignal während des schnellen Vorlaufs gesperrt ist, beginnt die Audioausgabe bei dem Start dieser nächsten Nachricht. Auf diese Weise braucht die Steuereinrichtung keine Aufzeichnung der Array-Orte oder -Adressen zu haben, die dem Beginn oder dem Ende der Nachrichten entsprechen. Statt dessen ist alles, was bekannt sein muß, die Reihenfolge, in welcher die Nachrichten erscheinen, und für die Aufzeichnungen, daß sie kontinuierlich ohne irgendwelche Schein- oder Rest-EOM-Markierungen sind. Dies wird erreicht, indem die Nachrichten auf eine kontinuierliche Weise aufgezeichnet werden, oder durch eine sorgfältige Verwaltung der Adressierung während der Aufzeichnung. Das Bauelement wird in den schnellen Vorlaufmodus konfiguriert (Rücksetzen des Adreßzählers), und wenn die -Impulse erscheinen, werden sie von der Steuereinrichtung gezählt. Wenn der -Impuls, der zu der der gewünschten Nachricht vorhergehenden Nachricht gehört, angetroffen wird, wird das Chip gesperrt und dann in den normalen Wiedergabemodus gebracht, ohne den Adreßzähler zurückzusetzen. Die gewünschte Nachricht wird dann wiedergegeben. Die Anordnung ist besonders effektiv, wenn die Beschleunigung des schnellen Vorlaufs hoch ist, so daß die Verzögerung zwischen dem Initiieren der Suche und dem Beginn der Wiedergabe kurz ist.

Die Eingangslogik gestattet darüber hinaus, daß das Bauelement gesperrt wird, indem auf einen hohen Pegel gebracht wird, und daß das Bauelement wieder ohne Verlust der Inhalte des Adreßzählers freigegeben wird. Während der Wiedergabe wäre dies ähnlich dem "Pause"-Merkmal, das bei anderen Arten von Aufzeichnungsinstrumenten zu finden ist.

Während des Herunterschaltmodus, d. h. PD-Pin hoch, werden alle möglichen Schritte unternommen, um den Energieverbrauch zu reduzieren, einschließlich des Ausschaltens der Gleichstromvorgabequellen für den Analogabschnitt. Beim Hochschalten jedoch gibt es eine endliche Zeit, die zum Einschwingen der Analogspannungen und Referenzen erforderlich ist. Insbesondere weisen die Verbindungen zu externen Pins (z. B. MICIN und AGC) relativ große zu treibende Kapazitäten auf und erfordern eine ziemlich lange Einschwingzeit. Es ist wünschenswert, daß diese Spannungen eingeschwungen sind, bevor eine Aufzeichnung gemacht wird. Nachdem PD auf einen niedrigen Pegel gebracht wurde und der Abschaltmodus verlassen wurde, verwendet das Bauelement die Zeitbasis und die Teilerkette, um eine Einschwingdauer (25 Millisekunden) bereitzustellen, bevor es dem Bauelement gestattet wird, auf ein -Eingangssignal zu antworten.

Die Eingangslogik und die Analogschaltungen gestatten, daß mehr als ein Bauelement miteinander verbunden (oder kaskadiert) werden, um die Aufzeichnungsdauer auszudehnen. Fig. 11 zeigt die Analogverbindungen zum Verbinden mehrerer Bauelemente mit einem einzigen Mikrofon, AGC-Widerstand und -Kondensator und einem Lautsprecher. Der ANAOUT eines Bauelements wird kapazitiv mit jedem der anderen Bauelemente ebenso wie mit dem des Bauelements selbst gekoppelt. Die Anzahl der Bauelemente, die durch einen einzigen Vorverstärkerausgang getrieben werden könnten, hängt von der Treiberfähigkeit der Schaltungen ab, die das ANAOUT-Pin ansteuern. Wenn eine zusätzliche Treiberfähigkeit erforderlich wird, dann kann ein externer Analogpuffer zwischen dem ANAOUT-Pin und den Kopplungskondensatoren eingekoppelt werden. Der Lautsprecher muß im Unterschied zu dem Mikrofon mit dem ersten Bauelement in der Kette verbunden sein. Sämtliche Bauelemente werden gemeinsam mit Spannung versorgt, es ist aber nur ein Bauelement jeweils aktiv. Der -Ausgang wird mit dem des nächstfolgenden Bauelements in der Kette derart verbunden, daß dann, wenn ein Bauelement seine Kapazität erreicht hat und der Adreßzähler die maximale gültige Adresse erreicht, der -Anschluß auf einen niedrigen Pegel geht, um das nächste Bauelement auszuwählen. Um das Pausenmerkmal ohne Änderung des Bauelements, welches aktiv ist, aufrechtzuerhalten, muß ein Bauelement während der Wiedergabe, sobald es seine Kapazität erreicht hat, damit fortfahren, einen niedrigen Pegel an zu erzeugen. Bei einem derartigen Verbindungsschema müssen die -Impulse aufgrund der Ende- der-Nachricht-Markierungen verhindert werden, da sie anderenfalls durch das nächste Bauelement als ein Freigabekommando interpretiert würden. Dies ist auf den Bauelementen als einer der Konfigurationsmodi verfügbar. Ein anderes Ereignis, welches auftritt, wenn das Bauelement seine Kapazität während der Wiedergabe erreicht, findet an dem Leistungsverstärker-Multiplexer statt. Ebenso wie auf einen niedrigen Pegel gebracht wird, wird der Multiplexer von der internen Quelle zum externen Pin umgeschaltet. Die Verstärkung des Leistungsverstärkers von AUXIN zu SP+ ist gleich eins, so daß das Ausgangssignal von dem aktiven Bauelement durch jedes vorhergehende Bauelement in der Kette durchgeleitet wird, bis es das erste Bauelement erreicht, welches den Lautsprecher ansteuert. Der AUXIN-Eingang zum Leistungsverstärker wird auch dann ausgewählt, wenn das Bauelement infolge eines hohen Pegels auf deselektiert wird. Dies gestattet die Verwendung des Leistungsverstärkers durch andere Teile eines Systems, welche nicht notwendigerweise eine Kaskadierung benutzen.

Die Hochspannungserzeugung wird durch chipeigene Schaltungen ausgeführt - es besteht keine Notwendigkeit, externe Quellen bereitzustellen oder eine externe Regelung oder Signalformung auszuführen. Ein Hochgeschwindigkeitsoszillator wird gepuffert, um Zwei-Phasen-Impuls-Quellen zu erzeugen, bevor eine Eingabe an die spannungsvervielfältigenden Ladungspumpen erfolgt - LADUNGSPUMPE, MHV und VDBL. Es werden keine speziellen Schritte unternommen, um die Phasen nichtüberlappend zu machen; jedoch wird für einen optimalen Betrieb die Zeitdauer, welche sich die beiden Phasen an entgegengesetzten Spannungen aufhalten, auf ein Maximum gebracht. Während der Zeitperioden, in welchen die empfindlichen Analogoperationen durchgeführt werden, beispielsweise während der Abtast- und Vergleichsperioden, wird der Hochgeschwindigkeitsoszillator gesperrt, um die Rauschmenge, die auf die empfindlichen Knoten eingekoppelt wird, zu minimieren. Die Ladungspumpe, welche das Signal CHV erzeugt, ist diejenige, die zum Schreiben in das Array verwendet wird. Es wird kein Versuch unternommen, CHV an der Pumpe selbst zu regeln; die Regelung wird durch zwei Nebenschlußelemente ausgeführt - die RAMPENBEGRENZUNG-Schaltung und HV INC. Beide Nebenschlußschaltungen arbeiten nach dem Prinzip der Spannungsregelung, indem ein Nebenschlußstrom zur negativen Stromversorgung (VSS) geregelt wird. Die MHV-Pumpe erzeugt eine Spannung von etwa 12 V, um die Beseitigung eines durch ein Gate beeinflußten Diodendurchbruchs von Hochspannungsknoten zu unterstützen. Sie wird auch in dem Lesepfad verwendet, um die Impedanz der Transistoren zu reduzieren, welche infolge von Layouteinschränkungen physikalisch nicht groß ausgeführt werden können. Beispielsweise sollten die Spaltenmultiplex transistoren und die Auswahl-Gates einen niedrigen Widerstand haben, um unerwünschte Spannungsabfälle in dem Spannungsverfolgerpfad zu minimieren. Die VDBL-Spannung ist bei der MOSFET-R-Steuerschaltung erforderlich, um den Bereich der Steuerspannung auszudehnen.

Es ist bekannt, daß höhere Tunnelströme die Lebensdauer des Tunneloxids (wie oft der Spannungspegel auf den Floating-Gates von gelöschten Pegeln zu programmierten Pegeln und umgekehrt geändert werden kann) reduzieren. Bei einer ansteigenden Anzahl von Lösch/Programmierzyklen scheint die Differenz der Schwellenspannungen zwischen den Lösch- und Programmierzuständen sich zu verringern - ein spezielles Problem bei digitalen Speichern, die vorgegebene Programmierimpulse anlegen und die Zellencharakteristika mit einer festen Referenz vergleichen. Als Ursache dessen wird ein Einfangen von Elektronen in dem Tunneloxid angesehen, was dem den Tunnelstrom erzeugenden Feld entgegenwirkt. Darüber hinaus ist man der Ansicht, daß höhere Tunnelströme die Wahrscheinlichkeit eines Wegbrennens des Tunneloxids erhöhen. Es ist deshalb erwünscht, die Tunnelströme auf ein Minimum zu verringern. Dies wird ausgeführt, indem die Pate der Änderung der Spannung über dem Tunneloxid verringert wird, d. h. die Rampenrate von CHV verringert wird.

Der Konflikt besteht jedoch darin, daß es darüber hinaus wünschenswert ist, soviele Hochspannungsimpulse wie möglich in den Programmierzyklus einzuschließen, um die Speicherauflösung zu verbessern - dies würde einen schnellen Rampenanstieg für CHV implizieren. Der Zweck der RAMPENBEGRENZUNG- Schaltung besteht darin, diesen Konflikt zu lösen. Während der Löschimpulse werden die adressierten Zellen aus einem programmierten Zustand in einen gelöschten Zustand gebracht. Wegen der relativ großen Änderung der Floating-Gate-Spannung und der großen Spannungsdifferenz über dem Tunneloxid ist es wahrscheinlich, daß der Tunnelstrom hoch ist. Es ist folglich in diesem Falle wichtig, CHV auf eine geringe Rampenanstiegsrate zu begrenzen - dies gestattet der Floating-Gate- Spannung, die langsam ansteigende Lösch-Gate-Spannung bei einem geringeren Tunnelstrom zu "verfolgen". Während des Grobprogrammierzyklus jedoch sind die Zellen inkrementalen Änderungen der Programmierspannung unterworfen. Das entsprechende Inkrement auf dem Floating-Gate ist gering, und der Tunnelstrom ist ebenfalls gering. Dann gibt es im Falle des Grobprogrammierzyklus, da der Tunnelstrom durch die geringen Inkremente der Spitzenspannung von CHV beschränkt wird, kein Erfordernis, die Rampenanstiegsrate zu begrenzen. Die Rampe kann ziemlich steil gemacht werden, was eine Verringerung der Impulsbreite von CHV und folglich eine Erhöhung der Anzahl von Impulsen, die in den Grobzyklus eingeschlossen sein können, gestattet. In ähnlicher Weise hat der Feinzyklus noch geringere Inkremente der an die Zelle angelegten Hochspannung, und aufgrund des gleichen Arguments kann die Rampenanstiegsrate höher und die Impulsbreite geringer sein.

Der Zweck der RAMPENBEGRENZUNG-Schaltung besteht darin, eine variable Rampenanstiegsrate zur Verfügung zu stellen, die von dem vorhandenen Steuermodus abhängt (Löschen, Grob oder Fein) - die Impulsbreitensteuerung wird durch die Zeitgabeschaltungen durchgeführt. Das Konzept eines Rampenbegrenzers und die Schaltung zu seiner Realisierung wurden von anderen bereits bei digitalen EEPROMs verwendet. Jedoch besteht die Verbesserung hier in dem variablen Anstieg und darüber hinaus der Verwendung von Stromreferenzen aus dem Analogvorstromgenerator.

Die Rampenanstiegsrate wird von dem in T1 (siehe Fig. 12) fließenden Strom bestimmt. Wenn CHV ansteigt, so koppelt der Kondensator C1 einen Strom zu dem Drain von T1. Wenn dieser Strom größer als der Drain-Strom von T1 ist, dann erhöht sich die Spannung am Drain von T1. T3 schaltet ein und bildet einen Nebenschluß für den Strom von CHV durch T4, T3 und T2 zu VSS. Da die CHV-Spannung einen beschränkten Quellenstrom aufweist (sie hat tatsächlich einen hohen äquivalenten inneren Widerstand in der Größenordnung von einigen zehn oder hunderten von Kiloohm bei praktischen Ladungspum pen und Impulsquellen), beginnt sich der Spannungsanstieg zu verlangsamen. Dies verringert den Strom durch C1, die Spannung an dem Gate von T3 verringert sich und die CHV-Rampenanstiegsrate erhöht sich. Die Schaltung stabilisiert sich schließlich so, daß der Strom durch C1 gleich dem Strom durch T1 ist. Der Zweck von T4 besteht darin, die Drain- Spannung an T3 derart zu begrenzen, daß kein Gate-überbrückter Diodendurchbruchpfad auftreten kann (dies würde die maximal durch CHV erreichbare Spannung begrenzen). T4 erzeugt keinen Gate-überbrückten Diodenpfad, da sich sein Gate bei MHV befindet, welches wiederum bei etwa 12V gehalten wird. Der Zweck von T2 besteht darin, die Spannung zu erhöhen, welche CHV erreicht, bevor T3 einschaltet und die Begrenzungsaktion beginnt.

Die Verbesserungen sind in den Transistoren T6-T20 verkörpert. Eine Stromreferenz IRAMP wird aus dem Stromvorgabegenerator empfangen und in die Transistoren T7, T8 und T9 gespiegelt. Die Transistordimensionen sind gleich, so daß die elektrischen Charakteristika einander angeglichen sind, aber die Anzahlen der Bauelementstrukturen, die in jedem Transistor enthalten sind, sind in ein Verhältnis gesetzt, um ein Verhältnis der Ströme bereitzustellen. So hängt der aus T7, T8 und T9 erhältliche Strom von der Anzahl der einzelnen Bauelemente ab, die den jeweiligen Transistor bilden. Die Transistoren T11-T19 sind Schalttransistoren, die den verfügbaren Strom aus T7-T9 für ein Fließen in T10 freigeben oder sperren. Somit hängt der in das Drain von T10 fließende Strom vom Zustand der Signale , , , . Die bevorzugte Implementierung erzeugt das Stromverhältnis 10 : 10 : 5 : 1 für , , , . Der Strom durch T10 wird nach T1 gespiegelt und steuert folglich die positive Rampenanstiegsrate von CHV. Die Stromspiegel könnten mit n-Kanal-Transistoren implementiert werden, die auf VSS Bezug nehmen, unter Verwendung von Schaltern, die in n-Kanal-Transistoren oder n- und p-Kanal-Transistoren implementiert sind. Auch die Steuersignale müssen nicht notwendi gerweise einem speziellen Modus gewidmet sein - es ist möglich, daß ein kodierter Satz von Eingangssignalen angelegt wird. Mit anderen Worten, die allgemeine Beschreibung wäre, daß ein Satz zueinander ins Verhältnis gesetzter Stromquellen mit einem Mittel zum selektiven Lenken jedes dieser Ströme in einen Transistor vorgesehen sind, welcher dann in eine Rampenbegrenzungsschaltung gespiegelt wird.

Ein weiterer Abschnitt der RAMPENBEGRENZUNG-Schaltung besteht aus T21-T29 und C2. Dieser Abschnitt steuert die Rate, mit welcher CHV rampenförmig abfällt. Es ist wünschenswert, die Rampenabfallrate so zu steuern, daß die durch das Entladen der mit CHV verbundenen großen Kapazität erzeugte Störung verringert wird. Jedoch muß der Knoten ziemlich schnell (etwa 2 us) entladen werden, wenn das Erfordernis nach einer großen Anzahl von CHV-Impulsen berücksichtigt werden soll. Die Entladetransistoren T27 und T28 müssen folglich die Fähigkeit zum Ziehen eines hohen Stromes aufweisen, dennoch darf es ihnen nicht gestattet werden, in einer unkontrollierten Weise zu arbeiten. Die Rampenabfallschaltung arbeitet auf eine ähnliche Weise wie die Rampenanstiegsschaltung. Wenn die Schaltung regelt, wird der Strom durch C2 gleich dem Strom durch T25. Das Signal geht auf einen niedrigen Pegel, was es dem Gate von T28 gestattet, anzusteigen und somit CHV zu entladen. Wenn CHV abfällt, hält die Kopplung über C2 eine Gate-Spannung an T28 und eine Entladungsgeschwindigkeit von CHV derart aufrecht, daß der Strom durch T2 gleich dem Strom durch T25 ist.

Der Schreibalgorithmus erfordert eine hohe Spannung, welche während jedes Grobimpulses inkrementiert wird und welche sich auf einem fest vorgegebenen Pegel während des Löschens und der Feinzyklen befindet. Diese Funktion wird durch die HV-INC-Schaltung ausgeführt. Sie besteht aus einem Binärzähler und Analogschaltern, die in Fig. 13 gezeigt sind, und Kondensatoren und einen Komparator gemäß Fig. 14.

Während des Löschzyklus ist das Signal niedrig. Dieses setzt den 6-Bit-Zähler zurück, was sämtliche -Aus gangssignale auf einen hohen Pegel einstellt. Die Ausgangssignale der NAND-Gatter zu diesem Zeitpunkt hängen von den Stellungen der Schalter SW0 bis SW5 ab - diese sind Metallisierungsoptionen, die während der Herstellung eingestellt werden und anschließend nicht verändert werden können. Das Signal INCCK ändert seinen Zustand von niedrig zu hoch (wie es dies zu Beginn jedes Hochspannungsimpulses tut); ist das invertierte Signal und überlappt sich nicht mit INCCK. Somit ändern sich die Signale INC0 bis INC5 von VAGND (1,5 V) zu VSS, was vom Ausgangssignal der NAND-Gatter abhängig ist - wenn der NAND-Gatter-Ausgang auf hohem Pegel ist, dann schaltet das INC-Ausgangssignal von VAGND auf VSS um; wenn das NAND-Gatter-Ausgangssignal niedrig ist, dann bleibt das INC-Ausgangssignal bei VAGND. Die INC-Signale werden an die Kondensatoren CV0 bis CV5 gemäß Fig. 14 angelegt, das Eingangssignal zum Kondensator CS wird von VAGND auf VSS umgeschaltet, der invertierende Eingang des Komparators, welcher zuvor auf VAGND aufgeladen worden ist, wird freigegeben, und da sich CHV zu diesem Zeitpunkt nicht ändert, ergibt sich ein negativer Spannungsübergang am invertierenden Eingang des Komparators, und demzufolge geht sein Ausgang PUMPEN auf einen hohen Pegel. CHV, welches zuvor bei VSS gehalten wurde, wird es nun ermöglicht, anzusteigen (unter der Steuerung der RAMPENBEGRENZUNG-Schaltung). Dies koppelt eine positiv werdende Spannung in den invertierenden Eingang des Komparators ein. Die eingekoppelte Ladungsmenge ist gleich dem Produkt von CHV und dem Kondensator CH. CHV wächst weiter an, bis die in den Komparator eingekoppelte positive Ladung gleich der über die CV-Kondensatoren und CF eingekoppelten negativen Ladung ist. Zu diesem Zeitpunkt geht das Komparatorausgangssignal PUMPEN auf einen niedrigen Pegel und verhindert einen weiteren Anstieg von CHV. Dies kann entweder durch Verhindern der Pumpe oder durch eine Spannungsklammerschaltung ausgeführt werden. Bei dem früher genannten Fall bewirkt jeder Abfall der CHV-Spannung (beispielsweise infolge eines Leckstroms), daß PUMPEN auf einen hohen Pegel geht, die Pumpe freigegeben wird und CHV zu dem vorhergehenden Pegel, welcher ein Umschalten des Komparators bewirkt hat, zurückkehrt. So wird die CHV-Spannung bei einem Pegel gehalten, der von der in den Komparator eingekoppelten anfänglichen Ladung, als INCCK erstmalig auf einen hohen Pegel ging, bestimmt wird. Der Ladungsverlust infolge des Leckstroms oder infolge anderer Ursachen muß relativ klein gegenüber der kapazitiv eingekoppelten Ladung sein für eine stetige Regelung von CHV - was bei den hier auftretenden relativ kurzen Zeitdauern (einige wenige Millisekunden maximal) der Fall ist. Am Ende des Hochspannungsimpulses wird die Pumpe gesperrt, CHV fällt rampenförmig ab und INCCK wird auf einen niedrigen Pegel gebracht, um für den nächsten Impuls bereit zu sein.

Der Minimalpegel von CHV tritt auf, wenn sämtliche Eingangssignale zu den CV-Kondensatoren bei VAGND bleiben, d. h., wenn sämtliche Zählerbits zurückgesetzt sind, das Signal auf hohem Pegel ist und sämtliche NAND-Ausgangssignale niedrig sind, wie dies zu Beginn des Grobzyklus auftritt. Die CHV-Spannung zu diesem Zeitpunkt wird durch das Verhältnis von CF und CH und den Wert von VAGND bestimmt. Der Zähler wird vor jedem Hochspannungsimpuls in dem Grobzyklus inkrementiert, und es wird ein negativ werdender Impuls an den CV-Kondensator angelegt, wenn das zugehörige Bit des Zählers gesetzt ist. Die Werte der CV-Kondensatoren sind gewichtet, damit sie die gewünschten Inkremente für CHV ergeben. Während des Feinzyklus empfängt der Zähler keinerlei Taktimpulse, und der Zählerwert bleibt bei der am Ende des Grobzyklus erreichten maximalen Zählung. Zu Beginn jedes Grobzyklus wird der Zähler zurückgesetzt.

Die Spannungsreferenz VAGND wird aus einer Bandlückenreferenz abgeleitet und ist folglich extrem stabil gegenüber VCC und der Temperatur und ist vom Alter und der Anzahl der Schreibzyklen unbeeinflußt. Eine absolute Spannungsgenauigkeit ist ausreichend, aber kann gegebenenfalls genauer gemacht werden durch Verwendung der Trimmmbits.

Fig. 15 zeigt die Analogverbindungen zum Kaskadieren der oben genannten integrierten Schaltungen zum Erweitern der Aufzeichnungs- und Wiedergabekapazität eines derartigen Systems. Das am weitesten links angeordnete Bauelement (Bauelement 1) ist mit einem Mikrofon, einem AGC-Widerstand, einem AGC-Kondensator, einem ANA-IN-Kopplungskondensator und einem Lautsprecher verbunden (Bauelement 1 könnte als Einzelchip-Sprachaufzeichnungs- und -wiedergabesystem bei dieser Konfiguration funktionieren). Weitere Bauelemente werden hinzugefügt, indem der ANA OUT des Bauelements 1 über einen Kondensator mit dem ANA IN jedes weiteren Bauelements verbunden wird. Der Zweck des Kondensators besteht darin, ein Wechselspannungssignal auf den intern vorgegebenen Referenzpegel, der an dem ANA IN-Pin vorhanden ist, zu koppeln. Da jedes Bauelement seinen eigenen internen Referenzpegel erzeugt, gestatten die Kondensatoren, daß die Referenzpegel unterschiedlich sind, ohne Offsets einzubringen. Diese Technik erfordert es, daß der Lautsprecher am Bauelement 1 ist. Jedoch können das Mikrofon und das AGC-Netzwerk mit einem beliebigen Bauelement in der Kette verbunden sein. Der ANA OUT muß in der Lage sein, sämtliche N Bauelemente über die Bandbreite zu treiben; wenn er dies nicht ist, so kann ein externer Puffer verwendet werden, um die Treiberfähigkeit zu erhöhen.

Der Lautsprecher wird durch Bauelement 1 angesteuert. Bei nachfolgenden Bauelementen in der Kette sind deren Ausgänge SP+ mit dem AUX IN des jeweils vorhergehenden Bauelements der Kette verbunden. Nur jeweils ein Bauelement in der Kette wird zu einem gegebenen Zeitpunkt als aktiv angesehen. Das Steuerverfahren, welches die Bauelementeselektion ausführt, wird später beschrieben. Während der Aufzeichnung ist das aufzuzeichnende Signal an sämtlichen ANA IN-Pins vorhanden, aber nur bei dem ausgewählten Bauelement sind die Speicherschaltungen freigegeben und nur dieses Bauelement schreibt das Signal in den Speicher ein. Während der Wiedergabe wird bei dem einzigen ausgewählten Bauelement das Spei cherausgangssignal in den Ausgangspuffer durch den Multiplexer gelenkt - bei sämtlichen and ren Bauelementen wird deren AUX IN-Eingang in den Ausgangspuffer gelenkt. Somit treibt Bauelement 1 den Lautsprecher direkt an, wenn es ausgewählt wird. Alle anderen Bauelemente treiben dann, wenn sie ausgewählt werden, den Lautsprecher über AUX IN, den Puffer und SP+ jedes vorhergehenden Bauelements in der Kette an. Der Pfad AUX IN, Puffer, SP+ in jedem Bauelement muß für eine zufriedenstellende Wiedergabe einheitlich sein.

Fig. 16 zeigt die Steuerverbindungen für mehrere Bauelemente. Das -Pin (Chipfreigabe; Chip Enable) jedes Bauelements ist mit dem -Pin (Ende der Nachricht; End of Message) des vorhergehenden Bauelements verbunden. Die Ausnahme stellt das erste Bauelement dar, dessen -Pin mit einem externen Steuersignal verbunden ist. Dieses Steuersignal fordert eine Operation an oder gibt sie frei und kann aus einem einfachen Druckknopfschalter oder aus einem Mikroprozessor herrühren. Die Freigabe der einzelnen Bauelemente wird automatisch durch die interne Logik und die einfache Verbindung von und -Pins ohne irgendeinen externen Eingriff oder eine externe Unterstützung durchgeführt. Wenn entweder eine Aufzeichnungs- oder eine Wiedergabeoperation stattfindet, wird die Adressierung des internen Speichers sequentiell ausgeführt. Nachdem jeweils ein Abtastwert genommen wurde, werden die internen Zähler auf die Adresse des nächsten Speicherplatzes oder einer Gruppe von Speicherplätzen inkrementiert. Wenn der Zähler einen Wert erreicht, der dem maximalen Adreßort entspricht, womit angezeigt wird, daß das Bauelement die Grenze seiner Speicherfähigkeit erreicht hat, dann veranlaßt die Steuerlogik den -Anschluß auf einen niedrigen Pegel zu gehen. Dies zeigt dem nachfolgenden Bauelement in der Kette an, daß es jetzt das ausgewählte Bauelement ist. Die Auswahl nachfolgender Bauelemente wird fortgesetzt, bis das letzte Bauelement in der Kette seinen -Anschluß auf einen niedrigen Pegel gebracht hat. Dies kann dann als Indikator für die Systemsteuereinrichtung ver wendet werden, daß die Gesamtsystemkapazität erschöpft ist - z. B. kann das letzte an den Mikrocontroller zurückgegeben oder verwendet werden, um eine LED oder irgendeinen anderen visuellen oder höhrbaren Indikator zu betätigen. Verschiedene Variationen des genauen Verhaltens sind möglich. Wenn die Systemanforderung zurückgenommen wird, d. h., wenn der Eingang auf einen hohen Pegel gebracht wird, endet die Operation und wird mit dem Beginn der nächsten Anforderung neu begonnen. Alternativ kann die Operation wieder an dem Ort beginnen, an welchem sie zuvor beendet wurde - ein Rücksetzen auf den Anfang würde dann durch ein anderes Steuerpin ausgeführt werden. Bei dem hier gezeigten Beispiel führt das PD (Power Down)-Pin die Rücksetzfunktion sowie das Herunterschalten des Bauelements in einen Standby-Modus durch.

Das hier beschriebene Ausführungsbeispiel benutzt mehrere Abtast-und-Halte-Schaltungen während des Schreibens in den Speicherbereich, wie sie in dem US-Patent Nr. 4,890,259 beschrieben sind. Dies ist in gewisser Weise dem Seitenmodus bei digitalen nicht-flüchtigen Speichern ähnlich, und als Konsequenz gibt es eine spezielle Anforderung, die erfüllt werden muß. Während der Wiedergabe ist die Prozedur relativ einfach - das -Pin wird genau dann auf einen niedrigen Pegel gebracht, wenn der letzte gespeicherte Abtastwert ausgegeben ist, und das nächste Bauelement setzt ohne Unterbrechung fort. Die zeitliche Feinabstimmung zwischen , dem internen Abtasttakt und ist so organisiert, daß sie den Übergang von einem Bauelement zu dem nächsten so durchführt, daß er stetig ohne irgendeine Diskontinuität erscheint. Während der Aufzeichnung jedoch ist die Prozedur ein wenig komplizierter. Die doppelte Mehrzahl von Abtast-und-Halte- Schaltungen erfordert, daß früher auf einen niedrigen Pegel gebracht wird, als das Schreiben des letzten Abtastwerts, und zwar um einen Betrag, der gleich der Zeit ist, die zum Laden einer Mehrzahl von Abtast-und-Halte-Schaltungen erforderlich ist. Der Grund liegt darin, daß die Abtast- und-Halte-Schaltungen geladen werden müssen, bevor der tatsächliche Schreibprozeß stattfindet. Damit die Aufzeichnung kontinuierlich erscheint, muß das Laden der Abtast-und- Halte-Schaltungen in dem neu ausgewählten Bauelement zu dem gleichen Zeitpunkt beginnen, zu dem das Schreiben der vorhergehenden Abtastwerte in dem vorhergehenden Bauelement beginnt.

Aufgrund des Analogreferenzsystems, das bei der vorliegenden Erfindung verwendet wird, ist die Erfindung darüber hinaus für die Implementierung eines digitalen Speichers in integrierter Schaltungstechnik nützlich, bei der die Implementierung des Digitalspeichers derart ist, daß die digitalen Informationen als Analoginformationen kodiert werden, wie beispielsweise in den nicht-flüchtigen Zellen des Analogspeicherarrays zu speichernde Spannungspegel. Eine derartige Codierung kann außerhalb des Speicherchips durch einen Digital-Analog-Umsetzer ausgeführt werden, oder das Chip könnte so modifiziert werden, daß eine derartige Codierung auf dem Speicherchip zur Verfügung stellt. Die Digitalinformationen werden aus dem Analogspeicherarray wiederhergestellt, indem die Analogpegel aus dem nicht-flüchtigen Analogspeicherarray einem Analog-Digital-Umsetzer eingegeben und die digitalen Informationen als Tetrade oder Byte oder eine andere Kombination digitaler Informationen ausgegeben werden. Wie dies bei dem Digital-Analog-Umsetzer der Fall war, kann der Analog-Digital-Umsetzer auch auf der gleichen integrierten Schaltung wie das nicht-flüchtige Analogspeicherarray und die Analogaufzeichnungseinrichtungen erzeugt werden.

Aus der vorstehenden Beschreibung ist erkennbar, daß das -Signal, oder genauer gesagt, daß an dem -Anschluß erscheinende Signal, verschiedene Charakteristika aufweist, die von dem Betriebsmodus der Bauelemente abhängen. Insbesondere ist das -Signal normalerweise so programmiert, daß es am Ende der Nachrichten, welche innerhalb des Speicherraums der einzelnen Bauelemente enden, aktiviert wird (auf einen niedrigen Pegel geht). Wenn jedoch Bauelemente kaskadiert werden, wird diese Funktion zunächst durch die Modussteuerung gesperrt, wie zuvor beschrieben wurde. Bei dem Lesemodus dient das -Signal als von dem Adreßzähler abhängiges Überlaufsignal, das auf einen niedrigen Pegel geht, wenn der Adreßzähler dezimal 160 erreicht. Somit wird, da es 160 Zeilen von Speicherzellen bei dem Ausführungsbeispiel gibt, die von Dezimal 0 bis 159 nummeriert sind, das Inkrementieren des Adreßzählers nach der letzten Ausgabe der Zeile 159 das -Signal auf einen niedrigen Pegel umschalten, womit das nächste Bauelement in der Kette freigegeben wird (siehe Fig. 16).

Im Schreibmodus werden, wie zuvor ausgeführt wurde, eine Mehrzahl von Signalabtastwerten sequentiell genommen und dann, wenn die aufeinanderfolgende Mehrzahl genommen wurde, die frühere Mehrzahl in den Speicher über den iterativen Schreibprozeß eingeschrieben, der zuvor beschrieben wurde. Demzufolge ist es für ein kontinuierliches Schreiben (kontinuierliches sequentielles Abtasten) zwischen den Bauelementen erforderlich, das Nehmen von Abtastwerten durch das nachfolgende Bauelement zu beginnen, wenn das vorhergehende Bauelement noch die letzte Mehrzahl von Abtastwerten in den Speicher schreibt. Demzufolge ist es bei dem bisher beschriebenen Ausführungsbeispiel erforderlich, daß das Signal des nächsten Bauelements (siehe Fig. 16) 12,5 ms vor dem Zeitpunkt, zu dem der Adreßzähler des vorhergehenden Bauelements in den Überlaufzustand geht (Dezimal 160) auf einen niedrigen Pegel geht. Somit basiert für die Zwecke des Schreibmodus das -Signal, als eine fortgeschrittene Form des Überlaufs, auf der Decodierung sowohl des Adreßzählers als auch des Spaltenmultiplexers derart, daß das Signal nach der Adressierung der letzten Signalspeicherspalte der letzten Zeile der Speichermatrix auf einen niedrigen Pegel geht. Sobald es auf niedrig umgeschaltet ist, bleibt das Signal , daß in der beschriebenen Weise als Überlaufsignal während der Lese- und Schreiboperationen verwendet wird, auf niedrigem Pegel, wobei es nur bei Herunterschalten (PD) zurückgesetzt wird.

Somit werden während einer Schreiboperation Abtastwerte eines Eingangssignal sequentiell von dem ersten Bauelement genommen und zu jeweils mehreren durch den iterativen Schreibprozeß gespeichert, wobei das zweite Bauelement das sequentielle Abtasten ohne irgendeine Lücke bei Abschluß des Abtastens für das erste Bauelement aufnimmt, obwohl das erste Bauelement noch mit dem iterativen Schreiben der Mehrzahl von Abtastwerten in den Speicher fortfährt, wenn das nächste Bauelement seine anfängliche Mehrzahl von Abtastwerten nimmt. Während des Lesens ist der Betrieb der kaskadierten Bauelemente einfacher in dem Sinne, daß dann, wenn ein Bauelement vollständig gelesen wurde, das nächste Bauelement unmittelbar das Lesen von seinem Beginn an startet, so daß ein kontinuierliches Lesen, Bauelement für Bauelement, bereitgestellt wird, wie es gewünscht ist.

Aus Fig. 15 ist zu entnehmen, daß die Kaskadierung der Bauelemente in der beschriebenen Weise ein außerordentlich einfaches System für die Aufzeichnung und Wiedergabe von Analogsignalen von beträchtlicher Dauer durch eine bloße Kaskadierung von identischen Bauelementen zur Verfügung stellt, wobei für die Aufzeichnung bloß ein Mikrofon, Telefon oder eine andere Analogsignalausgabeeinrichtung und für die Wiedergabe bloß ein daran befestigter Lautsprecher erforderlich ist. Bei der Wiedergabe ist der Lautsprecher mit dem ersten Bauelement verbunden und gibt bei seiner Initiierung die in dem ersten Bauelement gespeicherten Analoginformationen wieder, unmittelbar gefolgt von dem in dem zweiten Bauelement, etc. gespeicherten Informationen, wobei der Multiplexer (Fig. 15) in jedem Bauelement von dem Ausgang dieses Bauelements zu dem AUX IN-Eingang wechselt, wenn das -Signal beim Überlauf auf niedrig geht. Da die Verstärkung des Ausgangsverstärkers in jedem Bauelement gleich 1 ist, führt die Verkettung der Ausgangssignale der mehreren Bauelemente zurück zu dem ersten Bauelement nicht zu irgend welchen signifikanten Verlusten (oder Gewinnen) des Signals. Bezüglich des Eingangs für die Aufzeichnung können der Vorverstärker und der automatische Verstärkungssteuerungsabschnitt in jedem Bauelement für diesen Zweck verwendet werden.

Bezüglich der Steuerung der mehreren Bauelemente ist eine einfachste Form der Steuerung in Fig. 16 veranschaulicht. Im wesentlichen sind für eine vollständige Wiedergabe- und Aufzeichnungsfähigkeit nur drei Signale erforderlich, nämlich das Herunterschaltsignal PD, welches beim Gehen auf einen hohen Pegel sämtliche Bauelemente in einen Modus minimalen Energieverbrauchs versetzt und zurücksetzt, und beim Gehen auf einen niedrigen Pegel die Bauelemente für den Wiedergabe- oder Aufzeichnungsmodus vorbereitet, was vom Zustand des Steuersignals P/ abhängig ist. Beim Hochschalten (Power Up) plus geeigneter Einstellung des Wiedergabe/Aufzeichnungs-Signals P/ wird die Wiedergabe oder Aufzeichnung initiiert, indem auf einen niedrigen Pegel gezogen wird, wobei ein Bauelement nach dem anderen aufzeichnet oder wiedergibt, bis nachfolgend heruntergeschaltet wird oder die Gesamtkapazität sämtlicher kaskadierter Bauelemente erreicht ist. Man beachte, daß während bei dem bevorzugten Ausführungsbeispiel die einzelnen Bauelemente andere Fähigkeiten aufweisen, wie beispielsweise das Signalisieren des Endes der Nachricht an Zwischenpunkten in ihrer Speicherkapazität, wie es durch andere Modi freigegeben wird, die Moduseinstellungen für die Kaskadierung gemäß Fig. 15 und 16 Modi sind, welche durch Verwendung des ungültigen Adreßraums, d. h. der Adresse 160 und darüber, wie hier zuvor beschrieben wurde, eingestellt werden, wobei die bei dem in Fig. 16 veranschaulichten bevorzugten Ausführungsbeispiel durch das Koppeln jedes der Adreßbits mit VCC oder Masse verwendete Adresse die Binäradresse 11100100 oder Dezimal 228 ist.

Während das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung hier offenbart und beschrieben wurde, ist es für Fachleute klar, daß verschiedene Änderungen der Ausbildung und der Details daran vorgenommen werden können, ohne von ihrem Umfang abzuweichen.


Anspruch[de]

1. Kaskadierte analoge Aufzeichnung/Wiedergabe-Bauelemente zum Ausdehnen der ununterbrochenen Wiedergabedauer über die Dauer einzelner Bauelemente hinaus, aufweisend:

eine Mehrzahl von Wiedergabe-Bauelementen in integrierter Schaltungstechnik, die jeweils aufweisen;

eine Mehrzahl von Speicherzellen, in denen jeweils ein Abtastwert eines analogen Signals gespeichert ist;

einen Multiplexer, der einen mit der Mehrzahl von Speicherzellen gekoppelten ersten Eingang und einen mit einem ersten Ausgangsanschluß gekoppelten Ausgang aufweist, zum Liefern von aus den Speicherzellen gelesenen Abtastwerten an den ersten Ausgangsanschluß, sofern der Multiplexer so eingestellt ist, daß er die Speicherzellen mit dem ersten Ausgangsanschluß koppelt;

einen mit dem Multiplexer als dessen zweiten Eingang gekoppelten Hilfseingangsanschluß, wobei die Verstärkung zwischen dem Hilfseingangsanschluß und dem ersten Ausgangsanschluß dann, wenn der Multiplexer so eingestellt ist, daß er den Hilfseingangsanschluß mit dem ersten Ausgangsanschluß koppelt, im wesentlichen gleich Eins ist;

Mittel, die den Multiplexer veranlassen, den ersten Eingang mit dem ersten Ausgangsanschluß zu koppeln, wenn die in den Speicherzellen des Bauelements gespeicherten Abtastwerte wiedergegeben werden, und die den Multiplexer so umschalten, daß er den Hilfseingangsanschluß mit dem ersten Ausgangsanschluß koppelt, nachdem der in der letzten Speicherzelle des Bauelements gespeicherte Abtastwert wiedergegeben worden ist;

wobei bei jedem dem ersten Bauelement nachfolgenden Bauelement der Mehrzahl von Bauelementen der erste Ausgangsanschluß mit dem Hilfseingangsanschluß des vorhergehenden Bauelements gekoppelt ist; und

Analog-Signalbenutzungsmittel, die mit dem ersten Ausgangsanschluß des ersten Bauelements gekoppelt sind.

2. Die Vorrichtung nach Anspruch 1, wobei die Mehrzahl von Wiedergabebauelementen in integrierter Schaltungstechnik eine Mehrzahl von Aufzeichnungs/Wiedergabe-Bauelementen in integrierter Schaltungstechnik enthalten, von denen jedes ferner ein mit einem Signaleingangsanschluß und der Mehrzahl von Speicherelementen gekoppeltes Eingangsmittel zum Liefern der Abtastwerte des Eingangssignals an die Speicherzellen aufweist, wobei die Vorrichtung ferner Eingangskopplungsmittel aufweist, die die Signaleingangsanschlüsse jedes der Mehrzahl von Bauelementen miteinander koppeln, und Mittel, die die Eingangskopplungsmittel mit einer Signalquelle koppeln.

3. Die Vorrichtung nach Anspruch 1, wobei die Signalquelle ein Mikrophon ist.

4. Die Vorrichtung nach Anspruch 3, wobei das Signalbenutzungsmittel ein Lautsprecher ist.

5. Die Vorrichtung nach Anspruch 2, wobei jedes der Mehrzahl von Aufzeichnungs/Wiedergabe-Bauelementen in integrierter Schaltungstechnik ferner enthält:

einen zweiten Ausgangsanschluß; und

mit dem ersten und dem zweiten Ausgangsanschluß gekoppelte Mittel, die an diesen Anschlüssen Signale gleicher Amplitude und entgegengesetzter Phase zur Verfügung stellen;

und wobei das Signalbenutzungsmittel direkt zwischen dem ersten und dem zweiten Ausgangsanschluß des ersten Bauelements eingekoppelt ist.

6. Die Vorrichtung nach Anspruch 2, wobei:

jedes der Mehrzahl von Aufzeichungs/Wiedergabe-Bauelementen in integrierter Schaltungstechnik ferner eine automatische Verstärkungssteuerschaltung enthält, wobei das Eingangssignal der automatischen Verstärkungssteuerschaltung mit einem Eingangsanschluß der automatischen Verstärkungssteuerschaltung und das Ausgangssignal der automatischen Verstärkungssteuerschaltung mit einem Ausgangsanschluß der automatischen Verstärkungssteuerschaltung gekoppelt ist;

und wobei der Eingangsanschluß der automatischen Verstärkungssteuerschaltung eines der Bauelemente mit der Signalquelle und der Ausgangsanschluß der automatischen Verstärkungssteuerschaltung des gleichen Bauelements mit dem Eingangskopplungsmittel gekoppelt ist.

7. Die Vorrichtung nach Anspruch 2, wobei die Mehrzahl von Aufzeichnung/Wiedergabe-Bauelementen in integrierter Schaltungstechnik einen Freigabeanschluß zum Empfangen des Chip-Freigabesignals enthält, das die sequentielle Aufzeichnung oder Wiedergabe von Abtastwerten des Eingangssignals veranlaßt.

8. Die Vorrichtung nach Anspruch 7, wobei die Mehrzahl von Aufzeichnungs/Wiedergabe-Bauelementen in integrierter Schaltungstechnik einen Ende der-Nachricht-Anschluß enthält, der ein das Ende der Nachricht anzeigendes Signal zur Verfügung stellt, das, wenn es aktiv ist, bei der Aufzeichnung anzeigt, daß der letzte speicherbare Abtastwert des Eingangssignal genommen worden ist, oder bei der Wiedergabe anzeigt, daß der letzte gespeicherte Abtastwert ausgelesen worden ist;

wobei der Ende der-Nachricht-Anschluß jedes Bauelements mit Ausnahme des letzten der kaskadierten Bauelemente mit dem Chipfreigabesignal des nächsten Bauelements gekoppelt ist, wodurch bei der Aufzeichnung oder Wiedergabe das erste der kaskadierten Bauelemente dann, wenn es durch ein Signal an seinem Freigabeanschluß freigegeben worden ist, die Abtastwerte des Eingangssignals entnehmen und aufzeichnen und dieselben wiedergeben wird, wobei das Ende-der-Nachricht-Signal jedes Bauelements das nächstnachfolgende kaskadierte Bauelement derart freigibt, daß die Aufzeichnung bzw. Wiedergabe von Abtastwerten nicht unterbrochen wird, da sie von Bauelement von Bauelement fortschreitet.

9. Die Vorrichtung nach Anspruch 8, wobei jedes Bauelement ferner einen Herunterschaltanschluß zum Reduzieren des Stromverbrauchs des Bauelements aufweist, wenn es nicht aktiv ist, und einen Wiedergabe/Aufzeichnung-Anschluß zum Einrichten des Bauelements für die Wiedergabe oder das Lesen in Abhängigkeit vom Zustand des Signals an dem Wiedergabe/Aufzeichnung-Anschluß aufweist, und wobei die Herunterschaltanschlüsse sämtlicher Bauelemente miteinander verbunden sind und die Wiedergabe/Aufzeichnung-Anschlüsse sämtlicher Bauelemente miteinander verbunden sind, wodurch ein einzelnes Herunterschaltsignal und ein einziges Wiedergabe/Aufzeichnung-Signal verwendet werden können, um die zugehörigen Zustände sämtlicher kaskadierten Bauelemente zu steuern.

10. Die Vorrichtung nach Anspruch 9, wobei in jedem Bauelement das Signal an dem Ende der-Nachricht-Anschluß in Abhängigkeit von dem Herunterschaltanschluß zur Verfügung gestellten Signal zurückgesetzt wird, wodurch ein einzelnes Herunterschaltsignal darüber hinaus verwendet werden kann, um das Ende der-Nachricht-Signal zurückzusetzen.

11. Die Vorrichtung nach Anspruch 10, wobei in jedem Bauelement das Ende-der-Nachricht-Signal und das Chipfreigabesignal logisch negative Signale sind.

12. Die Vorrichtung nach Anspruch 11, wobei in jedem Bauelement das Herunterschaltsignal ein logisch positives Signal ist.

13. Die Vorrichtung nach Anspruch 12, wobei in jedem Bauelement das Wiedergabe/Aufzeichnung-Signal ein logisch positives Wiedergabe/Aufzeichnung-Signal ist.

14. Die Vorrichtung nach Anspruch 8, wobei jedes Bauelement eine Mehrzahl von Adressieranschlüssen zum Empfangen von Adressiersignalen zum Adressieren der Mehrzahl von Speicherzellen in dem jeweiligen Bauelement enthält, wobei der Adressierbereich des Adressiersignals die Speicherkapazität der Mehrzahl von Speicherzellen überschreitet, wobei zumindest eine Adresse innerhalb des Adressierbereichs der Adressiersignale, die die Speicherkapazität der Mehrzahl von Speicherzellen überschreitet, einen Betriebsmodus des Bauelements zum Kaskadieren mit ähnlichen Bauelementen einstellt;

wobei die Adressieranschlüsse jedes der kaskadierten Bauelemente derart gekoppelt sind, daß sie die Adressiersignale zum Einstellen des Betriebsmodus des Bauelements zum Kaskadieren mit ähnlichen Bauelementen empfangen können.

15. Die Vorrichtung nach Anspruch 14, wobei jeder der Adressieranschlüsse jedes der kaskadierten Bauelemente mit dem gleichen entsprechenden Adressieranschluß der anderen kaskadierten Bauelemente derart gekoppelt ist, daß sämtliche Bauelemente die gleichen Adressiersignale zum Einstellen des Betriebsmodus der Bauelemente zum Kaskadieren mit ähnlichen Bauelementen empfangen.







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