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Dokumentenidentifikation DE19826315C2 26.10.2000
Titel Binärer Komparator
Anmelder LG Semicon Co., Ltd., Cheongju, KR
Erfinder Park, Sung Soo, Seoul, KR
Vertreter WUESTHOFF & WUESTHOFF Patent- und Rechtsanwälte, 81541 München
DE-Anmeldedatum 12.06.1998
DE-Aktenzeichen 19826315
Offenlegungstag 01.07.1999
Veröffentlichungstag der Patenterteilung 26.10.2000
Veröffentlichungstag im Patentblatt 26.10.2000
IPC-Hauptklasse G06F 7/02
IPC-Nebenklasse H03K 5/22   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf einen binären Komparator und insbesondere auf einen einfach aufgebauten binären Komparator, der zwei binäre Ziffern in kurzer Zeit vergleichen kann.

In der vorliegenden Beschreibung werden als ein Beispiel binäre Ziffern A und B ('A = anan-1. . .a0', 'B = bnbn-1, . . .b0') in dem Fall verglichen, daß die Zahl von Bits 4 beträgt, d. h. n ist 3.

Fig. 1 ist ein Aufbaudiagramm eines mit Volladdierern aufgebauten binären Komparators nach dem Stand der Technik. Der herkömmliche binäre Komparator enthält vier Inverter (INV3, INV2, INV1, IWV0) zum jeweiligen Invertieren der logischen Zustände jedes Bits (b3, b2, b1, b0) einer binären Ziffer B, Volladdierer (ADD3, ADD2, ADD1, ADD0), in die die Ausgaben der Inverter (INV3, INV2, INV1, INV0) bzw. je ein Bit einer binären Ziffer A (a3, a2, a0, a1) eingegeben werden, Inverter (INV13, INV12, INV11, INV10) zum jeweiligen Invertieren der Ausgaben der Volladdierer (ADD3, ADD2, ADD1, ADD0) und ein UND-Gatter (UND10) zum UND-Verarbeiten der Ausgaben der Inverter (INV13, INV12, INV11, INV10). Die Übertrageingabe des Volladdierers (ADD0) an der LSB-Stelle ist immer auf ein 1 eingestellt, und der Übertrag wird vom Volladdierer (ADD3) an der MSB-Stelle extern ausgegeben.

Die Operation des oben erwähnten, mit Volladdierern aufgebauten binären Komparators nach dem Stand der Technik wird nun beschrieben. Um dessen Funktion einfach zu erklären, nehme man an, daß die binäre Ziffer A 10112 und die binäre Ziffer B 10012 ist. Daher sind a3 = 1, a2 = 0, a1 = 1, a0 = 1 und b3 = 1, b2 = 0, b1 = 0, b0 = 1.

Das Bit 'a0 = 1', das Bit 'b0 = 0' und der Übertrag '1' werden in den Volladdierer (ADD0) eingegeben. Folglich werden der Summen- und der Übertragwert '0' bzw. '1'. Die Summe '0' wird '1', nachdem sie im Inverter (INV10) invertiert wurde.

Das Bit 'a1 = 1' und das Bit 'b1 = 1' werden in den Volladdierer (ADD1) eingegeben, und der Übertrag '1' wird vom Volladdierer (ADD0) in den Volladdierer (ADD1) eingegeben. Folglich werden sowohl der Summen- als auch der Übertragwert '1'. Die Summe '1' wird '0', nachdem sie im Inverter (INV11) invertiert wurde.

Das Bit 'a2 = 0' und das Bit 'b2 = 1' werden in den Volladdierer (ADD2) eingegeben, und vom Volladdierer (ADD1) wird der Übertrag '1' in den Volladdierer (ADD2) eingegeben. Demgemäß werden der Summen- und der Übertragwert '0' bzw. '1'. Die Summe '0' wird '1', nachdem sie im Inverter (INV12) invertiert wurde.

Das Bit 'a3 = 1' und das Bit 'b3 = 0' werden in den Volladdierer (ADD3) eingegeben, und der Übertrag 1' wird vom Volladdierer (ADD2) in den Volladdierer (ADD3) eingegeben. Folglich werden der Summen- und der Übertragwert '0' bzw. '1'. Die Summe '0' wird '1', nachdem sie im Inverter (INV13) invertiert wurde. Der Übertrag '1' wird hier extern ausgegeben. Der Übertrag '1' bedeutet, daß die binäre Ziffer A größer als die binäre Ziffer B ist.

Die jeweiligen Ausgaben '1', '1', '0' und '1' der Inverter (INV13, INV12, INV11, INV10) werden im UND-Gatter (UND10) UND-verarbeitet. Folglich wird dessen Ausgabe '0', was bedeutet, daß die binären Ziffern A und B nicht gleich sind.

Wie oben beschrieben wurde, führen die jeweiligen Volladdierer zusammen mit den Eingabe-Invertern eine A-B- Operation, nämlich eine Subtraktion, aus. In dem Fall, daß die Ausgaben aller Addierer '0' sind, ist dann A gleich B. Falls die Ausgabe des Übertrags '1' ist, ist dann jedoch A größer als B.

Die oben ausgeführten Operationen werden durch die folgenden logischen Ausdrücke dargestellt.



(A = B) ~ (a3 ⊕ b3) . (a2 ⊕ b2) . (a1 ⊕ b1) . (a0 ⊕ b0) (1)



(A > B) ~ a3b3 + a2b2(a3 ⊕ b3)

+ a1b1(a3 ⊕ b3)(a2⊕ b2)

+ a0b0(a3 ⊕ b3)(a2 b2)(a1 ⊕ b1) (2)



'⊕' und ' ≙' repräsentieren hier eine Exklusiv- ODER-Operation bzw. eine Exklusiv-NOR-Operation.

Der Ausdruck (1) bedeutet, daß A gleich B ist, falls die Werte der jeweiligen Bits einander gleich sind. Der Ausdruck (2) bedeutet, daß die Werte der Bits a3 und b3, die die MSB[s] der binären Ziffern A bzw. B sind, verglichen werden, und, falls deren Werte (a3, b3) einander gleich sind, dann der Wert des Bits a2 mit dem des Bits b2 verglichen wird, und, falls deren Werte (a2, b2) gleich sind, der Wert des Bits a1 mit dem des Bits b1 verglichen wird und, falls deren Werte (a1, b1) gleich sind, der Wert des Bits a0 mit dem Wert des Bits b0 verglichen wird.

Die Gesamtoperationsgeschwindigkeit der Schaltung wird durch deren Volladdierer bestimmt. Die obigen vier Volladdierer haben jedoch einen komplizierten Aufbau, weil sie mehrere Transistoren enthalten.

Fig. 2 ist ein Aufbaudiagramm eines mit logischen Gattern aufgebauten binären Komparators nach dem Stand der Technik. Der Aufbau des binären Komparators in Fig. 2 ist einfacher als der des binären Komparators in Fig. 1, weil der in Fig. 2 veranschaulichte binäre Komparator unter Verwendung der Booleschen Eigenschaften gebildet wird, die in den Ausdrücken (1) und (2) dargestellt sind.

Wie in Fig. 2 gezeigt ist, enthält der binäre Komparator vier NOR-Gatter (NOR3, NOR2, NOR1, NOR0), vier UND- Gatter (UND23, UND22, UND21, UND20) und ein ODER-Gatter (ODER).

Das (NOR)-Gatter (NOR3) führt die Exklusiv-NOR-Operation '(a&sub3;⊕ b&sub3;)' an den eingegebenen Bits (a3, b3) aus, und die anderen NOR-Gatter (NOR2-NOR0) führen ebenfalls Exklusiv- NOR-Operationen an den eingegebenen Bits (a2, b2), (a1, b1) bzw. (a0, b0) aus.

Die jeweiligen Ausgaben der vier NOR-Gatter (NOR3-NOR0) werden in dem UND-Gatter (UND20) UND-verarbeitet. Die im UND-Gatter (UND20) durchgeführte Operation ist im oben erwähnten logischen Ausdruck (1) dargestellt.

Das heißt, die UND-Gatter (UND23, UND22, UND21) führen die Operationen 'a2b&sub2;(a&sub3; ⊕ b&sub3;', 'a1b&sub1;(a&sub3; ⊕ b&sub3;)(a&sub2;⊕ b&sub2;' bzw. 'a0b&sub0;(a&sub3; ⊕ b&sub3;)(a&sub2;⊕ b&sub2;)(a&sub1;⊕ b&sub1;' aus. Die im ODER-Gatter (ODER) durchgeführte Operation ist außerdem durch den oben angegebenen logischen Ausdruck (2) dargestellt.

Der Aufbau des die logischen Gatter übernehmenden binären Komparators nach dem Stand der Technik, der in Fig. 2 veranschaulicht ist, ist jedoch wegen der zahlreichen Transistoren ebenfalls kompliziert. Die oben beschriebenen binären Komparatoren haben folglich insofern einen Nachteil, als deren Operationsgeschwindigkeit langsam ist.

Aus der DE 44 03 401 A1 ist ein digitaler Komparator zum Vergleichen eines ersten Zahlenwertes mit einem zweiten Zahlenwert bekannt. Der Komparator umfaßt eine Komplementschaltung zur Erzeugung des Komplements des zweiten Zahlenwerts, eine erste logische Übertragschaltung zur Erzeugung eines Übertragssignales von der niedrigstwertigen Bitstelle sowie eine zweite logische Übertragschaltung für die zweitniedrigstwertige bis höchstwertige Bitstelle. Die beiden Übertragschaltungen sind in Reihe geschaltet, wobei das zur höchstwertigen Bitstelle gehörige Übertragssignal das repräsentative Komparatorausgangssignal bildet, wenn der erste Zahlenwert größer als der zweite Zahlenwert ist.

Aus der US 5,550,528 ist ein Komparator zum Vergleichen eines Eingangsbitmusters mit einem Referenzbitmuster bekannt. Für jedes nicht übereinstimmende Bit wird eine Stromquelle eingeschaltet. Sobald der Strom einen Maximalwert übersteigt, wird ein entsprechendes Signal ausgegeben.

Eine Aufgabe der vorliegenden Erfindung besteht darin, einen binären Komparator mit hoher Operationsgeschwindigkeit unter Verwendung einer geringen Zahl von Transistoren zu schaffen.

Um die oben beschriebene Aufgabe zu lösen, wird gemäß der vorliegenden Erfindung ein binärer Komparator zum Vergleichen zweier binärer Ziffern A und B (A = anan-1. . .a0, B = bnbn-1. . .b0) mit der identischen Zahl an Bits geschaffen, mit:

ersten und zweiten Widerstandseinheiten (P1, P2), wobei deren eine Seite jeweils mit einer Energieversorgungsspannung verbunden ist;

mehreren Gleichheit- bzw. Exklusiv-ODER-Prüfdurchgangsgattern (En-E0), deren Zahl gleich den jeweiligen Bits der beiden binären Ziffern A und B ist und die zwischen die andere Seite der ersten Widerstandseinheit (P1) und einer Erdung hintereinander geschaltet sind, zum Vergleichen der jeweiligen Bits (an, bn), (an-1, bn-1), . . ., (a0, b0) der beiden binären Ziffern A und B;

einem ersten Inverter (INV31), der mit einer Verbindungsstelle der ersten Widerstandseinheit (P1) und des Gleichheit-Prüfdurchgangsgatters (E0) verbunden ist, das die niedrigsten Bits von A und B, (a0, b0), vergleicht, um einen Pegel eines Eingangssignals zu invertieren und ihn extern auszugeben;

mehreren Schalttransistoren (Nn-N0), die jeweils zwischen die andere Seite der zweiten Widerstandseinheit (P2) und die anderen Seiten der mehreren Gleichheit- Prüfdurchgangsgatters geschaltet sind, um durch die UND- kombinierten Werte '(an ≙), (an-1 ≙), . . ., (a0 ≙)' der jeweiligen Bitwerte der binären Ziffer A und der invertierten binären Ziffer B geschaltet zu werden; und

einem zweiten Inverter (INV32), der mit einer Verbindungsstelle der anderen Seite der zweiten Widerstandseinheit (P2) und den mehreren Schalttransistoren (Nn-N0) verbunden ist, um einen Pegel eines Eingangssignals zu invertieren und ihn extern auszugeben.

Ein Ausführungsbeispiel eines binären Komparators gemäß der vorliegenden Erfindung wird im folgenden anhand der beigefügten Zeichnungen ausführlich erklärt. Es zeigen:

Fig. 1 ein Aufbaudiagramm eines mit Volladdieren aufgebauten binären Komparators nach dem Stand der Technik;

Fig. 2 ein Aufbaudiagramm eines mit logischen Gatterelementen aufgebauten binären Komparators nach dem Stand der Technik;

Fig. 3 ein Aufbaudiagramm, daß einen binären Komparator gemäß der vorliegenden Erfindung veranschaulicht; und

Fig. 4 ein ausführliches Schaltungsdiagramm der jeweiligen Teile des in Fig. 3 veranschaulichten binären Komparators.

Die vorliegende Erfindung wird nun anhand der Fig. 3 und 4 erklärt. Die beiden binären Ziffern A und B werden als 'A = anan-1. . .a0' bzw. 'B = bnbn-1. . .b0' ausgedrückt. In der vorliegenden Beschreibung wird als Beispiel der Fall angenommen, daß 'n' 3 ist.

Fig. 3 ist ein Aufbaudiagramm, das eine Ausführungsform eines binären Komparators gemäß der vorliegenden Erfindung veranschaulicht. Wie in Fig. 3 gezeigt ist, ist der Source- Anschluß eines erstes PMOS-Transistors (P1) mit einer Energieversorgungsspannung (Vcc) verbunden, dessen Gate-Anschluß geerdet und sind vier Gleichheit-Prüfdurchgangsgatter (E0, E1, E2, E3) zwischen den Drain-Anschluß des PMOS-Transistors (P1) und der Erdung hintereinander geschaltet. In das erste Gleichheit-Prüfdurchgangsgatter (E0) werden Bits 'a0' und 'b0', in das zweite Gleichheit-Prüfdurchgangsgatter (E1) 'a1' und 'b1', in das dritte Gleichheit-Prüfdurchgangsgatter (E2) 'a2' und 'b2' und in das vierte Gleichheit- Prüfdurchgangsgatter (E3) 'a3' und 'b3' eingegeben. Zwischen den Drain-Anschluß des PMOS-Transistors (P1) und einen ersten Ausgangsanschluß (AUS1) ist ein erster Inverter (INV31) geschaltet.

Außerdem ist der Source-Anschluß des zweiten PMOS- Transistors (P2) mit der Energieversorgungsspannung (Vcc) verbunden, dessen Gate-Anschluß geerdet und sind die Drain- Anschlüsse von vier NMOS-Transistoren (N0-N3) gemeinsam mit einem Knoten (y), nämlich dem Drain-Anschluß des zweiten PMOS-Transistors (P1), miteinander verbunden.

Der Source-Anschluß des NMOS-Transistors (N0) ist mit einer Verbindungsstelle (Knoten x1) zwischen dem ersten Gleichheit-Prüfdurchgangsgatter (E0) und dem zweiten Gleichheit-Prüfdurchgangsgatter (E1) verbunden, und der Wert 'a0b&sub0;' wird in den Gate-Anschluß des NMOS-Transistors (N0) eingegeben. Der Source-Anschluß des zweiten NMOS-Transistors (N1) ist mit einer Verbindungsstelle (Knoten x2) zwischen dem zweiten Gleichheit-Prüfdurchgangsgatter (E1) und dem dritten Gleichheit-Prüfdurchgangsgatter (E2) verbunden, und der Wert 'a1b1 ' wird in den Gate-Anschluß des NMOS- Transistors (N1) eingegeben. Der Source-Anschluß des dritten NMOS-Transistors (N2) ist mit einer Verbindungsstelle (Knoten x3) zwischen dem dritten Gleichheit-Prüfdurchgangsgatter (E2) und dem vierten Gleichheit-Prüfdurchgangsgatter (E3) verbunden, und der Wert 'a2b&sub2;' wird in den Gate-Anschluß des NMOS-Transistors (N2) eingegeben. Der Source-Anschluß des vierten NMOS-Transistors (N3) ist mit der Erdung verbunden, und der Wert 'a3b&sub3;' wird in den Gate-Anschluß des NMOS- Transistors (N3) eingegeben.

Die oben beschriebenen beiden PMOS-Transistoren (P1, P2) arbeiten als Widerstandseinheiten.

Zwischen den Drain-Anschluß des PMOS-Transistors (P2) und einen zweiten Ausgangsanschluß (AUS2) ist ein zweiter Inverter (INV32) geschaltet.

Fig. 4 veranschaulicht das ausführliche Aufbaudiagramm der Gleichheit-Prüfdurchgangsgatter (E0-E3) und UND-Gatter (UND0-UND3) zum Erhalten der Bitwerte, die von den Gleichheit-Prüfdurchgangsgattern (E0-E3) jeweils ausgegeben und an die Gate-Anschlüsse der vier NMOS-Transistoren (N0-N3) angelegt werden. Wie in Fig. 4 gezeigt ist, werden die vier Gleichheit-Prüfdurchgangsgatter (E0-E3) gemäß den eingegebenen Bitwerten (a0, b0) (a1, b1) (a2, b2) (a3, b3) wie ein Schalter ein- oder ausgeschaltet. Das heißt, falls die logischen Zustände der beiden Eingaben ai und bi gleich sind, wird das betreffende Gleichheit-Prüfdurchgangsgatter eingeschaltet und, falls deren logischen Zustände verschieden sind, wird es ausgeschaltet.

Die jeweiligen Bits (ai) der binären Ziffer A werden außerdem in einen Eingangsanschluß der jeweiligen UND-Gatter (UND0-UND3) eingegeben, und die invertierten Werte der jeweiligen Bits (b1) der binären Ziffer B werden jeweils in die anderen Eingangsanschlüsse der UND-Gatter (UND0-UND3) eingegeben. Die Ausgangsanschlüsse der UND-Gatter (UND0- UND3) sind mit den jeweiligen Gate-Anschlüssen der vier NMOS-Transistoren (N0-N3) verbunden.

Die Funktion der wie oben beschrieben aufgebauten Ausführungsform der vorliegenden Erfindung wird nun beschrieben.

Falls die Werte der Eingaben A und B gleich sind, d. h. falls (a0, b0) (a1, b1) (a2, b2) (a3, b3) jeweils gleich sind, werden alle vier Gleichheit-Prüfdurchgangsgatter (E0, E1, E2, E3) eingeschaltet. Folglich ist der Knoten (x) bei einem Erdungspegel, und der Ausgangsanschluß (AUS1) wird durch den Inverter (INV31), dessen Eingangsanschluß mit dem Knoten (x) verbunden ist, auf einen logischen Pegel '1' gebracht. Der Pegel '1' am Ausgangsanschluß (AUS1) bedeutet, daß der Wert der binären Ziffer A gleich dem der binären Ziffer B ist (A = B).

Falls andererseits die beiden Eingaben A und B nicht gleich sind, wird eines oder werden mehrere unter den vier Gleichheit-Prüfdurchgangsgattern (E0, E1, E2, E3) nicht eingeschaltet.

Falls 'a3' von 'b3' verschieden ist, wird das vierte Gleichheit-Prüfdurchgangsgatter (E3) ausgeschaltet. In dem Fall, daß 'a3' größer als 'b3' ist, wird der vierte NMOS- Transistor (N3) eingeschaltet. Dadurch liegt der Pegel des Knoten (y) auf dem Erdungspegel, und der Pegel am Ausgangsanschluß (AUS2) wird in '1' übergeführt.

Falls 'a3' gleich 'b3' ist, ist das vierte Gleichheit- Prüfdurchgangsgatter (E3) eingeschaltet. Falls 'a2' von 'b2' verschieden ist, wird das dritte Gleichheit- Prüfdurchgangsgatter (E2) ausgeschaltet. In dem Fall, daß 'a2' größer als 'b2' ist, wird der dritte NMOS-Transistor (N2) eingeschaltet, liegt der Knoten (y) auf dem Erdungspegel und wird der Ausgangsanschluß (AUS2) in '1' übergeführt.

Das zweite Gleichheit-Prüfdurchgangsgatter (E1) und der zweite NMOS-Transistor (N1) und das erste Gleichheit- Prüfdurchgangsgatter (E0) und der erste NMOS-Transistor (N0) werden ebenfalls in der gleichen Art und Weise wie oben beschrieben gemäß den logischen Zuständen von "a1 und b1" bzw. "a0 und b0" betrieben.

Der oben beschriebene Fall, in dem die beiden Eingaben A und B nicht gleich sind, wird nun erläutert, indem er in die Fälle getrennt wird, daß die Eingabe A größer als die Eingabe B und die Eingabe A kleiner als die Eingabe B ist. Zunächst wird im folgenden der Fall beschrieben, in dem die Eingabe A größer als die Eingabe B ist.

Es wird angenommen, daß die binären Ziffern A und B 10112 bzw. 10012 sind. Demgemäß sind a3 = 1, a2 = 0, a1 = 1, a0 = 1 und b3 = 1, b2 = 0, b1 = 0, b0 = 1.

Das vierte Gleichheit-Prüfdurchgangsgatter (E3), das dritte Gleichheit-Prüfdurchgangsgatter (E2) und das erste Gleichheit-Prüfdurchgangsgatter (E0) werden eingeschaltet. Da die beiden Eingaben des zweiten Gleichheit- Prüfdurchgangsgatters (E1), 'a1' und 'b1', nicht gleich sind, wird das zweite Gleichheit-Prüfdurchgangsgatter (E1) ausgeschaltet. Folglich liegt der Knoten (x) beim Pegel einer Energieversorgungsspannung, und der Ausgangsanschluß (AUS1) liegt bei einem Pegel '0'.

Außerdem wird die Eingabe 'a1' in das UND-Gatter (UND1) eingegeben, und die invertierte Eingabe 'b1' wird in das UND-Gatter (UND1) eingegeben. Daher liegt die Ausgabe des UND-Gatters (UND1), 'a1b&sub1;', bei einem hohen Pegel, und somit wird der zweite NMOS-Transistor (N1) eingeschaltet. Die restlichen drei NMOS-Transistoren (N0, N2, N3) werden durch die darin eingegebenen Werte a0b&sub0;, a2b&sub2; bzw. a3b&sub3; ausgeschaltet. Der Knoten (y) liegt dementsprechend bei einem Erdungspegel, und der Ausgangsanschluß (AUS2) wird auf einen Pegel '1' gebracht. Falls der Pegel des Ausgangsanschlusses (AUS2) '1' ist, bedeutet dies folglich, daß die binäre Ziffer A größer als die binäre Ziffer B ist (A > B).

Als nächstes wird der gegenteilige Fall beschrieben, in dem die binäre Ziffer A kleiner als die binäre Ziffer B ist. Es wird angenommen, daß die binären Ziffern A und B 10012 bzw. 10112 sind. Die Operationen der Elemente, mit Ausnahme des zweiten NMOS-Transistors (N1), sind mit den zuvor beschriebenen Operationen identisch, bei denen die binären Ziffern A und B 10112 bzw. 10012 waren. Der in der zweiten NMOS-Transistor (N1) eingegebene Wert 'a1b1' liegt bei einem niedrigen Pegel, und der Knoten (y) liegt beim Pegel der Energieversorgungsspannung (Vcc). Folglich liegt der Ausgangsanschluß (AUS2) bei einem Pegel '0'. Falls die Pegel der Ausgangsanschlüsse (AUS1, AUS2) beide '0' sind, bedeutet dies folglich, daß die binäre Ziffer A kleiner als die binäre Ziffer B ist (A < B).

Wie bislang beschrieben wurde, haben die oben verglichenen Werte A und B jeweils vier Bits. Falls die Zahl von Bits von A und B jeweils fünf beträgt, würde man zusätzlich hinter die vier Gleichheit-Prüfdurchgangsgatter (E0-E3) ein fünftes Gleichheit-Prüfdurchgangsgatter schalten, einen fünften Transistor mit den vier Transistoren (N0-N3) parallel verbinden und zusätzlich zwischen das hinzugefügte Gleichheit-Prüfdurchgangsgatter und den hinzugefügten Transistor ein UND-Gatter schalten.

Das heißt, ein Gleichheit-Prüfdurchgangsgatter würde zusätzlich zwischen den Knoten (x) und das in Fig. 3 veranschaulichte erste Gleichheit-Prüfdurchgangsgatter (E0) geschaltet werden. Zwischen einer Verbindungsstelle des hinzugefügten Gleichheit-Prüfdurchgangsgatters und des ersten Gleichheit-Prüfdurchgangsgatters (E0) und den Knoten (y) würde ein Transistor und außerdem zwischen dem hinzugefügten Gleichheit-Prüfdurchgangsgatter und dem hinzugefügten Transistor ein UND-Gatter addiert werden, wie in Fig. 4 veranschaulicht ist.

Um zwei Werte zu vergleichen, deren Zahl von Bits gleich 'n' ist, enthält deshalb der binäre Komparator gemäß der vorliegenden Erfindung zwei Inverter, 'n' Gleichheit- Prüfdurchgangsgatter und 'n' NMOS-Transistoren.

Die Zahl der Transistoren, die im Komparator von Fig. 3 gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden, ist ein Drittel der Zahl der Transistoren, die im Komparator von Fig. 2 nach dem Stand der Technik verwendet werden.

Die Zeit, um die Ausgabe 'A = B' zu erhalten, ist außerdem im Stand der Technik und der vorliegenden Erfindung ähnlich. Die Ausgabe 'A > B' wird jedoch gemäß der vorliegenden Erfindung schneller als im Stand der Technik erhalten.


Anspruch[de]
  1. 1. Binärer Komparator zum Vergleichen zweier binärer Ziffern A und B (A = anan-1. . .a0, B = bnbn-1. . .b0), die jeweils eine identische Zahl an Bits aufweisen, mit:

    ersten und zweiten Widerstandseinheiten (P1, P2), deren eine Seite jeweils mit einer Energieversorgungsspannung verbunden ist;

    mehreren Gleichheit-Prüfdurchgangsgattern (En-E0), die zwischen eine andere Seite der ersten Widerstandseinheit (P1) und die Erdung hintereinander geschaltet sind, wobei deren Zahl gleich der Zahl jeweiliger Bits der binären Ziffern A und B ist, zum Vergleichen der jeweiligen Bits (an, bn) (an-1, bn-1). . .(a0, b0) der beiden binären Ziffern A und B;

    einem ersten Inverter (INV31), der mit einer Verbindungsstelle zwischen der ersten Widerstandseinheit (P1) und der Gleichheit-Prüfdurchgangsgatter (E0) verbunden ist, das die niedrigsten Bits von A und B, (a0, b0), vergleicht, zum Invertieren eines Pegels eines Signals an der Verbindungsstelle und Ausgeben des invertierten Signals;

    mehreren Schalttransistoren (Nn-N0), die jeweils zwischen eine andere Seite der zweiten Widerstandseinheit (P2) und die Verbindungsknoten der Vielzahl von Gleichheit- Prüfdurchgangsgattern (En-E0) geschaltet sind, um durch UND- verarbeitete Werte der jeweiligen Bitwerte der binären Ziffer A und der invertierten binären Ziffer B geschaltet zu werden; und

    einem zweiten Inverter (INV32), der mit einer Verbindungsstelle zwischen der anderen Seite der zweiten Widerstandseinheit (P2) und der Vielzahl von Schalttransistoren (Nn-N0) verbunden ist, zum Invertieren eines Pegels eines Signals an der Verbindungsstelle und Ausgeben des invertierten Pegels.
  2. 2. Binärer Komparator nach Anspruch 1, worin die ersten und zweiten Widerstände (P1, P2) PMOS-Transistoren sind, deren Gate-Anschlüsse mit einer Erdung verbunden sind.
  3. 3. Binärer Komparator nach Anspruch 1, worin jedes der Gleichheit-Prüfdurchgangsgatter (En-E0) eingeschaltet wird, wenn zwei, darin eingegebene Bits (an, bn)(an-1, bn- 1) ,. . ., (a0, b0) gleich sind, und ausgeschaltet wird, wenn zwei, darin eingegebene Bits verschieden sind.
  4. 4. Binärer Komparator nach Anspruch 1, worin die Schalttransistoren (Nn-N0) NMOS-Transistoren sind.
  5. 5. Binärer Komparator nach Anspruch 1, ferner mit einer Invertereinrichtung zum Invertieren des Bitwertes der binären Ziffer B und einer UND-Einrichtung zum UND-Verarbeiten einer Ausgabe des Inverters (INV42) und der jeweiligen Bitwerte der binären Ziffer A und Ausgeben des UND-verarbeiteten Ergebnisses, um die Vielzahl von Schalttransistoren zu steuern.






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