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Dokumentenidentifikation DE69424108T2 16.11.2000
EP-Veröffentlichungsnummer 0644554
Titel Störungsunempfindliche Codeeinstellungsschaltung
Anmelder NEC Corp., Tokio/Tokyo, JP
Erfinder Yoshimori,Masanori, Tokyo, JP
Vertreter PAe Splanemann Reitzner Baronetzky Westendorp, 80469 München
DE-Aktenzeichen 69424108
Vertragsstaaten DE, FR, GB, NL
Sprache des Dokument EN
EP-Anmeldetag 29.08.1994
EP-Aktenzeichen 941134678
EP-Offenlegungsdatum 22.03.1995
EP date of grant 26.04.2000
Veröffentlichungstag im Patentblatt 16.11.2000
IPC-Hauptklasse G11C 17/18

Beschreibung[de]
HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen Codeeinstellungs- Schaltkreis für die Erzeugung eines digitalen Signals, welches von einem externen Schaltkreis zur Festlegung eines Vergleichswerts oder ähnlichem verwendet wird.

Beschreibung des verwandten Stands der Technik

Ein Codeeinstellungs-Schaltkreis, wie er in der japanischen provisorischen Patentveröffentlichung 4-150050 beschrieben worden ist, umfaßt ein Vielzahl von Dünnschicht-Widerständen, welche selektiv durch die Anlegung eines Spannungsimpulses durch jeweilige Anschlußterminals zur Erzeugung einer Reihe von hohen und niedrigen Potentialen durchbrennen. Durch die Verwendung dieser Potentiale erzeugt ein Decoder ein digitales Einstellungssignal. Andererseits, wenn der Spannungsimpuls an einem Anschlußterminal angelegt wird, erfolgt ein scharfer Anstieg der Impedanz des Anschlußterminals und es wird ein Rauschimpuls erzeugt. Aufgrund dieses Rauschimpulses wird ein mit dem Anschlußterminal verbundener MOS-Transistor zerstört und versagt beim Durchbrennen eines gewünschten Dünnschicht- Widerstands.

Aus der EP-A1-480 475, auf welcher der Oberbegriff der Ansprüche basiert, ist es bekannt, einen Codeeinstellungs- Schaltkreis zu schaffen, welcher zu einer schnelleren Anstiegsgeschwindigkeit eines Abschmelzimpulses fähig ist, der an einer mit einem Dünnschicht-Widerstand verbundenen Anschlußfläche angelegt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Codeeinstellungs-Schaltkreis zu schaffen, welcher unempfindlich gegenüber einem hohen Rausch-Spannungsimpuls ist, der bei der Anlegung eines Spannungsimpulses an einem beliebigen Anschlußterminal erzeugt wird. Erfindungsgemäß sind ein Codeeinstellungs-Schaltkreis, welcher eine Vielzahl von Anschlußterminals aufweist, an denen jeweils ein Spannungsimpuls angelegt ist, sowie eine Vielzahl von Dünnschicht-Widerständen, welche den jeweiligen Anschlußterminals entsprechen, vorgesehen. Jeder Dünnschicht-Widerstand ist zwischen dem entsprechenden Anschlußterminal und einer Vergleichsspannung oder der Masse angeschlossen. Eine Vielzahl von ersten Transistoren eines ersten Konduktivitätstyps ist so angepaßt, daß sie ansprechend auf einen Schaltimpuls leitfähig werden. Es ist eine Vielzahl von zweiten Transistoren des ersten Konduktivitätstyps vorgesehen, welche den ersten Transistoren entsprechen, wobei jeder der zweiten Transistoren einen übertragungsweg aufweist, welcher mit dem Übertragungsweg des entsprechenden ersten Transistors zwischen einer Spannungsquelle und einem entsprechenden Knotenpunkt aus einer Vielzahl von Knotenpunkten parallel geschaltet ist. Ferner ist eine Vielzahl von Invertern vorgesehen, welche jeweils den zweiten Transistoren und Knotenpunkten entsprechen. Jeder Inverter ist zwischen dem jeweiligen Knotenpunkt und dem Gateterminal des entsprechenden Transistors angeschlossen. Es ist darüberhinaus eine Vielzahl von dritten Transistoren eines zweiten Konduktivitätstyps vorgesehen, welcher zu dem ersten Konduktivitätstyp entgegengesetzt ist, wobei jeder dieser dritten Transistoren dem jeweiligen Knotenpunkt entspricht. Jeder dieser dritten Transistoren weist einen Übertragungsweg, der an einem Ende an den entsprechenden Knotenpunkt angeschlossen ist, sowie ein Gateterminal auf, das vorgespannt ist, so daß der dritte Transistor die Verbindung der Spannungsquelle über einen entsprechenden der zweiten Transistoren mit einem entsprechenden Anschlußterminal verhindert. Eine Vielzahl von Blockiervorrichtungen ist vorgesehen, wobei diese jeweils den dritten Transistoren und Anschlußterminals entsprechen. Jede dieser Blockiervorrichtungen ist zwischen dem anderen Ende des Übertragungswegs des entsprechenden dritten Transistors und dem entsprechenden Anschlußterminal angeschlossen und dient zur Verhinderung der Anlegung eines Rauschimpulses am entsprechenden dritten Transistor, wobei der Rauschimpuls beim Anlegen des Spannungsimpulses am entsprechenden Anschlußterminal erzeugt wird. Es wird ein digitales Einstellungssignal erzeugt, welches einer Reihe von an den Knotenpunkten erzeugten unterschiedlichen Potentialen entspricht.

Jede der Blockiervorrichtungen weist eine Diode auf, welche so angeschlossen ist, daß ein Strom aus Richtung des entsprechenden dritten Transistors zum jeweiligen Anschlußterminal fließt.

Weiter Einzelheiten, Vorteile und Merkmale ergeben sich aus der nachfolgenden Beschreibung von zwei Ausführungsformen der Erfindung anhand der Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Es zeigen:

Fig. 1 ein Blockdiagramm eines Codeeinstellungs-Schaltkreises des Stands der Technik;

Fig. 2 ein Blockdiagramm einer ersten Ausführungsform des erfindungsgemäßen Codeeinstellungs-Schaltkreises; und

Fig. 3 ein Blockdiagramm einer zweiten Ausführungsform des erfindungsgemäßen Codeeinstellungs-Schaltkreises.

AUSFÜHRLICHE BESCHREIBUNG

Bevor nun die vorliegende Erfindung beschrieben wird, wird zunächst mit Bezug auf Fig. 1 der Codeeinstellungs-Schaltkreis der japanischen provisorischen Patentveröffentlichung 4-150050 beschrieben. Der bekannte Codeeinstellungs-Schaltkreis weist eine Vielzahl von Feldeffekttransistorpaaren in Form von P-Kanal-MOS-Transistoren 11, 21, 12, 22 sowie 13 und 23 auf. Die Drainterminals der Transistoren eines jeden Paars sind zusammen an einen entsprechenden Knotenpunkt N1, N2 bzw. N3 angeschlossen und die Sourceterminals sind mit der Spannungsquelle VDD verbunden. Die Gateterminals der Transistoren 11, 12 und 13 sind für den Empfang eines negativen Schaltimpulses von einem externen Schaltkreis zusammengeschlossen. Die Knotenpunkte N1, N2 und N3 sind jeweils über Inverter 41, 42 und 43 mit den Gateterminals der Transistoren 21, 22, 23 und über die Inverter 71, 72 und 73 mit den jeweiligen Eingangsanschlüssen eines Decoders 10 verbunden, wo sie in einen entsprechenden digitalen Wert ungewandelt werden, welcher anschließend zur Einstellung einer Vergleichsspannung oder ähnlichem bei einem externen Schaltkreis verwendet wird. Die Knotenpunkte N1, N2 und N3 sind ferner über die Übertragungswege vom Drainanschluß zum Sourceanschluß der N-Kanal-MOS-Transistoren 31, 32, 33 mit dem jeweiligen Dünnschicht-Widerstand 51, 52 bzw. 53, der Masse oder einer Vergleichsspannung verbunden. Jeder der Transistoren 11, 12, 13 weist einen Einschaltwiderstand von mehr als 1000 Ohm auf und jeder der Dünnschicht-Widerstände hat einen Widerstand von 50 Ohm. Ansprechend auf den negativen Schaltimpuls werden die Transistoren 11, 12, 13 kurzzeitig eingeschaltet, wodurch bewirkt wird, daß die entsprechenden Knotenpunkte N1, N2 und N3 auf einen niedrigen Spannungspegel abgesenkt werden und die Gateterminals der P-MOS-Transistoren 21, 22 und 23 auf einen hohen Spannungspegel gebracht werden. Sobald die Transistoren 11, 12 und 13 anschließend abgeschaltet werden erfolgt ein kurzer Spannungsanstieg an den entsprechenden Knotenpunkten. Dies hat einen kurzzeitigen Spannungabfall an den Gateterminals der Transistoren 21, 22 und 23 zum Resultat, wodurch diese vorgespannt und somit in einen leitfähigen Zustand gebracht werden. Die entsprechenden Knotenpunkte werden somit auf einem niedrigen Potential gehalten, wodurch hohe Potentiale durch die Inverter 71, 72 und 73 an den Decoder 10 übertragen werden.

Jedes der Knotenpunktpotentiale kann zur Übertragung eines niedrigen Potentials an den Decoder 10 auf einem hohen Pegel eingestellt werden, indem der entsprechende Dünnschicht-Widerstand entfernt wird. Dies erfolgt durch Durchbrennen - oder auch "Trimmen" genannt - der Dünnschicht-Widerstände durch die Anlegung eines Spannungsimpulses an den Anschlußterminals 61, 62, 63, welche jeweils mit den Übergängen zwischen den Dünnschicht-Widerständen 51, 52, 53 und den N-MOS-Transistoren 31, 32, 33 verbunden sind. Die Gateterminals dieser N-MOS-Transistoren sind mit der Sourcespannung VDD vorgespannt. Alternativ können die Gateterminals dieser N-MOS-Transistoren jeweils mit dem entsprechenden Knotenpunkt N1, N2 bzw. N3 verbunden sein. Da der diffundierte Drainbereich der P-MOS-Transistoren 21, 22, 23 einen in Vorwärtsrichtung betriebenen P-N-Zonenübergang bildet, würde die Spannungsversorgungskapazität der Sourcespannung VDD an die Anschlußterminals gekoppelt. Als Ergebnis weist ein Durchbrenn-Spannungsimpuls, welcher an jedem Anschlußterminal angelegt wird, einen langsame Anstiegszeit auf, wodurch eine nicht ausreichende Energieversorgung des entsprechenden Dünnschicht-Widerstands bewirkt wird, so daß dieser nicht durchbrennt. Die Wirkung der N-Kanal-MoS-Transistoren 31, 32, 33 besteht aus diesem Grund darin, die Kopplung der Spannungsversorgungskapazität der Sourcespannung VDD über die P-MOS-Transistoren 21, 22, 23 an die entsprechenden Anschlußterminals zu verhindern, damit die Anlegung der Durchbrenn- Spannungsimpulse an die Anschlußterminals ohne jegliche Kapazität möglich ist und die Anschlußterminals somit innerhalb einer festgelegten Zeit den erforderlichen Spannungspegel erreichen können.

Wenn andererseits die Durchbrenn-Spannung an jedes Anschlußterminal angelegt wird, erfolgt ein scharfer Anstieg der Impedanz des Anschlußterminals, und es wird ein Rauschimpuls bei der Durchbrenn-Spannung erzeugt. Falls der Rauschimpuls eines Anschlußterminals groß ist, würde der P-N-Zonenübergang des entsprechenden N-MOS-Transistors zerstört, wodurch ein Trimmversagen bewirkt würde.

Wie es in Fig. 2 dargestellt ist, bei welcher identische Bauteile aus Fig. 1 mit den gleichen Bezugszeichen bezeichnet sind, löst eine erste erfindungsgemäße Ausführungsform das oben erwähnte Problem durch Vorsehen von P-N-Zonenübergangsdioden 81, 82, 83 zwischen den jeweiligen N-MOS-Transistoren 31, 32 bzw. 33 und den Dünnschicht-Widerständen 51, 52 bzw. 53 auf die Weise, daß Ströme aus Richtung der N-MOS-Transistoren zu den entsprechenden Dünnschicht-Widerständen fließen. Die Anschlußterminals 61, 62, 63 sind jeweils mit den Kathodenanschlüssen der Dioden 81, 82 bzw. 83 verbunden.

Gemäß einem Experiment zeigte die Anlegung eines Durchbrenn- Spannungsimpulses von 10 Volt mit einer Dauer von 1,5 ms an einem Ende der Anschlußterminals 61, 62, 63, daß ein Rausch- Spannungsimpuls von 23,1 Volt mit einer Dauer von 100 ns erzeugt wird. Die Durchbruchsspannung eines jeden N-MOS-Transistors 31, 32 und 33 beträgt 19 Volt. Aus diesem Grund weist jede der Dioden 81, 82, 83 eine Durchbruchsspannung von mehr als 24 Volt auf, sobald sie in Rückwärtsrichtung betrieben wird, damit die Anlegung des Rauschimpulses an den entsprechenden N-MOS-Transistor verhindert wird.

Alternativ können Widerstände 91, 92, 93 anstelle der Dioden 81, 82, 83 verwendet werden, wie es in Fig. 3 dargestellt ist. Der Wert eines jeden dieser Widerstände beträgt 50 Ohm, wobei dieser Wert höher als der Widerstand (für gewöhnlich 10 Ohm) der Diffusionsschicht des Sourceanschlusses der N-MOS-Transistoren 31, 32 und 33 ist, sobald ein Lawinendurchbruch auf tritt. Als Ergebnis wird der 23-Volt starke Rauschimpuls, der bei der Anlegung einer Durchbrenn-Spannung erzeugt wird, in einem Verhältnis von 1 : 5 geteilt, und jeder der N-MOS-Transistoren 31, 32, 33 wird unter eine Spannung von ungefähr 3,8 Volt gesetzt, wobei diese Spannung niedriger als die Durchbruchspannung der N-MOS-Transistoren ist. Die Verwendung von Widerständen 91, 92, 93 anstelle der Dioden 81, 82, 83 ist aus Herstellungssicht vorteilhaft, da hier die gleichen Werkstoffe wie bei den Gateterminals der MOS-Transistoren, wie z. B. Polysilizium oder Polyside, verwendet werden können.


Anspruch[de]

1. Ein Codeeinstellungs-Schaltkreis, welcher folgendes aufweist:

- eine Vielzahl von Anschlußterminals (61, 62, 63), wobei an jedes ein Spannungsimpuls angelegt ist;

- eine Vielzahl von Dünnschicht-Widerständen (51, 52, 53), welche jeweils einem Anschlußterminal entsprechen, wobei jeder dieser Dünnschicht-Widerstände zwischen dem entsprechenden Anschlußterminal und einer Vergleichsspannung angeschlossen ist;

- eine Vielzahl von ersten Transistoren (11, 12, 13) eines ersten Konduktivitätstyps, wobei die Transistoren so angepaßt sind, daß sie beim Ansprechen auf einen Schaltimpuls leitfähig werden;

- eine Vielzahl von zweiten Transistoren (21, 22, 23) des ersten Konduktivitätstyps, welche den ersten Transistoren entsprechen, wobei jeder der zweiten Transistoren einen Übertragungsweg aufweist, welcher mit dem Übertragungsweg des entsprechenden ersten Transistors zwischen einer Spannungsquelle und einem entsprechenden Knotenpunkt aus einer Vielzahl von Knotenpunkten parallel geschaltet ist;

- eine Vielzahl von Invertern (41, 42, 43), welche jeweils dem entsprechenden zweiten Transistor und Knotenpunkt entsprechen, wobei jeder der Inverter zwischen dem jeweiligen Knotenpunkt und dem Gateterminal des entsprechenden zweiten Transistors angeschlossen ist;

- eine Vielzahl von dritten Transistoren (31, 32, 33) eines zweiten Konduktivitätstyps, welcher dem ersten Konduktivitätstyp entgegengesetzt ist, wobei jeder dieser dritten Transistoren dem jeweiligen Knotenpunkt entspricht und jeder dieser dritten Transistoren einen Übertragungsweg, der an einem Ende an den entsprechenden Knotenpunkt angeschlossen ist, sowie ein Gateterminal aufweist, das vorgespannt ist, so daß der dritte Transistor die Verbindung der Spannungsquelle über einen entsprechenden der zweiten Transistoren mit einem entsprechenden Anschlußterminal verhindert, dadurch gekennzeichnet, daß

eine Vielzahl von Blockiervorrichtungen (81, 82, 83; 91, 92, 93), welche jeweils diesen dritten Transistoren und Anschlußterminals entsprechen, vorgesehen ist, wobei jede dieser Blockiervorrichtungen zwischen dem anderen Ende des Übertragungswegs des entsprechenden dritten Transistors und dem entsprechenden Anschlußterminal angeschlossen ist und zur Verhinderung der Anlegung eines Rauschimpulses am entsprechenden dritten Transistor dient, wobei der Rauschimpuls beim Anlegen des Spannungsimpulses am entsprechenden Anschlußterminal erzeugt wird; und weiter dadurch gekennzeichnet, daß

Erzeugungsvorrichtungen (71, 72, 73, 10) für das Erzeugen eines Digitalsignals, welches einem Satz verschiedener, an den Knotenpunkten anliegenden Spannungen entspricht, vorgesehen ist;

wobei jede der Blockiervorrichtungen eine Diode (81, 82, 83) aufweist, welche so angeschlossen ist, daß ein Strom aus Richtung des entsprechenden dritten Transistors zum jeweiligen Anschlußterminal fließt.







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