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Dokumentenidentifikation DE19943145A1 21.12.2000
Titel Verfahren zum Adressieren eines Speichers in einem Prozessorsystem und entsprechendes Prozessorsystem
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schmandt, Bernd, 51147 Köln, DE
Vertreter Patentanwälte Dr. Graf Lambsdorff & Dr. Lange, 81673 München
DE-Anmeldedatum 09.09.1999
DE-Aktenzeichen 19943145
Offenlegungstag 21.12.2000
Veröffentlichungstag im Patentblatt 21.12.2000
IPC-Hauptklasse G06F 12/02
IPC-Nebenklasse G06F 13/16   
Zusammenfassung In einem Prozessorsystem werden Adressen generiert, welche als Adreßwörter über einen Adreßbus (12) an die zu adressierenden Speicher (13, 14) übermittelt werden, indem an die einzelnen Adreßbusleitungen des Adreßbus (12) abhängig von dem Adreßwort entweder eine hohe oder eine niedrige Spannung angelegt wird. Dabei werden die Adressen derart generiert oder codiert, daß sich mit jeder neuen Adresse lediglich auf einer der Adreßbusleitungen die angelegte Spannung verändert. Hierzu kann beispielsweise eine Gray-Codierung der Adreßwörter verwendet werden.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Verfahren zum Adressieren eines Prozessorsystems nach dem Oberbegriff des Anspruches 1 sowie ein entsprechendes Prozessorsystem nach dem Oberbegriff des Anspruches 6.

In Prozessorsystemen werden Adressen generiert, die über einen Adreßbus einem zu adressierenden Speicher zugeführt werden, um auf einen durch die Adresse definierten Speicherbereich des Speichers zugreifen zu können. In herkömmlichen Prozessorsystemen sind die Adressen in der Regel binär codiert. Die binär-codierten Adressen werden über einen mehrere Adreßbusleitungen aufweisenden Adreßbus übertragen, wobei durch jede binär-codierte Adresse festgelegt ist, an welche dieser Adreßbusleitungen eine hohe Spannung (entsprechend dem Wert "1") und an welche dieser Adreßbusleitungen eine niedrige Spannung bzw. das Massepotential (entsprechend dem Wert "0") anzulegen ist. Entspricht die generierte Adresse beispielsweise bei einem Adreßbus mit vier Adreßbusleitungen dem binären Adreßwort "0100", wird nur an die der Stelle mit dem Wert "1" entsprechende Adreßbusleitung eine Signalspannung angelegt, während die den anderen Stellen dieses binär-codierten Adreßworts entsprechenden Adreßbusleitungen auf das Massepotential gelegt werden.

Häufig wird in derartigen Prozessorsystemen der auszuführende Programmcode größtenteils linear abgearbeitet, d. h. nach der Abarbeitung einer Adresse #n werden anschließend die Adressen #n+1, #n+2 . . . abgearbeitet. Aufgrund der Binärcodierung unterscheiden sich jedoch aufeinanderfolgende Adressen in der Regel um mehr als ein Bit, wie nachfolgend für einen Adreßbus mit vier parallelen Adreßbusleitungen verdeutlicht wird:

Adresse #0 = 0000

Adresse #1 = 0001

Adresse #2 = 0010

Adresse #3 = 0011

Adresse #4 = 0100

Adresse #5 = 0101

Adresse #6 = 0110

Adresse #7 = 0111

Adresse #8 = 1000

Adresse #9 = 1001

Adresse #10 = 1010

Adresse #11 = 1011

Adresse #12 = 1100

Adresse #13 = 1101

Adresse #14 = 1110

Adresse #15 = 1111

Allgemein treten bei einem Adreßbus der Breite n bei einem Durchlauf der Adressen #0 bis #2n-1 näherungsweise 2*2n Signalwechsel auf den Adreßbusleitungen des Adreßbus auf. Wird angenommen, daß sämtliche Adreßbusleitungen dieselbe Kapazität C aufweisen, ergibt sich für sämtliche Signalwechsel eine durch Umladungen verursachte Verlustarbeit von Pv = U*C*2*2n, wobei U der für eine binäre "1" an eine entsprechende Adreßbusleitung anzulegenden Spannung entspricht.

Allgemein ändern sich in Prozessorsystemen die Zustände von Adreß- und Datenbusleitungen mit einer ähnlichen Häufigkeit wie die Zustände der Taktleitungen des Prozessorsyystems, so daß bei entsprechend großen Kapazitäten der Adreß- und Datenbusleitungen die Verlustleistung Pv auf den Bussen relativ groß werden kann.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Möglichkeit anzugeben, mit der die Verlustleistung auf dem Adreßbus minimiert werden kann.

Diese Aufgabe wird gemäß der vorliegenden Erfindung durch ein Verfahren zum Adressieren eines Speichers in einem Prozessorsystem mit den Merkmalen des Anspruches 1 bzw. ein entsprechendes Prozessorsystem mit den Merkmalen des Anspruches 6 gelöst. Die Unteransprüche definieren jeweils bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.

Erfindungsgemäß wird sichergestellt, daß sich die für jede Adresse generierten Adreßwörter lediglich in einem Bit unterscheiden, so daß mit jeder neuen Adresse lediglich auf einer der Adreßbusleitungen die angelegte Spannung verändert werden muß.

Dies kann beispielsweise ohne zusätzlichen Hardwareaufwand bereits bei der Entwicklung des abzuarbeitenden Programmcodes gewährleistet werden, wenn darauf geachtet wird, daß häufig ausgeführte und auf einen sehr lokalen Adreßbereich konzentrierte Programmteile, wie insbesondere Leerschleifen, in einen Adreßbereich gelegt werden, der ermöglicht, daß sich mit jeder neuen Adresse lediglich ein Adreßbit verändert.

Davon unabhängig ist besonders vorteilhaft, wenn die in binär-codierter Form vorliegenden Adreßwörter oder Adressen derart umcodiert werden, daß sich die Adreßwörter aufeinanderfolgender Adressen lediglich in einem Adreßbit unterscheiden. Zu diesem Zweck wird ein sogenannter einstufiger Code, wie beispielsweise der Gray-Code, verwendet. Der zusätzliche Implementierungsaufwand für einen derartigen Gray-Coder ist äußerst gering, da beispielsweise für einen Adreßbus der Breite n lediglich n-1 XOR-Gatter für die Umcodierung der binär-codierten Adreßwörter benötigt werden.

Die vorliegende Erfindung kann überall dort vorteilhaft eingesetzt werden, wo die Vermeidung von Verlustleistung und das Einsparen elektrischer Energie von besonderer Bedeutung ist, wie beispielsweise in batteriebetriebenen Geräten (z. B. der mobilen Kommunikation), wobei der Einfluß der Erfindung auf die Verringerung der Verlustleistung wesentlich von der relativen Größe der Kapazitäten der einzelen Adreßbusleitungen abhängt.

Die Erfindung wird nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die Zeichnung näher erläutert.

Fig. 1 zeigt ein Blockschaltbild eines Prozessorsystems gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung,

Fig. 2 zeigt ein Blockschaltbild eines Prozessorsystems gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung, und

Fig. 3 zeigt eine Darstellung zur Erläuterung des Gray-Codes.

Das in Fig. 1 gezeigte Prozessorsystem umfaßt eine Mikroprozessoreinheit 1, die über einen Datenbus 10, einen Steuerbus 11 und einen Adreßbus 12 mit einem Programmspeicher 13 und einem Datenspeicher 14 sowie gegebenenfalls weiteren (in Fig. 1 nicht gezeigten) Einheiten, wie beispielsweise einer Ein-/Ausgabeeinheit usw., verbunden ist. Der Programmspeicher 13 enthält den abzuarbeitenden Programmcode, während in dem Datenspeicher 14 die jeweils benötigten Variablen stehen. Über den unidirektionalen Adreßbus 12 wird von der Mikroprozessoreinheit 1 die gewünschte Speicheradresse angegeben. Über den Kontrollbus 11 wird hingegen festgelegt, ob ein Schreib- oder Lesevorgang durchgeführt werden soll, während über den bidirektionalen Datenbus 10 der Datenaustausch stattfindet.

Die Mikroprozessoreinheit 1 umfaßt im wesentlichen drei Funktionsblöcke, nämlich eine Ablaufsteuerung 2, eine Ausführungseinheit 3 und eine Busschnittstelle 6.

Die Ablaufsteuerung 2 umfaßt einen Befehlsdecoder und einen Programmzähler, wobei der Programmzähler die Befehle des auszuführenden Programms nacheinander aufruft, während der Befehlsdecoder anschließend die zur Ausführung der einzelnen Befehle erforderlichen Schritte auslöst.

Beim Starten eines Programms wird der Programmzähler auf die Startadresse gesetzt. Diese Adresse wird ausgehend von der Ablaufsteuerung 2 über einen Adreßbus-Treiber 9 der Busschnittstelle 6 und den Adreßbus 12 an den jeweils zu adressierenden Speicher übertragen. Bei einem auf dem von einem Steuerbus-Treiber 8 angesteuerten Steuerbus 11 übertragenen Lesesignal wird der Inhalt der von der übertragenen Adresse adressierten Speicherzelle oder Speichereinheit auf den von einem Datenbus-Treiber 7 angesteuerten Datenbus 10 ausgelesen und in dem Befehlsdecoder der Ablaufsteuerung 2 gespeichert. Der Befelsdecoder löst dann die zur Befehlsdurchführung erforderlichen Operationen aus und setzt mach Ausführung eines Befehls den Programmzähler auf die Adresse des nächsten Befehls.

Die Ausführungseinheit 3 umfaßt als wesentliche Komponente eine ALU-Recheneinheit (Algorithmic Logic Unit) 4, welche die einzelnen arithmetischen und logischen Befehle verarbeitet. Die hierzu erforderlichen Operanden stehen in einem Register 5 oder werden über den in Fig. 1 gezeigten internen Bus angelegt. Das Register 5 umfaßt einen Datenregisterblock und einen Adreßregisterblock.

Von der Ablaufsteuerung 2 werden die Adressen, wie bereits erwähnt worden ist, in der Regel in Form eines binärcodierten Adreßworts über den Adreßbus 12 übertragen. Dies hat jedoch zur Folge, daß sich zwei aufeinanderfolgende Adreßwörter in der Regel in mehr als einem Adreßbit unterscheiden.

Zur Reduzierung der Verlustleistung ist daher bei dem in Fig. 1 gezeigten Ausführungsbeispiel in den Adreßbus-Treiber 9 ein Coder integriert, der die binär-codierten Adreßwörter gemäß einem einstufigen Code umcodiert, bei dem sich zwei unmittelbar aufeinanderfolgende Adressen #n und #n+1 stets in lediglich einem Adreßbit unterscheiden. Bei dem vorliegenden Ausführungsbeispiel handelt es sich bei diesem Coder insbesondere um einen Gray-Coder, der die binär-codierten Adreßwörter in die entsprechenden Gray-Codewörter umsetzt.

Zur Verdeutlichung dieser Vorgehensweise ist sind Fig. 3 für das Beispiel eines Adreßbus 12 mit der Breite 4 die möglichen binären Adreßwörter mit den entsprechenden Gray-codierten Adreßwörtern dargestellt. Ebenso ist in Fig. 3 der Vollständigkeit halber zu jedem Adreßwort der hexadezimale Code dargestellt. Aus Fig. 3 ist ersichtlich, daß sich stets zwei aufeinanderfolgende Adressen um lediglich ein Adreßbit voneinander unterscheiden. Die Verwendung des Gray-Codes ist somit besonders dann vorteilhaft, wenn der abzuarbeitende Programmcode im wesentlichen linear, d. h. die Adresse #n+1 nach der Adresse #n und die Adresse #n+2 nach der Adresse #+1 usw., abgearbeitet wird und Sprünge relativ selten auftreten.

Auch bei der Gray-Codierung der zu übertragenden Adressen wird durch jedes Adreßwort angegeben, welche der einzelnen Adreßbusleitungen des Adreßbus 12 mit einem hohen Spannungspegel und welche mit einem niedrigen Spannungspegel zu belegen sind. Dabei wird ein hoher Spannungspegel an diejenigen Adreßbusleitungen angelegt, für die in dem jeweiligen Adreßwort der Wert "1" gesetzt ist, während an alle anderen Adreßbusleitungen ein niedriger Spannungspegel (d. h. das Massepotential) angelegt wird.

Da zwischen aufeinanderfolgenden Adressen auf sämtlichen Adreßbusleitungen des Adreßbus 12 jeweils lediglich ein Spannungswechsel auftritt, treten bei einem Adreßbus der Breite n während eines kompletten Durchlaufs von der Adresse #0 bis zur Adresse #2n-1 insgesamt lediglich 2n Signalwechsel auf den Adreßbusleitungen auf, wodurch die bei der Übertragung von binär-codierten Adreßwörtern auftretende Verlustleistung halbiert werden kann.

Selbstverständlich kann der in Fig. 1 gezeigte Gray-Coder auch separat von dem Adreßbus-Treiber 9 vorgesehen sein. Wichtig ist lediglich, daß die Umcodierung vor der Übertragung der Adreßwörter oder Adressen über den Adreßbus 12 stattfindet.

Der Gegenüberstellung der Binärcodes und Graycodes von Fig. 3 kann entnommen werden, daß die Umcodierung beispielsweise durch Verwendung von XOR-Gattern erfolgen kann, wobei hierzu bei einer Adreßbusbreite oder Adreßwortlänge von n lediglich n-1 XOR-Gatter erforderlich sind.

Anstelle des Einsatzes eines Gray-Coders ist auch denkbar, daß von der Ablaufsteuerung keine binär-codierten Adreßwörter, sondern bereits direkt Gray-codierte Adreßwörter ausgegeben werden, wozu wiederum Voraussetzung ist, daß auch der abzuarbeitenden Programmcode bereits Gray-codiert abgelegt ist.

Bei dem in Fig. 1 gezeigten Ausführungsbeispiel ist aufgrund der Übertragung der Gray-codierten Adressen erforderlich, daß die Informationen in den zu adressierenden Speichern 13, 14 nicht den binär-codierten Adreßwörtern entsprechend, sondern den Gray-codierten Adreßwörter entsprechend abgelegt sind.

Dies ist bei dem in Fig. 2 gezeigten Ausführungsbeispiel nicht erforderlich. Das in Fig. 2 gezeigte Ausführungsbeispiel unterscheidet sich von Fig. 1 lediglich darin, daß zwischen dem Adreßbus 12 und den zu adressierenden Speichern 13 und 14 jeweils ein Decoder 15 angeordnet ist, der die übertragenen Gray-codierten Adreßwörter wieder in binär-codierte Adreßwörter umsetzt, so daß die Speicher 13 und 14 wie bei herkömmlichen Prozessorsystemen den binärcodierten Adreßwörtern entsprechend belegt sein können. Dennoch ist eine Reduzierung der durch Umladungen auf den Adreßbusleitungen 12 bedingten Verlustleistung möglich, da über den deutlich überwiegenden Teil des Adreßbusses 12 die Gray-codierten Adreßwörter übertragen werden.

Neben den zuvor beschriebenen hardwaremäßigen Lösungen kann auch ohne Erweiterung der Hardware, d. h. ohne zusätzlichen Gray-Coder, bereits bei der Entwicklung des Programmcodes auf den Energieverbrauch geachtet werden. Dies betrifft insbesondere häufig ausgeführte Leerschleifen, die auf einen lokalen Adreßbereich begrenzt sind. Eine derartige Leerschleife kann beispielsweise gemäß folgender Syntax aufgebaut sein:



Loop: Jump Loop

D. h. bei Aufrufen der Prozedur "Loop" springt sich diese direkt wieder selbst an. Wird angenommen, daß es sich dabei um einen 2Byte-Befehl handelt (d. h. die Adreßwortbreite beträgt 16), kann dieser wie folgt codiert sein:



Adresse #n: Befehlscode: Jump



Adresse #n+1: Befehlsargument: Loop

D. h. der eigentliche Befehlscode für die Sprungprozedur ("Jump") ist in Form eines Maschinencodes unter der Adresse #n abgelegt, während unter der Adresse #n+1 das Sprungziel, nämlich wieder die Sprungprozedur ("Loop"), angegeben ist.

Gilt beispielsweise n = 0×0FFFHex = 0000 1111 1111 11112 und n+1 = 0×1000Hex = 0001 0000 0000 00002, würden auf dem Adreßbus abwechselnd die Adressen

0×7FFFHex = 0111 1111 1111 11112 und

0×8000Hex = 1000 0000 0000 00002 liegen, d. h. mit jeder neuen Adresse würde sich der Signalpegel aller 16 Adreßbusleitungen verändern, so daß dies hinsichtlich der dadurch hervorgerufenen Verlustleistung den ungünstigsten Fall darstellt.

Günstiger ist es, wenn bereits bei der Codeentwicklung darauf geachtet wird, daß derartige Leerschleifen oder andere Prozeduren, die sehr stark auf lokal beschränkte Adreßbereiche konzentriert sind, in derartige Adreßbereich gelegt werden, daß sich (auch ohne Gray-Codierung) bei Ausführung dieser Prozeduren mit jeder Adresse lediglich ein Adreßbit verändert. So könnte beispielsweise die oben beschriebene Leerschleife in den Adreßbereich mit n = 0×001EHex und n+1 = 0×001FHex gelegt werden, so daß auf dem Adreßbus 12 abwechselnd Adressen auftreten, die sich in lediglich einem Adreßbit unterscheiden. Bezugszeichenliste 1 Prozessoreinheit

2 Ablaufsteuerung

3 Verarbeitungseinheit

4 ALU-Einheit (Arithmetic Logic Unit)

5 Register

6 Busschnittstelle

7 Datenbus-Treiber

8 Steuerbus-Treiber

9 Adreßbus-Treiber mit Gray-Coder

10 Datenbus

11 Steuerbus

12 Adreßbus

13 Programmspeicher

14 Datenspeicher

15 Decoder


Anspruch[de]
  1. 1. Verfahren zum Adressieren eines Speichers in einem Prozessorsystem,

    umfassend die Schritte
    1. a) Generieren einer Adresse, und
    2. b) Übermitteln der Adresse an einen zu adressierenden Speicher (13, 14) über einen mehrere Adreßbusleitungen umfassenden Adreßbus (12), um auf einen der jeweiligen Adresse zugeordneten Speicherbereich des Speichers (13, 14) zuzugreifen, wobei die Adresse an den Speicher (13, 14) durch Anlegen einer hohen oder niedrigen Spannung an die einzelnen Adreßbusleitungen des Adreßbus (12) übermittelt wird,

      dadurch gekennzeichnet,

      daß die Adressen derart generiert und an den Speicher (13, 14) übermittelt werden, daß sich im Schritt b) mit jeder neuen Adresse lediglich auf einer der Adreßbusleitungen des Adreßbus (12) die angelegte Spannung verändert.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Adressen im Schritt b) an den zu adressierenden Speicher (13, 14) in codierter Form über die Adreßbusleitungen des Adreßbus (12) übermittelt werden, wobei die Codierung derart gewählt ist, daß sich mit jeder neuen Adresse lediglich auf einer der Adreßbusleitungen des Adreßbus (12) die angelegte Spannung verändert.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Adressen gemäß dem Gray-Code codiert und in Form eines Gray-codierten Adreßworts über die Adreßbusleitungen des Adreßbus (12) an den zu adressierenden Speicher (13, 14) übermittelt werden, wobei in dem Adreßwort jeweils ein Bit einer entsprechenden Adreßbusleitung zugeordnet ist, wobei an die einzelnen Adreßbusleitungen des Adreßbus (12) eine den einzelnen Bitwerten des Gray-codierten Adreßworts entsprechende Spannung angelegt wird.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Adressen in Übereinstimmung mit einem Programmcode generiert werden, wobei die Adressen bereits im Programmcode in Gray-codierter Form enthalten sind.
  5. 5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Adressen zunächst in Form eines binär-codierten Adreßworts generiert und anschließend in das entsprechende Gray-codierte Adreßwort umgesetzt und an den zu adressierenden Speicher (13, 14) übermittelt werden.
  6. 6. Prozessorsystem,

    mit einer Adressengeneratoreinrichtung (2) zum Generieren einer Adresse, und

    mit einer Adressenübermittlungseinrichtung (9) zum Übermitteln der Adresse an einen zu adressierenden Speicher (13, 14) über einen mehrere Adreßbusleitungen umfassenden Adreßbus (12), um auf einen der jeweiligen Adresse zugeordneten Speicherbereich des Speichers (13, 14) zuzugreifen, wobei die Adressenübermittlungseinrichtung (9) die Adresse an den Speicher (13, 14) durch Anlegen einer hohen oder niedrigen Spannung an die einzelnen Adreßbusleitungen des Adreßbus (12) übermittelt,

    dadurch gekennzeichnet,

    daß die Adressenübermittlungseinrichtung (9) die Adressen derart codiert an den zu adressierenden Speicher (13, 14) übermittelt, daß sich mit jeder neuen Adresse lediglich auf einer der Adreßbusleitungen des Adreßbus (12) die angelegte Spannung verändert.
  7. 7. Prozessorsystem nach Anspruch 6, dadurch gekennzeichnet, daß die Adressengeneratoreinrichtung (2) die Adressen in Übereinstimmung mit einem Programmcode generiert, wobei die Adressen im Programmcode in Gray-codierter Form enthalten sind.
  8. 8. Prozessorsystem nach Anspruch 6, dadurch gekennzeichnet, daß eine Codiereinrichtung (9) zum Codieren der über den Adreßbus (12) zu übermittelnden Adressen derart vorgesehen ist, daß sich mit jeder neuen Adresse lediglich auf einer der Adreßbusleitungen des Adreßbus (12) die angelegte Spannung verändert.
  9. 9. Prozessorsystem nach Anspruch 8, dadurch gekennzeichnet, daß die Codiereinrichtung in die Adressenübermittlungseinrichtung (9) integriert ist.
  10. 10. Prozessorsystem nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Codiereinrichtung (9) in Form eines Gray-Coders ausgestaltet ist, welcher die Adressen gemäß dem Gray-Code codiert, um somit jeweils ein Gray-codiertes Adreßwort zu erzeugen, wobei in dem Adreßwort jeweils ein Bit einer entsprechenden Adreßbusleitung zugeordnet ist, wobei die Adressenübermittlungseinrichtung (9) an die einzelnen Adreßbusleitungen des Adreßbus (12) jeweils eine den einzelnen Bitwerten des Gray-codierten Adreßworts entsprechende Spannung angelegt wird.
  11. 11. Prozessorsystem nach Anspruch 10, dadurch gekennzeichnet, daß die Adressengeneratoreinrichtung (2) die Adressen zunächst in Form eines binär-codierten Adreßworts generiert, und daß die Codiereinrichtung (9) jedes binär-codierte Adreßwort in ein entsprechendes Gray-codiertes Adreßwort umsetzt.
  12. 12. Prozessorsystem nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß in dem zu adressierenden Speicher (13, 14) Daten in Übereinstimmung mit den Gray-codierten Adreßwörtern abgelegt sind.
  13. 13. Prozessorsystem nach Anspruch 11,

    dadurch gekennzeichnet,

    daß in dem zu adressierenden Speicher (13, 14) Daten in Übereinstimmung mit den binär-codierten Adreßwörtern abgelegt sind, und

    daß zwischen dem Adreßbus (12) und den zu adressierenden Speicher (13, 14) eine Decodiereinrichtung (15) angeordnet ist, um die Gray-codierten Adreßwörter wieder in die entsprechenden binär-codierten Adreßwörter umzusetzen und dem zu adressierenden Speicher (13, 14) zuzuführen.






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