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Dokumentenidentifikation DE19934500A1 08.03.2001
Titel Synchroner integrierter Speicher
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Heyne, Patrick, 81541 München, DE;
Hein, Thomas, 81541 München, DE;
Partsch, Torsten, 81539 München, DE;
Marx, Thilo, 80997 München, DE
Vertreter Epping, Hermann & Fischer GbR, 80339 München
DE-Anmeldedatum 22.07.1999
DE-Aktenzeichen 19934500
Offenlegungstag 08.03.2001
Veröffentlichungstag im Patentblatt 08.03.2001
IPC-Hauptklasse G11C 11/407
Zusammenfassung Aus Speicherzellen MC augelesene Daten D1, D2 werden gleichzeitig in Speicherstufen Si eines FIFO-Speichers MEM zwischengespeichert und zu einem späteren Zeitpunkt aus diesem wieder gleichzeitig ausgelesen. Ausgabeeinheiten OC1, OC2 dienen der Ausgabe der ersten Daten D1 synchron mit positiven Flanken eines externen Taktes CLK und der zweiten Daten D2 synchron mit negativen Flanken des externen Takts CLK an einem Datenausgang P.

Beschreibung[de]

Die Erfindung betrifft einen synchronen integrierten Speicher, bei dem auszulesende Daten synchron mit einem externen Takt an einem Datenausgang ausgegeben werden.

Bei einigen synchronen Speichern, beispielsweise bei DDR (Double Data Rate)-SDRAMs (Synchronous Dynamic Random Access Memories) werden zwei Datenbits gleichzeitig aus den Speicherzellen ausgelesen, die am selben Datenausgang nacheinander, nämlich mit einer positiven und einer negativen Flanke eines dem Speicher zugeführten externen Taktes ausgegeben werden müssen. Bei derartigen Speichern kann es vorkommen, daß mehrere Paare von gleichzeitig ausgelesenen Datenbits zunächst zwischengespeichert werden müssen, bevor sie nacheinander am Datenausgang ausgegeben werden können.

Der Erfindung liegt die Aufgabe zugrunde, einen synchronen integrierten Speicher anzugeben, bei dem das Zwischenspeichern der gleichzeitig ausgelesenen Datenpaare und die sequentielle Ausgabe der einzelnen Datenbits mit den unterschiedlichen Flanken des externen Takts auf günstige Weise gelöst ist.

Diese Aufgabe wird mit einem synchronen integrierten Speicher gemäß Anspruch 1 gelöst.

Erfindungsgemäß ist zum Zwischenspeichern der aus den Speicherzellen ausgelesenen Daten ein First-In-First-Out (FIFO)- Speicher vorgesehen. Dies ist ein Speicher, aus dem die zwischengespeicherten Daten in derselben Reihenfolge wieder ausgelesen werden, in der sie hineingeschrieben wurden. In jeder Speicherstufe des FIFO-Speichers werden die beiden jeweils gleichzeitig ausgelesenen Daten gleichzeitig eingeschrieben und zu einem späteren Zeitpunkt wieder gleichzeitig ausgelesen. Die Synchronisierung des ersten Datums auf das erste Taktsignal erfolgt mit der ersten Ausgabeeinheit. Eine Synchronisierung der Ausgabe des zweiten Datums auf das zweite Taktsignal erfolgt mittels der zweiten Ausgabeeinheit. Die beiden Ausgabeeinheiten werden also zur Ausgabe der ersten und zweiten Daten aus sämtlichen Stufen des FIFO-Speichers verwendet. Da die Synchronisierung auf die beiden Taktsignale erst durch die Ausgabeeinheiten erfolgt, die ersten und zweiten Daten aus der Speicherstufe des FIFO-Speichers jedoch jeweils gleichzeitig ausgegeben werden, kann der FIFO-Speicher sehr einfach aufgebaut werden. Wegen der gleichzeitigen Ausgabe der ersten und zweiten Daten ist nämlich für jede Speicherstufe nur ein Ausgangssteuersignal notwendig, durch welches die Ausgabe beider jeweils zwischengespeicherter Daten gesteuert wird.

Nach einer Weiterbildung steuert das erste Taktsignal die erste Ausgabeeinheit in einer Weise an, daß diese die ersten Daten synchron mit einer ersten Flankenart eines externen Takts am Datenanschluß ausgibt. Das zweite Taktsignal steuert die zweite Ausgabeeinheit in einer Weise an, daß diese die zweiten Daten synchron mit einer zweiten Flankenart des externen Takts am Datenanschluß ausgibt.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Es zeigen:

Fig. 1 den Ausgabedatenpfad eines Ausführungsbeispiels des synchronen Speichers,

Fig. 2 Dekoderschaltungen zur Erzeugung von in Fig. 1 enthaltenen Steuersignalen eines FIFO-Speichers und

Fig. 3 Signalverläufe von Steuersignalen aus Fig. 1.

Fig. 1 zeigt Speicherzellen MC des erfindungsgemäßen synchronen integrierten Speichers, beispielsweise eines DDR- SDRAMs, die über einen FIFO-Speicher MEM und zwei Ausgabeeinheiten OC1, OC2 mit einem Datenausgang P verbunden sind. Der FIFO-Speicher MEM dient zum Zwischenspeichern von aus den Speicherzellen MC auszulesenden Daten D1, D2. Er weist mehrere Speicherstufen S0, S1, S2 auf, von denen in Fig. 1 lediglich drei dargestellt wurden. Jede Speicherstufe Si weist eine Eingangssschaltung In, einen Speicherbereich M und eine Ausgangsschaltung Out auf. Die Eingangsschaltungen In werden über je ein Eingangssteuersignal I0, I1, I2 und die Ausgangsschaltungen Out über je ein Ausgangssteuersignal O0, O1, O2 angesteuert.

Aus den Speicherzellen MC werden bei einem Lesezugriff nacheinander mehrere Paare von Datenbits D1, D2 ausgelesen. Das erste Datum D1 und das zweite Datum D2 jedes Datenpaares wird gleichzeitig von den Speicherzellen MC zum FIFO-Speicher MEM übertragen und dort in einer der Speicherstufen Si gespeichert. In welcher Speicherstufe das Zwischenspeichern erfolgt, wird über die Eingangssteuersignale Ii bestimmt. Bei dem in Fig. 1 dargestellten FIFO-Speicher MEM erfolgt das Zwischenspeichern eines als erstes aus den Speicherzellen MC ausgelesenen Datenpaares D1, D2 in die erste Speicherstufe S0. Die nachfolgend ausgelesenen Datenpaare werden in die jeweils nachfolgenden Speicherstufen eingeschrieben. Das Auslesen aus dem FIFO-Speicher MEM erfolgt, wie bei FIFO-Speichern üblich, in der selben Reihenfolge, wie die Daten zuvor in diesen eingeschrieben worden sind. Dabei werden die beiden Daten D1, D2 jedes Paares aus der jeweiligen Speicherstufe Si jeweils gleichzeitig an je einem Ausgang der Ausgangsschaltung Out in Abhängigkeit des zugehörigen Ausgangssteuersignals Oi ausgegeben.

In Fig. 1 ist ein erster Ausgang jeder Ausgangsschaltung Out, der zur Ausgabe des jeweils zwischengespeicherten ersten Datums D1 dient, über die erste Ausgabeeinheit OC1 mit dem Datenausgang P verbunden, während ein zweiter Ausgang jeder Ausgabeschaltung Out, der zur Ausgabe des jeweils zwischengespeicherten zweiten Datums D2 dient, über die zweite Ausgabeeinheit OC2 mit dem Datenausgang P verbunden ist. Die erste Ausgabeeinheit OC1 gibt das vom FIFO-Speicher MEM zugeführte erste Datum D1 synchron mit einer steigenden Flanke eines externen Takts am Datenausgang P aus. Die zweite Ausgabeeinheit OC2 gibt das ihr jeweils vom FIFO-Speicher MEM zugeführte zweite Datum D2 synchron mit einer negativen Taktflanke des externen Takts am Datenausgang P aus. Hierzu ist die erste Ausgabeeinheit OC1 durch einen ersten Takt R gesteuert, der identisch mit dem externen Takt ist.

Die zweite Ausgabeeinheit OC2 weist eine mit dem ersten Takt R getaktete Eingangsschaltung In, einen Speicherbereich M zum Zwischenspeichern des ihr zugeführten zweiten Datums D2 und eine Ausgangsschaltung Out auf, die mit einem zweiten Takt F getaktet ist, der invers zum ersten Takt R ist.

Die beiden jeweils gleichzeitig vom FIFO-Speicher MEM an die beiden Ausgabeeinheiten OC1, OC2 übermittelten Daten, D1, D2 gelangen dort gleichzeitig an. Das erste Datum D1 wird mit der positiven Flanke des ersten Takts R durch die erste Ausgabeeinheit OC1 unmittelbar am Datenausgang P ausgegeben. Das zweite Datum D2 wird mit der positiven Flanke des ersten Takts R über die Eingangsschaltung In der zweiten Ausgabeeinheit OC2 zunächst in deren Speicherbereich M zwischengespeichert. Das zweite Datum D2 wird erst mit der positiven Flanke des zweiten Takts F am Datenausgang P ausgegeben. Der Speicherbereich M der zweiten Ausgabeeinheit OC2 und deren beschriebene Ansteuerung durch den ersten Takt R und den zweiten Takt F ermöglicht es, während der Ausgabe des zweiten Datums D2 aus dem Speicherbereich M der zweiten Ausgabeeinheit OC2 bereits das nächste Datenpaar D1, D2 aus einer der Speicherstufen Si des FIFO-Speichers MEM zu den Ausgabeeinheiten OC1, OC2 zu übertragen. Auf diese Weise ist eine schnelle Ausgabe der Daten gewährleistet.

Fig. 3 zeigt die Verläufe einiger der in Fig. 1 gezeigten Signale. Dabei wurde angenommen, daß der FIFO-Speicher MEM vier Speicherstufen Si aufweist. Dargestellt ist der externe Takt CLK, der erste Takt R, der synchron zum externen Takt CLK ist, und der zweite Takt F, der invers zum externen Takt CLK ist. Weiterhin dargestellt sind die Ausgangssteuersignale Oi der vier Speicherstufen Si sowie ein codiertes Ausgabesignal O, auf das bezüglich Fig. 2 weiter unten noch eingegangen wird. Die von den Speicherzellen MC gleichzeitig gelieferten beiden Daten D1, D2 sind zuvor bereits in aufsteigender Reihenfolge in den Speicherstufen Si des FIFO-Speichers MEM gespeichert worden. Mit einem jeweils positiven Pegel des Ausgangssteuersignals Oi wird das zwischengespeicherte Datenpaar D1, D2 aus der jeweiligen Speicherstufe Si über die zugehörige Ausgangsschaltung Out an die Ausgabeeinheiten OC1, OC2 weitergeleitet. Fig. 3 ist zu entnehmen, daß die von der jeweiligen Speicherstufe Si gelieferten ersten Daten D1 noch von deren Ausgangsschaltung Out getrieben werden, wenn die positive Flanke des externen Takts CLK auftritt und somit eine Ausgabe am Datenausgang P erfolgt. Dagegen tritt die negative Flanke des externen Takts CLK erst auf, nachdem bereits die nächstfolgende Speicherstufe Si mit der Ausgabe ihrer Daten D1, D2 begonnen hat. Da allerdings das zweite Datum D2 mit der positiven Flanke des ersten Takts R in der zweiten Ausgabeeinheit OC2 zwischengespeichert wurde, kann dieses anschließend mit der positiven Flanke des zweiten Takts F am Datenausgang P ausgegeben werden. Somit erfolgt die Übertragung der Daten zwischen dem FIFO-Speicher MEM und den Ausgabeeinheiten OC1, OC2 einerseits und den Ausgabeeinheiten und dem Datenausgang P andererseits jeweils gleichzeitig.

Fig. 2 zeigt einen Eingangsdekoder DECI zur Dekodierung der Eingangssteuersignale Ii aus Fig. 1 aus einem dem Eingangsdekoder DECI zugeführten Eingangssignal I der Breite n Bit. Fig. 2 zeigt außerdem einen entsprechenden Ausgangsdekoder DECO, der wie der Eingangsdekoder DECI Bestandteil des Speichers ist, dem das Ausgabesignal O der Breite n Bit zugeführt wird und der daraus die Ausgangssteuersignale Oi für die Speicherstufen Si des FIFO-Speichers MEM dekodiert. Im vorliegenden Fall sind vier Speicherstufen Si vorhanden, so daß n = 2 gilt. Der Zustand des Ausgabesignals O für die verschiedenen Kodierungen ist in Fig. 3 eingetragen.

Da gemäß Fig. 1 die Synchronisierung der Ausgabe der beiden Daten D1, D2 erst durch die Ausgabeeinheiten OC1, OC2 erfolgt, und nicht bereits beim Auslesen der zwischengespeicherten Daten aus dem FIFO-Speicher MEM, kann bei der Erfindung vorteilhafterweise vor der Ansteuerung der Speicherstufen Si die beschriebene Dekodierung sowohl der Eingangssteuersignale Ii als auch der Ausgangssteuersignale Oi erfolgen, ohne daß dadurch das Timing der am Datenausgang P ausgegebenen Daten beeinflußt wird. Die Dekoderschaltungen DECI, DECO befinden sich also nicht im zeitkritischen Pfad, der für die Synchronität der Daten am Datenausgang P maßgeblich ist. Daher ist es auch unerheblich, daß die Dekoderschaltungen für unterschiedliche Werte des Eingangssignals I bzw. des Ausgabesignals O unterschiedliche Dekodierzeiten benötigen, wie dies allgemein bei Dekoderschaltungen der Fall ist. Eine Realisierung des Speichers mit den in Fig. 2 dargestellten Dekoderschaltungen DECI, DECO bietet sich vor allem dann an, wenn die Erzeugung der Steuersignale Ii, Oi für den FIFO- Speicher MEM örtlich von diesem getrennt ist, so daß ein zu großer Flächenbedarf entstünde, wenn die Eingangssteuersignale Ii bzw. Ausgangssteuersignale Oi unkodiert von der entsprechenden Generatorschaltung zum FIFO-Speicher MEM übertragen werden müßten. Hierfür wäre eine weitaus größere Anzahl von Verbindungsleitungen notwendig, als wenn das Eingangssignal I bzw. das Ausgangssignal O, die den Steuersignalen in codierter Form entsprechen, von der entsprechenden Generatorschaltung zu den Dekoderschaltungen DECI, DECO übertragen werden, die vorzugsweise unmittelbar am FIFO-Speicher angeordnet sind.

Durch die beiden Ausgabeeinheiten OC1, OC2, die die Synchronisierung der auszulesenden Daten auf den externen Takt CLK vornehmen, ergibt sich ein einfacher Aufbau der Speicherstufen Si. Jeder von ihnen muß zum Zwischenspeichern und zum anschließenden Ausgeben der Datenpaare D1, D2 jeweils nur ein Eingangssteuersignal Ii und ein Ausgangssteuersignal Oi zugeführt werden. Die Steuersignale Ii, Oi der Speicherstufen Si dienen also lediglich der Auswahl der jeweiligen Speicherstufe beim Einschreiben bzw. Auslesen der Daten aus dem FIFO- Speicher MEM. Die Synchronisierung auf den externen Takt CLK erfolgt, vom FIFO-Speicher MEM getrennt, durch die Ausgabeeinheiten OC1, OC2.


Anspruch[de]
  1. 1. Synchroner integrierter Speicher
    1. - mit Speicherzellen (MC),
    2. - mit einem First-In-First-Out-(FIFO-)Speicher (MEM) mit wenigstens zwei Speicherstufen (Si), die jeweils zum gleichzeitigen Zwischenspeichern zweier aus den Speicherzellen (MC) ausgelesener Daten (D1, D2) dienen,
    3. - bei dem jede Speicherstufe (Si) einen ersten Ausgang zur Ausgabe des jeweils zwischengespeicherten ersten Datums (D1) und einen zweiten Ausgang zur gleichzeitigen Ausgabe des jeweils zwischengespeicherten zweiten Datums (D2) aufweist,
    4. - mit einer ersten Ausgabeeinheit (OC1), die eingangsseitig mit den ersten Ausgängen aller Speicherstufen (Si) des FIFO-Speichers (MEM) verbunden ist und die das jeweils von dort empfangene erste Datum (D1) in Abhängigkeit eines ersten Taktsignals (R) an einem Datenausgang (P) ausgibt,
    5. - und mit einer zweiten Ausgabeeinheit (OC2), die eingangsseitig mit den zweiten Ausgängen aller Speicherstufen (Si) des FIFO-Speichers (MEM) verbunden ist, die ein Register (M) enthält zum Zwischenspeichern des jeweils vom FIFO- Speicher (MEM) empfangenen zweiten Datums (D2) und die dieses anschließend in Abhängigkeit eines zweiten Taktsignals (F) am Datenausgang (P) ausgibt.
  2. 2. Synchroner integrierter Speicher nach Anspruch 1,
    1. - dessen erstes Taktsignal (R) die erste Ausgabeeinheit (OC1) in einer Weise ansteuert, daß diese die ersten Daten (D1) synchron mit einer ersten Flankenart eines externen Takts (CLK) am Datenanschluß (P) ausgibt,
    2. - und dessen zweites Taktsignal (F) die zweite Ausgabeeinheit (OC2) in einer Weise ansteuert, daß diese die zweiten Daten (D2) synchron mit einer zweiten Flankenart des externen Takts am Datenanschluß (P) ausgibt.






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