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Dokumentenidentifikation DE19922765C2 15.03.2001
Titel Integrierter Speicher mit einem Referenzpotential
Anmelder Siemens AG, 80333 München, DE
Erfinder Manyoki, Zoltan, 81739 München, DE;
Schlager, Tobias, Kumberg, AT;
Esterl, Robert, 81827 München, DE
DE-Anmeldedatum 18.05.1999
DE-Aktenzeichen 19922765
Offenlegungstag 07.12.2000
Veröffentlichungstag der Patenterteilung 15.03.2001
Veröffentlichungstag im Patentblatt 15.03.2001
IPC-Hauptklasse G11C 11/22

Beschreibung[de]

Die Erfindung betrifft einen integrierten Speicher mit einem Referenzpotential.

In der US 5,844,832 A und der US 5,822,237 A sind ferroelektrische Speicher vom Typ FRAM beziehungsweise FeRAM (Ferroelectric Random Access Memory) vom 1-Transistor-/1-Kondensator-Typ beschrieben. Derartige Speicher sind ähnlich wie DRAMs (Dynamic Random Access Memories) aufgebaut, ihre Speicherkondensatoren weisen jedoch ein ferroelektrisches Dielektrikum auf. Ihre Bitleitungen sind paarweise mit differentiellen Leseverstärkern verbunden. Bei einem Lesezugriff wird über eine der Bitleitungen der Bitleitungspaare ein Datum aus einer der Speicherzellen zum Leseverstärker übertragen, während auf der anderen Bitleitung des Bitleitungspaares ein Referenzpotential erzeugt wird. Der Leseverstärker verstärkt anschließend das an seinen Eingängen anliegende Differenzsignal auf volle logische Pegel.

In den beiden genannten US-Patentschriften erfolgt die Erzeugung des Referenzpotentials, indem in zwei mit unterschiedlichen Bitleitungen verbundenen Referenzspeicherzellen unterschiedliche Zustände gespeichert werden. Das bedeutet, daß das ferroelektrische Dielektrikum der Speicherkondensatoren der Referenzspeicherzellen, die ebenso aufgebaut sind wie die normalen Speicherzellen des Speichers, unterschiedlich polarisiert werden. Anschließend erfolgt ein Auslesen der in den Referenzspeicherzellen gespeicherten Zustände auf die zugehörigen Bitleitungen und ein Kurzschließen der beiden Bitleitungen, so daß sich schließlich auf beiden Bitleitungen ein gemeinsames Referenzpotential einstellt.

In der US 5,844,832 A werden zunächst die Referenzspeicherzellen auf die zugehörigen Bitleitungen ausgelesen, indem ihre Auswahltransistoren über eine Referenzwortleitung leitend geschaltet werden, und anschließend erfolgt ein Kurzschließen der beiden Bitleitungen, um das Referenzpotential zu erzeugen. In der US 5,822,237 A erfolgt ein Kurzschließen der Bitleitungen während eines Zeitraumes, in dem auch die Auswahltransistoren der Referenzspeicherzellen leitend sind. Bei einer anderen in der US 5,822,237 A dargestellten Variante verbindet der Kurzschlußtransistor nicht die beiden mit den Referenzspeicherzellen verbundenen Bitleitungen, sondern innerhalb der Referenzspeicherzellen direkt deren Speicherkondensatoren miteinander. Bei dieser Variante wird zur Erzeugung des Referenzpotentials zunächst der Kurzschlußtransistor leitend geschaltet, so daß ein Ladungsausgleich zwischen den beiden Referenzspeicherzellen stattfindet, bevor die Referenzwortleitung aktiviert wird und die Auswahltransistoren der Referenzspeicherzellen leitend schaltet. Bevor die Auswahltransistoren leitend geschaltet werden, wird der Kurzschlußtransistor wieder gesperrt.

Bei denjenigen soeben beschriebenen Speichern, bei denen das Kurzschließen der Bitleitungen beziehungsweise Referenzspeicherzellen und das Leitendschalten ihrer Auswahltransistoren nacheinander erfolgt, wird zur Erzeugung des Referenzpotentials eine relativ lange Zeitspanne benötigt. Bei den übrigen soeben beschriebenen Speichern sind die Auswahltransistoren der Referenzspeicherzellen die ganze Zeit leitend, während der Kurzschlußtransistor leitend ist und einen vollständigen Ladungsausgleich zwischen den Bitleitungen durchführt. Dies hat den Nachteil, daß sich während des Ladungsausgleich die nicht-linearen Kapazitäten der ferroelektrischen Speicherkondensatoren der Referenzspeicherzellen auf das zu erzeugende Referenzpotential auswirken. Dagegen sind die Bitleitungskapazitäten linear. Bei Speichern, bei denen zunächst ein Auslesen der Referenzspeicherzellen auf die Bitleitungen, und, nach dem Sperren ihrer Auswahltransistoren, anschließend ein Kurzschließen der Bitleitungen erfolgt, stellt sich auf den Bitleitungen ein Referenzpotential ein, das dem arithmetischen Mittel der beim Auslesen der Referenzspeicherzellen sich auf den Bitleitungen einstellenden Potentiale entspricht. Durch die nicht-linearen Kapazitäten der Speicherkondensatoren ergibt sich dagegen ein anderer Wert des Referenzpotentials, wenn die Auswahltransistoren und der Kurzschlußtransistor gleichzeitig leitend sind.

Aus der US 5,416,371 A ist ein Leseverstärkersystem bekannt, bei dem ein Bitleitungspotential gemessen und zur zeitlichen Steuerung eines Lesevorgangs genutzt wird.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher der beschriebenen Art anzugeben, bei dem die Erzeugung des Referenzpotentials auf eine Weise erfolgt, bei der der Einfluß der nicht-linearen Kapazitäten der Speicherkondensatoren der Referenzspeicherzellen gegenüber dem Stand der Technik reduziert ist und bei dem die Erzeugung des Referenzpotentials dennoch in relativ kurzer Zeit möglich ist.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Patentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand abhängiger Patentansprüche.

Nach der Erfindung werden sowohl das die beiden Bitleitungen verbindende erste Schaltelement als auch die Auswahltransistoren der beiden Referenzspeicherzellen zunächst leitend geschaltet. Nach einer bestimmten Zeitspanne werden die Auswahltransistoren gesperrt, während das erste Schaltelement weiterhin leitet und eine Potentialdifferenz zwischen den beiden Bitleitungen ausgleicht.

Die Auswahltransistoren der Referenzspeicherzellen werden also bereits zu einem Zeitpunkt gesperrt, während der vollständige Ladungsausgleich zwischen den beiden Bitleitungen noch nicht erfolgt ist. Somit ist der Einfluß der nicht-linearen Speicherkapazitäten der Referenzspeicherzellen auf das sich einstellende Referenzpotential kleiner, als wenn die Auswahltransistoren bis zum vollständigen Ladungsausgleich zwischen den beiden Bitleitungen leitend wären. Da während der bestimmten Zeitspanne sowohl die Auswahltransistoren als auch das erste Schaltelement gleichzeitig leitend sind, erfolgt das Auslesen der Referenzspeicherzellen und der Ladungsausgleich zwischen den Bitleitungen vorteilhafterweise nicht sequentiell, sondern - wenigstens teilweise - zeitlich parallel. Hierdurch ergibt sich ein relativ kurzer Zeitbedarf für die Erzeugung des Referenzpotentials.

Günstig ist es, wenn das erste Schaltelement spätestens gleichzeitig mit den Auswahltransistoren leitend geschaltet wird. Dann beginnt der Ladungsausgleich zwischen den Bitleitungen bereits mit dem Leitendschalten der Auswahltransistoren.

Nach einer Weiterbildung der Erfindung enthält die Steuereinheit des Speichers, die zur Ansteuerung des ersten Schaltelements und der Auswahltransistoren dient, programmierbare Elemente, die zum Einstellen der bestimmten Zeitspanne dienen. Mittels der programmierbaren Elemente ist es möglich, die bestimmte Zeitspanne so zu wählen, daß sich ein gewünschtes Referenzpotential ergibt.

Wenn die programmierbaren Elemente reversibel programmierbar sind, kann die bestimmte Zeitspanne auch geändert werden, so daß eine Anpassung des sich einstellenden Referenzpotentials erfolgen kann.

Nach einer Weiterbildung enthält der integrierte Speicher eine Auswerteschaltung zur Ermittlung der bestimmten Zeitspanne, die feststellt, wann das Potential der beiden Bitleitungen bei leitenden Auswahltransistoren und leitendem ersten Schaltelement die gleiche betragsmäßige Differenz zum gewünschten Referenzpotential aufweist, und die in Abhängigkeit des von ihr ermittelten Ergebnisses eine Programmierung der programmierbaren Elemente der Steuereinheit vornimmt. Bei diesem Speicher erfolgt also eine selbsttätige Programmierung der bestimmten Zeitspanne durch den Speicher.

Nach einer Weiterbildung schaltet die Steuereinheit zur Ermittlung des Referenzpotentials zunächst die Auswahltransistoren der Referenzspeicherzellen und anschließend, nachdem die Auswahltransistoren wieder gesperrt sind, das erste Schaltelement leitend, woraufhin das sich auf den beiden Bitleitungen einstellende Referenzpotential in einer Speichereinheit gespeichert wird. Die Auswerteschaltung weist eine Vergleichseinheit auf zum Vergleichen des gespeicherten Referenzpotentials mit dem Potential der beiden Bitleitungen.

Bei dieser Weiterbildung ermittelt die Steuereinheit das Referenzpotential, das sich auf den Bitleitungen einstellt, wenn die Auswahltransistoren und das erste Schaltelement nacheinander leitend geschaltet werden. Mittels der Vergleichseinheit kann die Auswerteschaltung den Zeitpunkt feststellen, zu dem bei gleichzeitig leitenden Auswahltransistoren und leitendem ersten Schaltelement die beiden Bitleitungen Potentiale aufweisen, die vom in der Speichereinheit gespeicherten Referenzpotential um den gleichen Betrag abweichen. Auf diese Weise ermittelt die Auswerteschaltung die bestimmte Zeitspanne. Daraufhin kann die Auswerteschaltung eine entsprechende Programmierung der programmierbaren Elemente der Steuereinheit vornehmen.

Die Ermittlung des Referenzpotentials und der bestimmten Zeitspanne kann auch mittels einer dritten und einer vierten Bitleitung durchgeführt werden, die zusätzlich zur ersten und zweiten Bitleitung vorgesehen sind.

Die Erfindung wird im folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:

Fig. 1 ein Ausführungsbeispiel des erfindungsgemäßen integrierten Speichers,

Fig. 2 den Aufbau einer Speicherzelle beziehungsweise einer Referenzspeicherzelle des Speichers aus Fig. 1,

Fig. 3 Signalverläufe zum Speicher aus Fig. 1, wenn zunächst ein Auslesen der Referenzspeicherzellen und anschließend ein Kurzschließen der Bitleitungen erfolgt,

Fig. 4 Signalverläufe zum Speicher aus Fig. 1, wenn gleichzeitig ein Auslesen der Referenzspeicherzellen und ein Kurzschließen der Bitleitungen erfolgt, und

Fig. 5 weitere Komponenten eines anderen Ausführungsbeispiels des erfindungsgemäßen integrierten Speichers.

Fig. 1 zeigt ein erstes Ausführungsbeispiel des erfindungsgemäßen integrierten Speichers. Es handelt sich dabei um ein FRAM, dessen Speicherzellen MC und Referenzspeicherzellen RC identisch aufgebaut sind. Fig. 2 zeigt den Aufbau einer der Speicherzellen MC beziehungsweise Referenzspeicherzellen RC. Diese sind vom 1-Transistor/1-Kondensator-Typ. Eine Elektrode eines Speicherkondensators mit ferroelektrischem Dielektrikum ist mit einem Plattenpotential VPL und die andere Elektrode über einen Auswahltransistor T mit einer zugehörigen Bitleitung BL verbunden. Das Gate des Auswahltransistors T ist mit einer zugehörigen Wortleitung WL verbunden. Die Speicherzellen MC sind in Kreuzungspunkten von Bitleitungen BL1, /BL1 und Wortleitungen WLi angeordnet. Die Referenzspeicherzellen RC sind in Kreuzungspunkten der beiden Bitleitungen BL1, /BL1 mit einer Referenzwortleitung RWL1 angeordnet.

Die beiden Bitleitungen BL1, /BL1 sind mit einem differentiellen Leseverstärker SA verbunden. Außerdem sind sie miteinander über ein erstes Schaltelement S1 in Form eines n-Kanal- Transistors verbunden. Beide Bitleitungen sind über je einen n-Kanal-Transistor T1, T2 mit einem Vorladepotential VPRE verbunden. Die Gates der n-Kanal-Transistoren T1, T2 sind mit einer Vorladesteuerleitung PRE verbunden. Obwohl die beiden Bitleitungen BL1, /BL1 in Fig. 1 einem gemeinsamen Leseverstärker SA zugeordnet sind, können sie bei anderen Ausführungsbeispielen der Erfindung auch unterschiedlichen Leseverstärkern SA zugeordnet sein, wie dies bei der US 5,844,832 A und der US 5,822,237 A der Fall ist.

Der Speicher weist eine Steuereinheit C1 zur Ansteuerung der Referenzwortleitung RWL1 und des ersten Schaltelementes S1 auf. Außerdem weist er eine Speichereinheit M1 zum Speichern des Potentials der zweiten Bitleitung /BL1 auf. Eine Auswerteschaltung A dient zur Erfassung des Potentials der beiden Bitleitungen BL1, /BL1 und enthält eine Vergleichseinheit CMP, die das Potential der beiden Bitleitungen mit dem in der Speichereinheit M1 gespeicherten Potential vergleicht. Die Steuereinheit C1 enthält programmierbare Elemente F zur Einstellung einer bestimmten Zeitspanne, während der die Referenzwortleitung RWL1 bei einem Lesezugriff aktiviert wird, so daß die Auswahltransistoren T der Referenzspeicherzellen RC leitend geschaltet werden. Die Steuereinheit C1 ist über eine Steuerleitung L1 mit dem Gate des ersten Schaltelementes S1 verbunden.

Die Speichereinheit M1 kann beispielsweise durch eine entsprechende Speicherkapazität realisiert sein. Die programmierbaren Elemente F können beispielsweise durch elektrisch programmierbare Fuses oder durch einen mehrfach programmierbaren elektrischen Speicher (zum Beispiel EEPROM oder FRAM) realisiert sein.

Eine Programmierung der programmierbaren Elemente F erfolgt in Abhängigkeit eines von der Auswerteschaltung A ermittelten Ergebnisses. Hierzu wird zunächst in der Speichereinheit M1 ein Referenzpotential gespeichert, das bei einem späteren Betrieb des Speichers auf den beiden Bitleitungen BL1, /BL1 erzeugt werden soll.

Das gewünschte Referenzpotential VREF wird auf die in Fig. 3 dargestellte Weise erzeugt. Zunächst erfolgt eine Vorladung der beiden Bitleitungen BL1, /BL1 auf das Vorladepotential VPRE, indem die Vorladesteuerleitung PRE auf ein hohes Potential gebracht wird. Anschließend werden die beiden n-Kanal- Transistoren T1, T2 wieder gesperrt und es erfolgt eine Aktivierung der Referenzwortleitung RWL1 durch die Steuereinheit C1. Währenddessen weist die Steuerleitung L1 einen niedrigen Pegel auf. Durch den hohen Pegel der Referenzwortleitung RWL1 werden die Auswahltransistoren T der Referenzspeicherzellen RC leitend geschaltet und es erfolgt ein Ladungsausgleich zwischen den Speicherkondensatoren C der Referenzspeicherzellen RC und den Bitleitungen BL1, /BL1. Zu einem früheren Zeitpunkt wurde bereits über den Leseverstärker SA in die mit der ersten Bitleitung BL1 verbundene Referenzspeicherzelle RC eine logische Eins und in die mit der zweiten Bitleitung /BL1 verbundene Referenzspeicherzelle eine logische Null eingeschrieben. Entsprechend dem eingeschriebenen logischen Zustand erfolgte dabei eine unterschiedliche Polarisation des ferroelektrischen Dielektrikums der Speicherkondensatoren C der Referenzspeicherzellen RC. Die unterschiedliche Polarisation hat eine unterschiedliche Kapazität der Speicherkondensatoren C zur Folge.

Gemäß Fig. 3 stellen sich beim Auslesen der beiden Referenzzellen RC (hoher Pegel der Referenzwortleitung RWL1) daher unterschiedliche Potentiale auf den beiden Bitleitungen BL1, /BL1 ein. Nachdem die Auswahltransistoren wieder gesperrt sind, erfolgt ein Kurzschließen der beiden Bitleitungen BL1, /BL1 durch Aktivierung der Steuerleitung L1, die das erste Schaltelement S1 leitend schaltet. Daraufhin erfolgt ein Ladungsausgleich zwischen den beiden Bitleitungen und es stellt sich auf beiden Bitleitungen das gemeinsame Referenzpotential VREF ein, das dem arithmetischen Mittelwert der auf den beiden Bitleitungen anliegenden Potentiale vor dem Kurzschließen der Bitleitungen entspricht. Dieses Referenzpotential VREF wird nun in der Speichereinheit M1 gespeichert.

Würde die Erzeugung des Referenzpotentials VREF bei jedem regulären Lesezugriff auf eine der Speicherzellen MC auf die bezüglich Fig. 3 erläuterte Weise erfolgen, ergäbe sich hierfür ein relativ großer Zeitbedarf. Dies liegt daran, daß dann das Auslesen der Referenzspeicherzellen RC und das Kurzschließen der Bitleitungen BL1, /BL1 nacheinander erfolgt. Aus diesem Grunde erfolgt beim erfindungsgemäßen Speicher die Generierung des Referenzpotentials VREF bei einem regulären Lesezugriff auf die in Fig. 4 dargestellte Weise. Das erste Schaltelement S1 wird über die Steuerleitung L1 bereits leitend geschaltet, während die Vorladesteuerleitung PRE noch einen hohen Pegel aufweist, also bevor die Auswahltransistoren T der Referenzspeicherzellen RC leitend geschaltet werden. Dies hat zur Folge, daß sich beim Auslesen der Speicherzellen RC die Potentiale auf den beiden Bitleitungen BL1, /BL1 auf die in Fig. 4 gezeigte Weise ändern. Über die Referenzwortleitung RWL1 werden die Auswahltransistoren T nur während einer bestimmten Zeitspanne Δt leitend geschaltet, an deren Ende die Potentiale der beiden Bitleitungen BL1, /BL1 vom gewünschten Referenzpotential VREF um den gleichen Betrag U1 abweichen. Nach dem Sperren der Auswahltransistoren T sorgt das erste Schaltelement S1 dafür, daß sich die Potentialdifferenz 2U1 zwischen den beiden Bitleitungen BL1, /BL1 vollständig ausgleicht, so daß anschließend das Referenzpotential VREF an beiden Bitleitungen anliegt.

Ein Vergleich der Fig. 4 mit der Fig. 3 ergibt, daß auf die erfindungsgemäße Weise das Referenzpotential VREF in sehr viel kürzerer Zeit auf den Bitleitungen BL1, /BL1 erzeugt wird, als dies bei sequentieller Aktivierung der Referenzwortleitung RWL1 und der Steuerleitung L1 gemäß Fig. 3 der Fall ist.

Beim in Fig. 1 dargestellten Speicher erfolgt nach dem bereits beschriebenen Speichern des gemäß Fig. 3 erzeugten Referenzpotentials VREF in der Speichereinheit M1 eine Programmierung der programmierbaren Elemente F, indem die Referenzwortleitung RWL1 und die Steuerleitung L1 auf die in Fig. 4 gezeigte Weise angesteuert werden. Während die Referenzwortleitung RWL1 aktiviert ist, ermittelt die Auswerteschaltung A fortwährend die Differenz zwischen den Potentialen der beiden Bitleitungen BL1, /BL1 und dem in der Speichereinheit M1 gespeicherten Referenzpotential VREF. Dabei stellt die Vergleichseinheit CMP der Auswerteschaltung A fest, zu welchem Zeitpunkt die Potentialdifferenzen zwischen den Potentialen der beiden Bitleitungen und dem Referenzpotential VREF den gleich Betrag U1 aufweisen. Die auf diese Weise ermittelte bestimmte Zeitspanne Δt, während der die Referenzwortleitung RWL1 aktiviert sein muß, wird anschließend durch Programmierung der programmierbaren Elemente F in der Steuereinheit C1 gespeichert. Bei nachfolgenden regulären Lesezugriffen auf den Speicher erfolgt eine Erzeugung des Referenzpotentials VREF nur noch auf die in Fig. 4 dargestellte Art, ohne daß erneut die Speichereinheit M1 und die Auswerteschaltung A benötigt werden.

Die programmierbaren Elemente F sind reversibel programmierbar, so daß ihre erneute Programmierung auf die soeben beschriebene Art beispielsweise bei jeder Initialisierung des Speichers erneut durchgeführt werden kann.

Fig. 5 zeigt ein zweites Ausführungsbeispiel des erfindungsgemäßen integrierten Speichers. Dieser weist eine dritte Bitleitung BL2 und eine vierte Bitleitung /BL2 auf, die identisch wie die erste Bitleitung BL1 und die zweite Bitleitung /BL1 aufgebaut sind. Der dritten und vierten Bitleitung BL2, /BL2 ist eine weitere Steuereinheit C2 zugeordnet, die mit deren Referenzwortleitung RWL2 und, über eine weitere Steuerleitung L2, mit dem Gate eines zweiten Schaltelementes S2 verbunden ist, welches die beiden Bitleitungen BL2, /BL2 verbindet.

Die dritte und vierte Bitleitung BL2, /BL2 dienen keinem Normalbetrieb des Speichers, sondern lediglich der Ermittlung des gewünschten Referenzpotentials VREF auf die bezüglich Fig. 3 beschriebene Art. Durch sequentielle Aktivierung zunächst der Referenzwortleitung RWL2 und anschließend der Steuerleitung L2 wird das Referenzpotential VREF erzeugt, das in einer Speichereinheit M2 gespeichert wird. Anschließend erfolgt eine Ansteuerung der Referenzwortleitung RWL2 und der weiteren Steuerleitung L2 auf die in Fig. 4 gezeigte und bereits weiter oben beschriebene Art. Die Auswerteschaltung A ermittelt wiederum die Dauer der bestimmten Zeitspanne Δt, während der die Referenzwortleitung RWL2 aktiviert sein muß, um die gleiche betragsmäßige Differenz U1 zwischen den Potentialen der Bitleitungen BL2, /BL2 und dem zuvor in der Speichereinheit M2 gespeicherten Referenzpotential VREF zu erhalten. Anschließend erfolgt eine Programmierung der programmierbaren Elemente F der Steuereinheit C1, so daß die bestimmte Zeitspanne Δt gespeichert wird.

Bei nachfolgenden regulären Lesezugriffen auf die Speicherzellen MC der ersten und zweiten Bitleitung BL1, /BL1 erfolgt eine Generierung des Referenzpotentials VREF dann nur noch auf die in Fig. 4 dargestellte Art, wobei die Steuereinheit C1 die Aktivierung der Referenzwortleitung RWL1 entsprechend der Programmierung der programmierbaren Elemente F für die bestimmte Zeitspanne Δt vornimmt.

Bei dem in Fig. 5 dargestellten Speicher dienen also die dritte und die vierte Bitleitung BL2, /BL2 der Ermittlung des Referenzpotentials VREF sowie der bestimmten Zeitspanne Δt, in deren Abhängigkeit anschließend die Referenzwortleitung RWL1 und die Steuerleitung L1 der ersten und der zweiten Bitleitung BL1, /BL1 angesteuert werden. Die dritte und die vierte Bitleitung BL2, /BL2 dienen dabei nicht dem Speichern von Daten bei einem Normalbetrieb des Speichers, sondern lediglich der Ermittlung des Referenzpotentials VREF und der bestimmten Zeitspanne Δt. Diese beiden Bitleitungen BL2, /BL2 können daher räumlich getrennt von den herkömmlichen Zellenfeldern des Speichers, deren Bestandteil die erste und die zweite Bitleitung BL1, /BL1 sind, angeordnet sein.

Obwohl bei den in den Fig. 1 und 5 dargestellten Ausführungsbeispielen lediglich zwei Bitleitungen BL1, /BL1 dargestellt wurden, die während des Normalbetriebs des Speichers für Speicherzugriffe vorgesehen sind, sind in Wirklichkeit eine sehr viel größere Anzahl von Bitleitungen vorhanden. Die Steuereinheit C1 dient der Ansteuerung entsprechender Referenzwortleitungen RWL1 und erster Schaltelemente S1 all dieser Bitleitungen. Das Speichern der vorgegebenen Zeitspanne Δt mittels der programmierbaren Elemente F muß daher nur einmal für den gesamten integrierten Speicher erfolgen.

Bei anderen Ausführungsbeispielen der Erfindung ist es auch möglich, daß keine Auswerteschaltung A und keine Speichereinheit M1, M2 vorhanden ist, sondern daß eine Programmierung der programmierbaren Elemente F von außerhalb des Speichers erfolgt.

Die Ermittlung der bestimmten Zeitspanne Δt kann beispielsweise mittels eines in der Auswerteschaltung A enthaltenen Zählers erfolgen.


Anspruch[de]
  1. 1. Integrierter Speicher
    1. - mit Speicherzellen (MC), die entlang zweier Bitleitungen (BL1, /BL1) angeordnet sind,
    2. - mit zwei Referenzspeicherzellen (RC) mit je einem Auswahltransistor (T), über den sie jeweils mit einer der Bitleitungen (BL1, /BL1) verbunden sind,
    3. - mit einem ersten Schaltelement (S1), über das die Bitleitungen (BL1, /BL1) miteinander verbunden sind, mit einem Leseverstärker (SA) zum Speichern eines ersten Zustands in der ersten Referenzspeicherzelle (RC) und eines zweiten Zustands in der zweiten Referenzspeicherzelle (RC), und
    4. - mit einer Steuereinheit (C1) zum Erzeugen eines gemeinsamen Referenzpotentials (VREF) auf den beiden Bitleitungen (BL1, /BL1),
    dadurch gekennzeichnet, daß
    1. - die Steuereinheit (C1) zum Erzeugen des gemeinsamen Referenzpotentials (VREF) auf den beiden Bitleitungen (BL1, /BL1) zunächst das erste Schaltelement (S1) und die Auswahltransistoren (T) der beiden Referenzspeicherzellen (RC) leitend schaltet und dadurch eine Potentialdifferenz zwischen den beiden Bitleitungen vermindert und die nach einer bestimmten Zeitspanne (Δt), bei der eine bestimmte Potentialdifferenz erreicht ist, die Auswahltransistoren sperrt, während das erste Schaltelement (S1) weiterhin leitet, um die Potentialdifferenz vollständig auszugleichen.
  2. 2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinheit (C1) programmierbare Elemente (F) enthält, die zum Einstellen der bestimmten Zeitspanne (Δt) dienen.
  3. 3. Integrierter Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die programmierbaren Elemente (F) reversibel programmierbar sind.
  4. 4. Integrierter Speicher nach Anspruch 2, gekennzeichnet durch eine Auswerteschaltung (A) zur Ermittlung der bestimmten Zeitspanne (Δt), die feststellt, wann das Potential der beiden Bitleitungen (BL1, /BL1) bei leitenden Auswahltransistoren (T) und leitendem ersten Schaltelement (S1) die gleiche betragsmäßige Differenz zum gewünschten Referenzpotential (VREF) aufweist, und die in Abhängigkeit des von ihr ermittelten Ergebnisses eine Programmierung der programmierbaren Elemente (F) der Steuereinheit (C1) vornimmt.
  5. 5. Integrierter Speicher nach Anspruch 4, dadurch gekennzeichnet, daß
    1. - die Steuereinheit (C1) zur Ermittlung des Referenzpotentials (VREF) zunächst die Auswahltransistoren (T) der Referenzspeicherzellen (RC) und anschließend, nachdem die Auswahltransistoren wieder gesperrt sind, das erste Schaltelement (S1) leitend schaltet,
    2. - eine Speichereinheit (M1) das sich dabei auf den beiden Bitleitungen (BL1, /BL1) einstellende Referenzpotential (VREF) speichert, und
    3. - eine Auswerteschaltung (A), die eine Vergleichseinheit (CMP) zum Vergleichen des gespeicherten Referenzpotentials (VREF) mit dem Potential der beiden Bitleitungen (BL1, /BL1) aufweist, vorgesehen ist.
  6. 6. Integrierter Speicher nach Anspruch 4, dadurch gekennzeichnet, daß
    1. - eine dritte (BL2) und eine vierte (/BL2) Bitleitung, die ebenso wie die erste (BL1) und die zweite (/BL1) Bitleitung aufgebaut sind und ebenfalls zwei Referenzspeicherzellen (RC) zum Speichern zweier unterschiedlicher Zustände sowie ein sie verbindendes zweites Schaltelement (S2) aufweisen,
    2. - eine weitere Steuereinheit (C2), die zur Ermittlung des Referenzpotentials (VREF) zunächst die Auswahltransistoren (T) der beiden Referenzspeicherzellen (RC) der dritten (BL2) und vierten (/BL2) Bitleitung und anschließend, nachdem die Auswahltransistoren wieder gesperrt sind, das zweite Schaltelement (S2) leitend schaltet, und
    3. - eine Speichereinheit (M2) zum Speichern des sich dabei auf der dritten (BL2) und vierten (/BL2) Bitleitung ergebenden Referenzpotentials (VREF), wobei:
    4. - eine Auswerteschaltung (A) eine Vergleichseinheit (CMP) zum Vergleichen des gespeicherten Referenzpotentials (VREF) mit dem Potential des ersten (BL1) und zweiten (/BL1) oder der dritten (BL2) und vierten (/BL2) Bitleitung aufweist.






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