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Dokumentenidentifikation DE10042388A1 22.03.2001
Titel Nichtflüchtiger ferroelektrischer Speicher
Anmelder Hyundai Electronics Industries Co., Ltd., Ichon, Kyoungki, KR
Erfinder Kang, Hee Bok, Daejeon, KR
Vertreter TER MEER STEINMEISTER & Partner GbR Patentanwälte, 81679 München
DE-Anmeldedatum 29.08.2000
DE-Aktenzeichen 10042388
Offenlegungstag 22.03.2001
Veröffentlichungstag im Patentblatt 22.03.2001
IPC-Hauptklasse G11C 11/22
Zusammenfassung Ein nichtflüchtiger ferroelektrischer Speicher ist mit Folgendem versehen:
- einer Zellenarrayeinheit mit mindestens einer Bezugsbitleitung (RB/L); einer Anzahl von Hauptbitleitungen auf einer Seite der Bezugsbitleitung und einer Anzahl von Paaren aus jeweils einer ersten und einer zweiten Teilwortleitung in einer die Bitleitung schneidenden Richtung;
- einer Ausgleichseinheit (91) zum Ausgleichen benachbarter Bitleitungen einschließlich einer Bezugsbitleitung innerhalb der Hauptbitleitungen;
- einer Vorabladungspegel-Einstelleinheit (93) zum Einstellen des Vorabladungspegels der Bitleitung auf eine Kombination aus einem ersten und zweiten Vorablaudungs-Steuersignal;
- einer Leseverstärkereinheit (95) zum Erfassen eines Signals auf der Hauptbitleitung und
- einer Bezugspegel-Erzeugungseinheit (97) zum Empfangen des Bezugsbitleitungssignals und zum Weiterleiten desselben als Bezugsspannung für die Leseverstärker.
Dieser Speicher verfügt über einen stabilisierten, von Störsignalen freien Bezugssignalpegel, und mit ihm lässt sich eine hohe Ansprechgeschwindigkeit erzielen.

Beschreibung[de]

Die Erfindung betrifft ein Halbleiterbauteil, spezieller einen nichtflüchtigen ferroelektrischen Speicher.

Ferroelektrische Speicher, d. h. FRAMs (Ferroelectric Random Access Memory = ferroelektrischer Direktzugriffsspeicher) verfügen im Allgemeinen über eine Datenverarbeitungsgeschwindigkeit ähnlich derjenigen von DRAMs (Dynamic Random Access Memory = dynamischer Direktzugriffsspeicher), wie sie weit verbreitet als Halbleiterspeicher verwendet werden, und sie können Daten selbst dann aufbewahren, wenn die Spannung abgeschaltet ist, weswegen sie als Speicher der nächsten Generation Aufmerksamkeit auf sich ziehen. Ein FRAM, der ein Speicher mit einer Struktur ähnlich derjenigen eines DRAM ist, ist mit einem Kondensator aus ferroelektrischem Material versehen, um dessen hohe Restpolarisation zu nutzen. Diese Restpolarisation erlaubt die Aufrechterhaltung von Daten selbst nach dem Wegnehmen eines elektrischen Felds.

Fig. 1 zeigt die Hystereseschleife eines üblichen ferroelektrischen Materials. Daraus ist erkennbar, dass selbst dann, wenn ein elektrisches Feld weggenommen wird, die durch dieses induzierte Polarisation nicht vollständig erlischt, sondern sie in bestimmtem Ausmaß (Zustand d oder a) wegen des Vorliegens der Restpolarisation (oder der spontanen Polarisation) verbleibt. Die Zustände d und a entsprechen bei Speicheranwendungen den logischen Werten 1 bzw. 0.

Wenn nachfolgend der Kürze halber von einem Speicher die Rede ist, ist darunter immer ein nichtflüchtiger ferroelektrischer Speicher zu verstehen, solange nichts anderes ausdrücklich angegeben ist.

Nun wird ein bekannter Speicher unter Bezugnahme auf die beigefügten Fig. 2 bis 5 erläutert. Fig. 2 zeigt dabei eine Einheitszelle des bekannten Speichers, die mit Folgendem versehen ist: einer in einer Richtung ausgebildeten Bitleitung B/L; einer rechtwinklig zur Bitleitung ausgebildeten Wortleitung W/L; einer Plattenleitung P/L, die von der Wortleitung beabstandet in deren Richtung ausgebildet ist; einem Transistor T1, dessen Gate mit der Wortleitung verbunden ist und dessen Drain mit der Bitleitung verbunden ist; und einem ferroelektrischen Kondensator FC1, dessen einer Anschluss mit der Source des Transistors T1 verbunden ist und dessen anderer Anschluss mit der Plattenleitung P/L verbunden ist.

Nun werden Daten-Eingabe/Ausgabe-Vorgänge bei diesem bekannten Speicher erläutert. Dazu zeigen die Fig. 3A und 3B ein zeitbezogenes Diagramm für den Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus.

Der Schreibmodus wird dann gestartet, wenn ein externes Chipfreigabesignal CSBpad von hoch auf niedrig überführt wird und gleichzeitig ein externes Schreibfreigabesignal WEBpad von hoch auf niedrig überführt wird. Wenn im Schreibmodus ein Adressendecodiervorgang gestartet wird, wird ein an eine relevante Wortleitung angelegter Impuls von niedrig auf hoch überführt, um eine Zelle auszuwählen. So wird in einer Periode, in der die Wortleitung auf hoch gehalten wird, an eine relevante Plattenleitung aufeinanderfolgend für ein Intervall ein hohes Signal und für ein anderes Intervall ein niedriges Signal angelegt. Außerdem sollte zum Schreiben des logischen Werts 1 oder 0 ein mit dem Schreibfreigabesignal WEBpad synchronisiertes Signal hoch oder niedrig an eine relevante Bitleitung angelegt werden, um den logischen Wert 1 oder 0 zu schreiben. Das heißt, dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und ein niedriges Signal an eine Plattenleitung in einer Periode angelegt wird, in der ein an die Wortleitung angelegtes Signal hoch ist, der logische Wert 1 in den ferroelektrischen Kondensator eingeschrieben wird. Wenn ein niedriges Signal an die Bitleitung angelegt wird und ein hohes Signal an die Plattenleitung angelegt wird, wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben.

Nun wird der Vorgang zum Lesen eines beim vorstehend angegebenen Betriebs im Schreibmodus in die Zelle eingespeicherten Zellenwerts erläutert.

Wenn das externe Chipfreigabesignal CSBpad von hoch auf niedrig gebracht wird, werden alle Bitleitungen durch ein Ausgleichssignal auf eine niedrige Spannung ausgeglichen, bevor eine relevante Wortleitung ausgewählt wird. Außerdem wird eine Adresse decodiert nachdem die Bitleitungen deaktiviert wurden und die decodierte Adresse bringt ein niedriges Signal auf einer relevanten Wortleitung auf hoch, um die relevante Zelle auszuwählen. An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, um einen im ferroelektrischen Speicher gespeicherten Datenwert zu zerstören, der dem logischen Wert 1 entspricht. Wenn der logische Wert 0 im ferroelektrischen Speicher gespeichert wird, wird der diesem logischen Wert 0 entsprechende Datenwert nicht zerstört. Der nicht zerstörte Datenwert und der zerstörte Datenwert liefern so entsprechend der oben genannten Hystereseschleife voneinander verschiedene Werte, so dass ein Leseverstärker den logischen Wert 1 oder 0 erfasst. Das heißt, dass der Fall der zerstörten Datenwerts derjenige Fall ist, in dem sich der Wert in der Hystereseschleife der Fig. 1 von d auf f ändert, während der Fall des nicht zerstörten Datenwerts derjenige ist, in dem sich der Wert in dieser Hystereseschleife von a auf f ändert. Daher wird im Fall eines zerstörten Datenwerts, wenn der Leseverstärker aktiviert wird, nachdem eine bestimmte Zeitperiode verstrichen ist, der logische Wert 1 in verstärkter Weise geliefert, während im Fall eines nicht zerstörten Datenwerts der logische Wert 0 geliefert wird. Nachdem der Leseverstärker auf diese Weise den Datenwert geliefert hat, sollte der ursprüngliche Datenwert wieder hergestellt werden, wozu die Plattenleitung in einem Zustand mit einem an die relevante Wortleitung angelegten hohen Signal von hoch auf niedrig deaktiviert wird.

Fig. 4 zeigt ein Blockdiagramm des bekannten Speichers, der gemäß dieser Figur mit Folgendem versehen ist: einem Hauptzellenarray 41 mit einem unteren Abschnitt, der einem Bezugszellenarray 42 zugeordnet ist; einem Wortleitungstreiber 43 auf einer Seite des Hauptzellenarrays 41, um ein Treibersignal an das Hauptzellenarray 41 und das Bezugszellenarray 42 zu liefern; und eine Leseverstärkereinheit 44, die unter dem Hauptzellenarray 41 ausgebildet ist. Der Wortleitungstreiber 43 liefert ein Ansteuerungssignal an die Hauptwortleitung für das Hauptzellenarray 41 und die Bezugswortleitung für das Bezugszellenarray 42. Die Leseverstärkereinheit 44 verfügt über eine Anzahl von Leseverstärkern zum jeweiligen Verstärken von Signalen auf Bitleitungen und inversen Bitleitungen.

Nun wird der Betrieb dieses Speichers unter Bezugnahme auf Fig. 5 erläutert, die Einzelheiten eines Teils in Fig. 4 veranschaulicht und aus der erkennbar ist, dass das Hauptzellenarray wie ein DRAM über eine Struktur mit gefalteter Bitleitung verfügt. Außerdem verfügt das Bezugszellenarray 42 über eine Struktur mit gefalteter Bitleitung, mit zwei Paaren von Leitungen, von denen jedes aus einer Bezugszellenwortleitung und einer Bezugszellenplattenleitung besteht. Die zwei Paare aus jeweils einer Bezugszellenwortleitung und einer Bezugszellenplattenleitung sind als RWL_1, RPL_1 bzw. RWL_2, RPL_2 bezeichnet. Wenn die Hauptzellenwortleitung MWL_N-1 und die Hauptzellenplattenleitung MPL_N-1 aktiviert werden, werden auch die Bezugszellenwortleitung RWL_1 und die Bezugszellenplattenleitung RPL_1 aktiviert, um einen Datenwert von einer Hauptzelle auf die Bitleitung B/L zu laden und einen Datenwert von einer Bezugszelle auf die inverse Bitleitung BB/L zu laden. Wenn die Hauptzellenwortleitung MWL_N und die Hauptzellenplattenleitung MPL_N aktiviert werden, werden auch die Bezugszellenwortleitung RWL_2 und die Bezugszellenplattenleitung RPL_2 aktiviert, um einen Datenwert von einer Hauptzelle auf die inverse Bitleitung BB/L zu laden und einen Datenwert von einer Bezugszelle auf die Bitleitung B/L zu laden. In diesem Fall liegt der durch die Bezugszelle hervorgerufene Bitleitungspegel REF zwischen Bitleitungspegeln B_H(Hoch) und B_L(Niedrig), die durch die Hauptzelle hervorgerufen werden.

Um die Bezugsspannung REF zwischen den Bitleitungspegeln B_H und B_L zu positionieren, stehen zwei Verfahren zum Betreiben der Bezugszelle zur Verfügung. Das erste Verfahren besteht im Einspeichern des logischen Wert 1 in den Kondensator der Bezugszelle, was dadurch bewerkstelligt werden kann, dass in der Bezugszelle ein Kondensator bereitgestellt wird, dessen Größe kleiner als diejenige eines Kondensators einer Hauptzelle ist. Das zweite Verfahren besteht im Einspeichern des logischen Werts 0 in den Kondensator der Bezugszelle, was dadurch bewerkstelligt werden kann, dass der Kondensator der Bezugszelle mit größerer Größe als der Kondensator der Hauptzelle versehen wird. So kann der bekannte Speicher eine von der Leseverstärkereinheit 44 benötigte Bezugsspannung unter Verwendung eines der vorstehenden zwei Verfahren erzeugen.

Jedoch bestehen beim genannten Speicher die folgenden Probleme:

  • - erstens bewirkt übermäßiger Zugriff auf den Kondensator der Bezugszelle im Vergleich zu dem der Hauptzelle eine Ermüdung der Bezugszelle vor der Hauptzelle, was zu einem instabilen Bezugspegel führt. Dieser wird durch Störsignale beeinflusst, was als Faktor wirkt, der einen stabilen Lesevorgang beeinträchtigt.
  • - zweitens kann zwar Ermüdung verhindert werden, wenn die Größe des Kondensators der Bezugszelle größer als diejenige des Kondensators der Hauptzelle gemacht wird, um den logischen Wert null in ihn einzuspeichern, jedoch sollte dann die Kondensatorgröße erhöht werden.

Der Erfindung liegt die Aufgabe zu Grunde, einen nichtflüchtigen ferroelektrischen Speicher zu schaffen, bei dem der Bezugspegel stabilisiert ist, um schnelles Ansprechverhalten und einen von Störsignalen freien Bezugspegel zu erhalten.

Diese Aufgabe ist durch die Speicher gemäß den beigefügten unabhängigen Ansprüchen 1 und 32 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Ausüben der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt die Hystereseschleife eines üblichen ferroelektrischen Materials;

Fig. 2 zeigt das System einer Einheitszelle beim bekannten Speicher;

Fig. 3A und 3B zeigen jeweils ein zeitbezogenes Diagramm für den Betrieb des bekannten Speichers im Schreib- bzw. Lesemodus, und eine Schaltung zum Ansteuern desselben;

Fig. 4 zeigt ein Blockdiagramm eines bekannten Speichers;

Fig. 5 zeigt einen Teil des bekannten Speichers in Fig. 4 im Detail;

Fig. 6 zeigt ein System einer Einheitszelle eines Speichers gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 7 zeigt ein Blockdiagramm eines erfindungsgemäßen Speichers;

Fig. 8 zeigt ein zeitbezogenes Diagramm zum Erläutern des Betriebs des erfindungsgemäßen Speichers;

Fig. 9 zeigt eine Schaltung eines Speichers gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 10 zeigt Signalverläufe zum Erläutern des Speichers gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 11 und 12 zeigen ein System bzw. eine Schaltung einer Erzeugungseinheit für ein Vorabladungs-Versorgungssignal beim ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 13 zeigt detailliert ein System einer Auswähl- und Weiterleitungseinheit für ein Vorabladungssteuersignal gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 14 zeigt detailliert ein System einer CTD(CEB transition detection = Erfassung eines Übergangssignals CEB)-Erzeugungseinheit gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15 und 16 zeigen ein Blockdiagramm bzw. eine Schaltung einer Bezugspegel-Erzeugungseinheit beim ersten bevorzugten Ausführungsbeispiel der Erfindung; und

Fig. 17 zeigt ein System eines Speichers gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung.

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen dargestellt sind.

Gemäß Fig. 6 verfügt die Einheitszelle mit 1T/1C-Struktur in einem Speicher gemäß einem bevorzugten Ausführungsbeispiel der Erfindung über Folgendes: eine erste Teilwortleitung SWL1 und eine zweite Teilwortleitung SWL2, die voneinander beabstandet sind und in Zeilenrichtung verlaufen; eine erste Bitleitung B/L1 und eine zweite Bitleitung B/L2, die so ausgebildet sind, dass sie die erste und zweite Teilwortleitung SWL1 und SWL2 schneiden; einen ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung B/L1 verbunden ist; einen ersten ferroelektrischen Kondensator FC1 zwischen der Source des ersten Transistors T1 und der zweiten Teilwortleitung SWL2; einem zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitleitung B/L2 verbunden ist; und einen zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.

Eine Anzahl von Einheitszellen bildet eine Zellenarrayeinheit, wobei hinsichtlich der Datenspeicherung eine Bitleitung, ein Transistor und ein ferroelektrischer Kondensator FC1 eine Einheitszelle bilden, während hinsichtlich der Struktur ein Paar Teilwortleitungen, zwei Bitleitungen, zwei Transistoren und zwei ferroelektrische Kondensatoren eine Einheitszelle bilden.

Nun wird das Betriebsprinzip dieses Speichers an Hand des Schaltungssystems der Fig. 7 detaillierter erläutert.

Gemäß Fig. 7 ist dieser Speicher mit Folgendem versehen: einer Anzahl von Teilwortleitungspaaren mit jeweils einer ersten und einer zweiten Teilwortleitung SWL1 und SWL2, die in Zeilenrichtung verlaufen; eine Anzahl von Bitleitungen . . ., B/Ln und B/Ln+1, . . ., die in einer die Teilwortleitungspaare schneidenden Richtung verlaufen; und einen Leseverstärker SA zwischen den Bitleitungen zum Erfassen von Daten auf den Bitleitungen und zum Liefern der Daten an eine Datenleitung DL oder eine inverse Datenleitung/DL. Ferner existierten eine Leseverstärker-Aktivierungseinheit zum Liefern eines Aktivierungssignals SEN zum Aktivieren der Leseverstärker SA sowie ein Auswählschalter CS zum selektiven Schalten der Bitleitungen und der Datenleitungen.

Nun wird die Funktion dieses Speichers unter Bezugnahme auf das in Fig. 8 dargestellte zeitbezogene Diagramm erläutert.

Eine Periode T0 ist eine solche, bevor die erste und zweite Teilwortleitung SWL1 und SWL2 auf H(hoch) aktiviert werden, wenn alle Bitleitungen auf den Schwellenspannungspegel eines NMOS-Transistors vorab geladen werden. T1 ist eine Periode, in der sich sowohl die erste als auch die zweite Teilwortleitung SWL1 und SWL2 auf H befinden, wobei der Datenwert im ferroelektrischen Kondensator einer Hauptzelle auf die Hauptbitleitung übertragen wird, um deren Pegel zu ändern. In diesem Fall tritt, da zwischen die Bitleitung und die Teilwortleitung elektrische Felder entgegengesetzter Polaritäten angelegt werden, im ferroelektrischen Kondensator, in dem ein Datenwert mit dem logischen Wert hoch gespeichert ist, eine Zerstörung der Polaritäten des ferroelektrischen Materials auf, was den Fluss eines hohen Stroms bewirkt, wodurch in der Bitleitung eine hohe Spannung induziert wird. Im Gegensatz hierzu tritt in einem ferroelektrischen Kondensator, in dem ein Datenwert mit dem logischen Wert niedrig gespeichert ist, keine Zerstörung der Polaritäten des ferroelektrischen Materials auf, da an die Bitleitung und die Teilwortleitung elektrische Felder derselben Polarität angelegt werden, wodurch der Fluss eines kleineren Stroms verursacht wird, der in der Bitleitung nur eine niedrige Spannung induziert. Wenn Zellendaten angemessen auf die Bitleitung geladen sind, wird das Leseverstärker-Aktivierungssignal SEN zum Aktivieren des Leseverstärkers auf hoch gebracht, um den Bitleitungspegel zu verstärken. Da der logische Datenwert H in der zerstörten Zelle nicht wiederhergestellt werden kann, wenn die erste und zweite Teilwortleitung SWL1 und SWL2 auf hoch liegen, wird der logische Datenwert H in anschließenden Perioden T2 und T3 wiederhergestellt. T2 ist eine Periode, in der die erste Teilwortleitung SWL1 auf niedrig gebracht wird und die zweite Teilwortleitung auf hoch gehalten wird, wenn sich der zweite Transistor T2 im eingeschalteten Zustand befindet. In diesem Fall wird, wenn sich die Bitleitung auf hoch befindet, ein hoher Datenwert an eine der Elektroden des zweiten ferroelektrischen Kondensators FC2 übertragen, um den logischen Zustand 1 zwischen dem niedrigen Zustand der ersten Teilwortleitung SWL1 und dem hohen Pegel der Bitleitung wiederherzustellen. T3 ist eine Periode, in der die erste Teilwortleitung SWL1 erneut auf hoch gebracht wird und die zweite Teilwortleitung SWL2 auf niedrig gebracht wird, wenn sich der erste Transistor T1 im eingeschalteten Zustand befindet. In diesem Fall wird, wenn sich die Bitleitung auf dem hohen Pegel befindet, ein hoher Datenwert an eine der Elektrode des ersten ferroelektrischen Kondensators FC1 übertragen, um den logischen Zustand 1 zwischen hohen Pegeln der zweiten Teilwortleitung SWL2 wiederherzustellen.

Gemäß der Schaltung von Fig. 9 zu einem Speicher gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung ist die Leseverstärkereinheit nur unter der Zellenarrayeinheit vorhanden.

Gemäß Fig. 9 verfügt dieser Speicher über Folgendes: mindestens eine Bezugsbitleitung RB/L; eine Anzahl von Hauptbitleitungen MB/L1, MB/L2, MB/L3, . . . auf einer Seite der Bezugsbitleitung; eine Ausgleichseinheit 91 mit Ausgleichseinrichtungen zum Ausgleichen benachbarter Bitleitungen unter den Bitleitungen; eine Vorabladungspegel-Einstelleinheit 93 mit NMOS-Transistoren, die jeweils mit einer jeweiligen Bitleitung verbunden sind, um einen Vorabladungspegel der Bitleitung auf eine Kombination eines ersten Vorabladungssteuersignals und eines zweiten Vorabladungssteuersignals einzustellen; eine Leseverstärkereinheit 95 mit Leseverstärkern, die jeweils mit der Hauptbitleitung verbunden sind, um das Signal auf der Bitleitung zu erfassen; und eine Bezugspegel-Erzeugungseinheit 97 zum Empfangen und Verstärken des Bezugsbitleitungssignals und zum Weiterleiten des Bezugsbitleitungssignals als Bezugsspannung für die Leseverstärker. Jeder der NMOS-Transistoren in der Vorabladungspegel-Einstelleinheit 93 verfügt über ein Gate, an das das erste Vorabladungssteuersignal angelegt wird, und einen Drain, an den das zweite Vorabladungssteuersignal angelegt wird. Die Sources der NMOS-Transistoren sind mit der Bitleitung verbunden. Der Pegel des ersten Vorabladungssteuersignals ist 3Vtn, und der Pegel des zweiten Vorabladungssteuersignals ist Vtn. Demgemäß lädt die Source mit dem Pegel 2Vtn, der an ihr auf das an das Gate angelegte erste Vorabladungssteuersignal von 3Vtn und das an den Drain angelegte zweite Vorabladungssteuersignal Vtn liegt, schließlich jede der Bitleitungen auf 2Vtn auf. Mit einer Bezugsbitleitung ist eine Bezugszelle verbunden, und mit einer Hauptbitleitung ist eine Hauptzelle verbunden. Um immer den logischen Wert 0 in die Hauptzelle einzuspeichern, wird eine Pulldowneinheit 98, die auf das Bezugsbitleitungs-Steuersignal hin arbeitet, dazu verwendet, den Pegel der Bezugsbitleitung während einer Wiederherstellperiode herunterzuziehen. Die Ausgleichseinrichtungen zum Ausgleichen benachbarter Bitleitungen arbeiten auf ein EQC(equalize control)-Signal hin, um die Bitleitungen und die Bezugsbitleitungen gleichzeitig auszugleichen.

Nun wird der Betrieb dieses Speichers unter Bezugnahme auf die Signalverläufe in Fig. 10 erläutert.

Wenn das Chipfreigabesignal CEBpad auf hoch deaktiviert wird, wird das Ausgleichssteuersignal EQC von niedrig auf hoch überführt, um die durch dieses Signal gesteuerte Ausgleichseinheit 91 zu aktivieren, um die Hauptbitleitungen und die Bezugsbitleitungen gleichzeitig auszugleichen. Außerdem wird das erste Vorabladungssteuersignal, das während einer Vorabladungsperiode auf dem Pegel 3Vtn gehalten wird, auf niedrig überführt, um den Vorabladungsvorgang zu beenden, wenn das Signal CEBpad auf niedrig aktiviert wird. In diesem Fall werden, da sich die Vorabladungspegel-Einstelleinheit 93 durch das erste Vorabladungssteuersignal im aktivierten Zustand befindet, die Bitleitung und die Bezugsbitleitung auf den Massepegel heruntergezogen, wenn das zweite Vorabladungssteuersignal von hoch auf niedrig herunterzogen wird. Übrigens wird, wenn das zweite Vorabladungssteuersignal erneut von niedrig auf hoch überführt wird, eine Spannung von 2Vtn (3Vtn - Vtn) an die mit den Sources der NMOS- Transistoren in der Vorabladungspegel-Einstelleinheit 93 verbundenen Hauptbitleitungen und Bezugsbitleitungen geliefert, um diese vorab zu laden, da die Gates dieser Transistoren durch das erste Vorabladungssteuersignal auf 3Vtn gehalten werden, was selbst dann erfolgt, wenn das an die Drains gelieferte zweite Vorabladungssteuersignal auf einem hohen Pegel, entsprechend dem Pegel Vcc, liegt. Das in der Erzeugungseinheit für das Vorabladungsversorgungssignal erzeugte erste Vorabladungssteuersignal wird über die Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals an die Vorabladungspegel-Einstelleinheit geliefert. Das heißt, dass von einer Anzahl von Unterzellenarrays im Hauptzellenarray nur eines ausgewählt wird. Anders gesagt, ist die Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals zum Bestimmen des Anlegens des in der Erzeugungseinheit für das Vorabladungsversorgungssignal erzeugten ersten Vorabladungssteuersignals an die eigene Vorabladungspegel-Einstelleinheit für jedes Unterzellenarray vorhanden. Die Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals wird später erläutert.

Die Erzeugungseinheit für das Vorabladungsversorgungssignal beinhaltet gemäß dem Blockdiagramm der Fig. 11 das Folgende: eine CTD-Erzeugungseinheit 111 zum Erzeugen eines Signals CTD (CEB Transition Detection = Erfassen eines Übergangs des Signals CEB); eine Aktivierungseinstelleinheit 113 zum Empfangen des Signals CTD von der CTD-Erzeugungseinheit 111 und zum Liefern eines ersten Aktivierungssignals und eines zweiten Aktivierungssignals; eine Bezugssignal-Weiterleiteeinheit 115 zum Empfangen des ersten Aktivierungssignals und zum Erzeugen des Bezugssignals zum Herstellen eines Vorabladungspegels; eine Vorabladungspegel-Vergleichseinheit 117 zum Empfangen des zweiten Aktivierungssignals und zum Vergleichen des Bezugssignals von der Bezugssignal-Weiterleiteeinheit 115 mit einem an sie rückgeführten Signal; eine Vorabladungspegel-Erzeugungseinheit 119, die so ausgebildet ist, dass sie ein Ansteuerungssignal von der Vorabladungspegel-Vergleichseinheit 117 empfängt, um ihr eigenes Signal an diese zurückzuliefern, bis das Ansteuerungssignal von dieser darüber informiert, dass der Pegel des rückgeführten Signals den Pegel des Bezugssignals erreicht hat, wenn die Vorabladungspegel-Erzeugungseinheit 119 deaktiviert wird; und eine Weiterleitungseinheit 121 für das erste Vorabladungssteuersignal zum Empfangen eines Signals von der Vorabladungspegel-Erzeugungseinheit 119, um das erste Vorabladungssteuersignal zu liefern. In diesem Fall aktiviert, wenn der Pegel des an die Vorabladungspegel-Erzeugungseinheit 119 rückgelieferten Signals niedriger als der Pegel des Bezugssignals von der Bezugssignal-Weiterleiteeinheit 115 ist, die Vorabladungspegel-Vergleichseinheit 117 die Vorabladungspegel- Erzeugungseinheit 119, bis der Pegel des rückgelieferten Signals höher als der Pegel des Bezugssignals ist. Das Bezugssignal vom Pegel 3Vtn von der Bezugssignal-Weiterleiteeinheit 115 ist nicht ein als Bezugssignal für den Leseverstärker verwendetes Signal, sondern ein Bezugssignal zum Erzeugen des ersten Vorabladungssteuersignals. Es sei darauf hingewiesen, dass das Bezugssignal für den Leseverstärker durch die später erläuterte Bezugspegel-Erzeugungseinheit geliefert wird.

Die in Fig. 12 dargestellte Schaltung einer Erzeugungseinheit für das Vorabladungsversorgungssignal weist Folgendes auf: eine Freigabeeinstelleinheit 113, eine Bezugssignal- Weiterleiteeinheit 115, eine Vorabladungspegel-Vergleichseinheit 117, eine Vorabladungspegel-Erzeugungseinheit 119 und eine Vorabladungssteuersignal-Weiterleiteeinheit 121. Die Aktivierungseinstelleinheit 113 verfügt über einen ersten Inverter 113a zum Invertieren eines Signals CTDB, das dem Signal CTD für niedrigen Pegel entspricht, und zum Weiterleiten als erstes Aktivierungssignal zum Aktivieren der Bezugssignal-Weiterleiteeinheit 115; eine erste Puffereinheit 113b zum Puffern des Signals vom ersten Inverter 113a für eine voreingestellte Zeit; und einen ersten Transistor 113c zum Bestimmen des Anlegens des zweiten Freigabesignals an die Vorabladungspegel-Vergleichseinheit 117 auf ein Signal von der ersten Puffereinheit 113b hin. Die Puffereinheit 113b verfügt über zwei in Reihe geschaltete Inverter, und der erste Transistor 113c ist ein n-Kanal-Anreicherungstransistor. Die Bezugssignal-Weiterleiteeinheit 115 verfügt über einen ersten Transistor 115a, dessen Gate das erste Aktivierungssignal empfängt; einen zweiten Transistor 115b, dessen Gate die Versorgungsspannung empfängt, dessen Drain mit der Source des ersten Transistors 115a verbunden ist und dessen Source mit einem Ausgangsanschluss Aus verbunden ist; einen dritten Transistor 115c, dessen Gate das erste Aktivierungssignal zum Schalten einer Massespannung empfängt; einen vierten Transistor 115d, dessen Gate die Versorgungsspannung empfängt, dessen Drain mit der Source des dritten Transistors 115c verbunden ist, und einer Source, die gemeinsam mit der Source des zweiten Transistors 115d mit dem Ausgangsanschluss Aus verbunden ist; einen fünften Transistor 115e, dessen Gate die Massespannung empfängt, dessen Drain die Versorgungsspannung empfängt und dessen Source mit dem Ausgangsanschluss Aus verbunden ist; einen sechsten Transistor 115f, dessen Drain mit dem Masseanschluss verbunden ist und dessen Gate und Source miteinander verbunden sind; einen siebten Transistor 115g, dessen Drain mit der Source des sechsten Transistors 115f verbunden ist und dessen Gate und Source miteinander verbunden sind; einen achten Transistor 115h, dessen Drain mit der Source des siebten Transistors 115g verbunden ist und dessen Gate und Source miteinander verbunden sind; einen neunten Transistor 115i, dessen Drain mit der Source des achten Transistors 115h verbunden ist und dessen Gate und Source gemeinsam mit dem Ausgangsanschluss Aus verbunden sind; und eine Ausgangsspannungs-Stabilisiereinheit 115j zum Stabilisieren der Spannung am Ausgangsanschluss Aus. Die Ausgangsspannungs-Stabilisiereinheit 115j beinhaltet einen MOS-Kondensator, und der fünfte Transistor 115e ist ein PMOS-Transistor, während die anderen Transistoren n-Kanal-Anreicherungstransistoren sind. Die Spannung am Ausgangsanschluss Aus wird durch das Spannungsverhältnis des fünften Transistor 115e zum sechsten, siebten, achten und neunten Transistor 115f bis 115i auf 3Vtn eingestellt. Demgemäß erzeugen der Pegel 4Vtn der vier NMOS- Transistoren sowie der Pegel Vtn vom fünften Transistor 115e schließlich den Pegel von 3Vtn (4Vtn - Vtn) am Ausgangsanschluss. Der Ausgangsanschluss Aus wird durch die Ausgangsspannungs-Stabilisiereinheit 115j mit einem MOS-Kondensator mit einem stabilen Ausgangssignal versorgt, das dann an die Vorabladungspegel-Vergleichseinheit 117 geliefert wird. Diese beinhaltet einen ersten Transistor 117a, dessen Gate das Signal von der Bezugssignal-Weiterleiteeinheit 115 empfängt und dessen Drain das zweite Aktivierungssignal von der Aktivierungseinstelleinheit 113 empfängt; einen zweiten Transistor 117b, dessen Gate ein von der Vorabladungspegel-Erzeugungseinheit 119 rückgeliefertes Signal empfängt, und einem Drain zum Empfangen des zweiten Aktivierungssignals; einen dritten Transistor 117c, dessen Drain die Versorgungsspannung empfängt und dessen Source gemeinsam mit der Source des ersten Transistors 117a mit dem Ausgangsanschluss Aus verbunden ist, um die Versorgungsspannung auf eine Gatespannung hin zu schalten; und einen vierten Transistor 117d, dessen Drain die Versorgungsspannung empfängt und dessen Gate und Source miteinander verbunden sind und wobei die Source mit der Source des zweiten Transistors 117b verbunden ist. Die Vorabladungspegel-Vergleichseinheit 117 vergleicht den Pegel 3Vtn von der Bezugssignal-Weiterleiteeinheit 115 und ein an sie rückgeliefertes Signal, um ein Ansteuerungssignal zu erzeugen, wenn das rückgelieferte Signal einen Pegel unter 3Vtn aufweist. Das Ansteuerungssignal aktiviert die Vorabladungspegel-Erzeugungseinheit 119, die später erläutert wird, um eine größere Spannung zu liefern, wenn das rückgelieferte Signal einen Pegel unter 3Vtn aufweist. Im Gegensatz hierzu deaktiviert, wenn der Pegel des rückgelieferten Signals über zumindest 3Vtn liegt, die Vorabladungspegel-Vergleichseinheit 117 die Vorabladungspegel- Erzeugungseinheit 119. Der erste und der zweite Transistor 117a und 117b sind n-Kanal-Anreicherungstransistoren, und der dritte und der vierte Transistor 117c und 117d sind PMOS-Transistoren.

Die Vorabladungspegel-Erzeugungseinheit 119 verfügt über einen ersten Transistor 119a, der zwischen den Ausgangsanschluss Aus der Vorabladungspegel-Vergleichseinheit 117 und den Versorgungsspannungsanschluss Vcc geschaltet ist; einen ersten Inverter 117b zum Invertieren des Signals von der Vorabladungspegel-Vergleichseinheit 119a; einen zweiten Inverter 119c zum Invertieren des Signals vom ersten Inverter 119b; und einen zweiten Transistor 119d, dessen Gate das Signal vom zweiten Inverter 119c empfängt, dessen Drain die Versorgungsspannung empfängt und dessen Source mit dem Ausgangsanschluss Aus und dem Gate des zweiten Transistors 117b in der Vorabladungspegel-Vergleichseinheit 117 verbunden ist. Das Signal vom ersten Inverter 119b wird an das Gate des ersten Transistors 119a geliefert, und der erste Inverter 119b und der zweite Inverter 119c sind in Reihe geschaltet, um als Puffer zu dienen. Der erste und der zweite Transistor 119a und 119b sind PMOS-Transistoren. Die Weiterleiteeinheit 121 für das erste Vorabladungssteuersignal empfängt von der Vorabladungspegel-Erzeugungseinheit 119 ein vorabladungsversorgungssignal, und sie erzeugt das erste Vorabladungssteuersignal, um es dabei stabil zu halten.

Die Weiterleiteeinheit 121 für das erste Vorabladungssteuersignal weist dabei Folgendes auf: einen ersten Transistor 121a, dessen Gate die Massespannung empfängt und zwischen den Versorgungsspannungsanschluss und den Ausgangsanschluss Aus der Vorabladungspegel-Erzeugungseinheit 119 geschaltet ist; einen zweiten Transistor 121b, dessen Gate mit dem Masseanschluss Vss verbunden ist und dessen Gate und Source miteinander verbunden sind; einen dritten Transistor 121c, dessen Drain mit der Source des zweiten Transistors verbunden ist und dessen Gate und Source miteinander verbunden sind; einen dritten Transistor 121c, dessen Drain mit der Source des zweiten Transistors verbunden ist und dessen Gate und Source miteinander verbunden sind; einen vierten Transistor 121d, dessen Drain mit der Source des dritten Transistors 121c verbunden ist und dessen Gate und Source miteinander verbunden sind; und einen fünften Transistor 121e, dessen Drain mit der Source des vierten Transistors 121d verbunden ist und dessen Gate und Source gemeinsam mit dem Ausgangsanschluss Aus verbunden sind. Der erste Transistor ist ein PMOS-Transistor während die anderen Transistoren n- Kanal-Anreicherungstransistoren sind.

Gemäß dem in Fig. 13 dargestellten detaillierten System der Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals ist diese vorhanden, um das erste Vorabladungssteuersignal von der Erzeugungseinheit für das Vorabladungsversorgungssignal selektiv an einen relevanten Zellenblock weiterzuleiten. Das heißt, dass die Hauptzellenarrayeinheit über mehrere Unterzelleneinheiten verfügt und das erste Vorabladungssteuersignal von der Erzeugungseinheit für das Vorabladungsversorgungssignal nicht an alle Unterzellenarrayeinheiten sondern nur an diejenige Unterzellenarrayeinheit weitergeleitet wird, die ausgewählt werden soll. Daher ist für jede Unterzellenarrayeinheit eine Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals vorhanden, um das erste Vorabladungssteuersignal selektiv an die relevante Unterzellenarrayeinheit weiterzuleiten. Eine derartige Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals enthält zwei logische Gatter, drei Inverter und zwei NMOS-Transistoren. Das heißt, dass diese Einheit Folgendes aufweist: ein NAND-Gatter 131b, um das durch den ersten Inverter 131a erzeugte invertierte Signal zum Signal CEBpad und ein Zellenblock-Auswählsignal einer logischen Operation zu unterziehen; einen zweiten Inverter 131c zum Invertieren des Signals vom ersten NAND-Gatter 131b; einen ersten Transistor 131d, dessen Drain das erste Vorabladungssteuersignal von der Weiterleiteeinheit 121 für das erste Vorabladungssteuersignal empfängt und der so ausgebildet ist, dass er auf das Signal vom ersten NAND-Gatter 131b ein-/ausgeschaltet wird; einen zweiten Transistor 131e, dessen Drain mit dem Masseanschluss verbunden ist und dessen Source mit dem Ausgangsanschluss Aus verbunden ist und der so ausgebildet ist, dass er auf das Signal vom zweiten Inverter 131c hin ein-/ausgeschaltet wird; ein zweites NAND- Gatter 131f, um das Zellenblock-Auswählsignal und das Signal CTD einer logischen Operation zu unterziehen; und einen dritten Inverter 131g zum Invertieren des Signals vom zweiten NAND-Gatter 131f. Die Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals bestimmt das Anlegen des ersten Vorabladungssteuersignals an die relevante Vorabladungspegel-Einstelleinheit über den Ausgangsanschluss aus auf das Signal CEB und das Zellenblock-Auswählsignal hin. Das Signal vom dritten Inverter 131g ist das zweite Vorabladungssteuersignal, dessen Pegel vom Wert Vtn oder darunter auf das Zellenblock-Auswählsignal und das Signal CTD hin bestimmt wird.

Die CTD-Erzeugungseinheit zum Erfassen des Deaktivierungszustands des Signals CEBpad zum Erzeugen des Signals CTD ist in Fig. 14 dargestellt. Sie verfügt über eine Impulsbreiteneinstell- und Impulsverzögerungseinheit 141, eine Impulsbreite-Erzeugungseinheit 143 und eine Ansteuerungseinheit 145. Die Impulsbreiteneinstell- und Impulsverzögerungseinheit 141 enthält eine Verzögerungseinheit mit einer geraden Anzahl von in Reihe geschalteten Invertern, die zum jeweiligen Verzögern des Signals CEBpad um eine Zeitperiode dienen, sowie MOS-Kondensatoren 141a, 141b, 141c und 141d, die jeweils mit dem Ausgangsanschluss am Inverter k+1 (K = 1, 3, 5, . . .) verbunden sind, um das Signal von diesem zu stabilisieren. Die Impulsbreite-Erzeugungseinheit 143 verfügt über ein logisches Gatter, um die Ausgangssignale des ersten und des letzten Inverters einer logischen Operation zu unterziehen, um die Breite des Ausgangssignals einzustellen. Die Ansteuerungseinheit 145 enthält Inverter zum jeweiligen Invertieren des Ausgangssignals der Impulsbreite-Erzeugungseinheit 143.

Nun wird der Betrieb dieser Erzeugungseinheit für das Vorabladungsversorgungssignal beim ersten Ausführungsbeispiel eines erfindungsgemäßen Speichers erläutert.

Wenn das Chipfreigabesignal CEBpad von niedrig auf hoch deaktiviert wird, erfasst dies die CTD-Erzeugungseinheit 111, und sie liefert das Signal CTD. Dieses ist ein Impuls auf niedrigem Pegel, der für eine Zeitperiode auf niedrig gehalten wird und dann wieder auf hoch gebracht wird. Während das Signal CTD einem niedrigen Impuls entspricht, erzeugt die Aktivierungseinstelleinheit 113 das erste und das zweite Aktivierungssignal. Das erste Aktivierungssignal steuert die Aktivierung der Bezugssignal-Weiterleiteeinheit 115. Das heißt, dass das erste Aktivierungssignal diese Einheit aktiviert, um ein Bezugssignal vom Pegel 3Vtn an die Vorabladungspegel-Vergleichseinheit 117 zu liefern. Das zweite Aktivierungssignal steuert die Aktivierung der Vorabladungspegel-Vergleichseinheit 117. Diese Einheit wird aktiviert, um ein rückgeliefertes Signal mit einem Signal von der Bezugssignal-Weiterleiteeinheit 115 zu vergleichen. In diesem Fall wird, wenn der Pegel des rückgelieferten Signals niedriger als der Pegel Bezugssignals ist, ein Ansteuerungssignal erzeugt, um die Vorabladungspegel-Erzeugungseinheit 119 zu aktivieren, die ein Rücklieferungssignal erzeugt, um das Ausgangssignal hoch zu ziehen. Das hochgezogene Signal wird an die Vorabladungspegel-Vergleichseinheit 117 rückgeliefert und erneut mit dem Bezugssignal verglichen. Der vorstehend genannte Prozess wird wiederholt, bis der Pegel des Signals von der Vorabladungspegel-Erzeugungseinheit 119 über dem Pegel des Bezugssignals liegt, zu welchem Zeitpunkt die Vorabladungspegel-Vergleichseinheit 117 die Vorabladungspegel-Erzeugungseinheit 119 deaktiviert. Schließlich kann die Vorabladungspegel-Erzeugungseinheit 119 ein geeignetes Vorabladungsversorgungssignal liefern, und die Erzeugungseinheit 121 für das erste Vorabladungssteuersignal erzeugt auf dieses Vorabladungsversorgungssignal hin das erste Vorabladungssteuersignal.

Gemäß dem in Fig. 15 dargestellten Blockdiagramm einer Bezugspegel-Erzeugungseinheit in einem Speicher gemäß dem ersten bevorzugten Ausführungsbeispiel verfügt diese Einheit über Folgendes: eine erste und eine zweite Vergleichs- und Verstärkungseinheit 151 und 153, jeweils zum Vergleichen des Bezugssignal von einer Bezugsbitleitung mit einem an sie rückgelieferten Signal, und zum Verstärken des Signals; eine erste Aktivierungseinstelleinheit 155 zum Bestimmen einer Aktivierung der ersten Vergleichs- und Verstärkungseinheit 151; eine zweite Aktivierungseinstelleinheit 157 zum Bestimmen einer Aktivierung der zweiten Vergleichs- und Verstärkungseinheit 153; eine Bezugsausgangssignal-Einstelleinheit 159 zum Einstellen des Pegels des Bezugssignal auf Signale von der ersten und der zweiten Vergleichs- und Verstärkungseinheit 151 und 153 hin; eine Bezugsausgangssignal-Puffereinheit 161 zum Puffern des eingestellten Bezugssignals; und eine Bezugsbitleitungs-Vorabladungseinstelleinheit 163 zum Einstellen des Vorabladungspegels der Bezugsbitleitung auf den Vorabladungspegel der Hauptbitleitung auf das erste Vorabladungssteuersignal hin.

Nun wird die Bezugspegel-Erzeugungseinheit bei der Erfindung unter Bezugnahme auf Fig. 16 erläutert, die das Schaltungssystem zum Blockschaltbild der Fig. 15 zeigt. Dabei verfügt die erste Vergleichs- und Verstärkungseinheit, die ein Differenzverstärker vom Stromspiegeltyp ist, über zwei PMOS- Transistoren und zwei NMOS-Transistoren. Die erste Vergleichs- und Verstärkungseinheit 151 ist so ausgebildet, dass sie durch die erste Freigabeeinstelleinheit 155 aktiviert wird, die Folgendes aufweist: einen ersten Transistor NM1, dessen Gate das Signal von der Bezugsbitleitung empfängt, dessen Drain mit dem Drain des NMOS-Transistors in der ersten Aktivierungseinstelleinheit 155 verbunden ist und dessen Source mit dem ersten Ausgangsanschluss aus Aus1 verbunden ist; einen zweiten Transistor PM1, der zwischen den ersten Ausgangsanschluss Aus1 und den Versorgungsspannungsanschluss Vcc geschaltet ist; einen dritten Transistor NM2, dessen Gate das von der Bezugsausgangssignal-Einstelleinheit 159 an ihn rückgelieferte Signal empfängt, dessen Drain mit dem Drain des NMOS-Transistors in der ersten Aktivierungseinstelleinheit 155 verbunden ist und dessen Source mit dem zweiten Ausgangsanschluss Aus2 verbunden ist; einen vierten Transistor PM2, der zwischen den Versorgungsspannungsanschluss und den zweiten Ausgangsanschluss Aus2 geschaltet ist und dessen Gate mit dem Gate des zweiten Transistors PM1 verbunden ist. Der zweite Transistor PM1 und der vierte Transistor PM2 sind PMOS-Transistoren, während der erste Transistor NM1 und der dritte Transistor NM2 NMOS-Transistoren sind. Zwischen die Source und den Drain des zweiten Transistors PM1 ist zusätzlich eine Voreinstell-Steuereinheit 165 parallel zu diesem zweiten Transistor PM1 geschaltet.

Ähnlich wie die erste Vergleichs- und Verstärkungseinheit 151 ist die zweite Vergleichs- und Verstärkungseinheit 153 ein Differenzverstärker, dessen Aktivierung durch die zweite Aktivierungseinstelleinheit 157 bestimmt wird. Das heißt, dass die zweite Vergleichs- und Verstärkungseinheit 153 Folgendes aufweist: einen ersten Transistor NM1, dessen Gate das Signal von der Bitleitung empfängt, dessen Drain mit dem Drain des NMOS-Transistors in der zweiten Aktivierungseinstelleinheit 157 verbunden ist und dessen Source mit dem ersten Ausgangsanschluss Aus1 verbunden ist; einen zweiten Transistor PM1, der zwischen den Versorgungsspannungsanschluss Vcc und den ersten Ausgangsanschluss Aus1 geschaltet ist und dessen Gate und Source miteinander verbunden sind; einen dritten Transistor NM2, dessen Gate das an ihn von der Bezugsausgangssignal-Einstelleinheit 159 rückgeliefertes Signal empfängt; einen Drain, der mit dem Drain des NMOS- Transistors in der zweiten Aktivierungseinstelleinheit 157 verbunden ist, und einer Source, die mit dem zweiten Ausgangsanschluss Aus2 verbunden ist; und einen vierten Transistor PM4, der zwischen den zweiten Ausgangsanschluss Aus2 und den Versorgungsspannungsanschluss geschaltet ist und dessen Gate mit dem Gate des zweiten Transistors PM1 verbunden ist. Die zweite Aktivierungseinstelleinheit 157 ist ein NMOS-Transistor, dessen Drain mit dem Masseanschluss verbunden ist. Der erste und der dritte Transistor NM1 und NM2 sind NMOS-Transistoren, während der zweite und vierte Transistor PM1 und PM2 PMOS-Transistoren sind. Eine zweite Voreinstell-Steuereinheit 167 eines PMOS-Transistors ist zusätzlich mit dem ersten Ausgangsanschluss Aus1 verbunden.

Die Bezugsausgangssignal-Einstelleinheit 159 weist Folgendes auf: einen ersten Transistor NM1, der in paralleler Weise zwischen den Drain des vierten Transistors PM2 in der ersten Vergleichs- und Verstärkungseinheit 151 und das Gate des zweiten Transistors NM2 geschaltet ist und dessen Gate mit dem zweiten Ausgangsanschluss Aus2 der ersten Vergleichs- und Verstärkungseinheit 151 verbunden ist; einen zweiten Transistor NM2, dessen Drain mit dem zweiten Ausgangsanschluss Aus2 der ersten Vergleichs- und Verstärkungseinheit 151 verbunden ist, dessen Source mit der Source des ersten Transistors NM1 verbunden ist und dessen Gate mit dem ersten Ausgangsanschluss Aus1 der zweiten Vergleichs- und Verstärkungseinheit 153 verbunden ist; einen dritten Transistor PM1, dessen Drain mit dem Drain des vierten Transistors PM2 in der ersten Vergleichs- und Verstärkungseinheit 151 verbunden ist, dessen Source mit dem Gate des dritten Transistors NM2 in der ersten Vergleichs- und Verstärkungseinheit 151 verbunden ist und dessen Gate mit dem ersten Ausgangsanschluss Aus1 der zweiten Vergleichs- und Verstärkungseinheit 153 verbunden ist; und einen vierten Transistor NM3, dessen Gate ein Voreinstell-Steuersignal empfängt, dessen Drain mit dem Gate des dritten Transistors NM2 in der zweiten Vergleichs- und Verstärkungseinheit 153 verbunden ist und dessen Source mit dem Eingangsanschluss der Bezugsausgangssignal-Puffereinheit, die später erläutert wird, verbunden ist. Der erste und der zweite Transistor NM1 und NM2 sowie der vierte Transistor NM4 sind NMOS-Transistoren, während der dritte Transistor PM1 ein PMOS-Transistor ist.

Die Bezugsausgangssignal-Puffereinheit 161 weist Folgendes auf: einen ersten und einen zweiten Transistor NM1 und NM2, die mit dem vierten Transistor NM4 in der Bezugsausgangssignal-Einstelleinheit 159 in Reihe geschaltet sind; und einen dritten Transistor NM3, der parallel zum ersten und zweiten Transistor NM1 und NM2 zwischen den Drain des ersten Transistors NM1 und die Source des zweiten Transistors NM2 geschaltet ist. Das Gate des ersten Transistors ist mit dem ersten Ausgangsanschluss Aus1 an der zweiten Vergleichs- und Verstärkungseinheit 153 verbunden, und das Gate des zweiten Transistors NM2 ist mit dem zweiten Ausgangsanschluss Aus2 an der zweiten Vergleichs- und Verstärkungseinheit 153 verbunden. Das Gate des dritten Transistors NM3 ist mit dem Versorgungsspannungsanschluss Vcc verbunden.

Die Bezugsausgangssignal-Vorabladungseinstelleinheit 163 verfügt über einen Inverter 163a zum Invertieren des Voreinstell-Steuersignals; einen ersten Transistor NM1, dessen Drain mit dem Versorgungsspannungsanschluss verbunden ist und der durch das Vorabladungsversorgungssignal gesteuert wird; einen zweiten Transistor NM2, der mit dem ersten Transistor in Reihe geschaltet ist und dessen Gate mit dem Ausgangsanschluss des ersten Inverters 163a verbunden ist; einen dritten Transistor NM3, der in Reihe zum zweiten Transistor NM2 geschaltet ist und der durch das Signal CTD gesteuert wird; einen zweiten Inverter 153b zum Invertieren des Signals CTD; und einen vierten Transistor NM4, der zwischen den Masseanschluss und den Ausgangsanschluss geschaltet ist und dessen Gate mit dem Ausgangsanschluss des zweiten Inverters 163b verbunden ist. Der erste bis vierte Transistor NM1 bis NM4 sind alle NMOS-Transistoren.

Nun wird die Funktion dieser Bezugspegel-Erzeugungseinheit erläutert. Das an das Gate des ersten Transistors NM1 in der ersten Vergleichs- und Verstärkungseinheit 151 sowie an das Gate des ersten Transistors NM1 in der zweiten Vergleichs- und Verstärkungseinheit 153 gelieferte Bezugssignal rührt von der Bezugsbitleitung her. Das heißt, dass die Bezugspegel-Erzeugungseinheit ein Bezugszellen-Datensignal empfängt. Die Bezugspegel-Erzeugungseinheit wird durch Steuerungssignale, nämlich das Aktivierungssignal, das erste Vorabladungssteuersignal und das Signal CTD gesteuert. Das von der Bezugspegel-Erzeugungseinheit gelieferte Signal wird als Bezugssignal für jeweilige Leseverstärker verwendet. Das heißt, dass die Bezugspegel-Erzeugungseinheit auf das Bezugssignalerzeugungs-Aktivierungssignal hin aktiviert oder deaktiviert wird. Das heißt, dass dann, wenn ein hohes Signal an die NMOS-Transistoren in der ersten und zweiten Aktivierungseinstelleinheit 155 und 157 geliefert wird, die NMOS-Transistoren aktiviert werden, was dafür sorgt, dass ein Strom vom Versorgungsspannungsanschluss zum Masseanschluss fließt. Wenn das Bezugsbitleitungssignal an die Gates der ersten Transistoren NM1 in der ersten und zweiten Vergleichs- und Verstärkungseinheit 151 und 153 gelegt wird, wird das Bezugsbitleitungssignal durch den ersten bis vierten Transistor in der ersten und zweiten Vergleichs- und Verstärkungseinheit 151 und 153 verstärkt. In diesem Fall wird ein Signal von der Bezugsausgangssignal-Einstelleinheit 159 an die Gates des jeweiligen dritten Transistors NM2 in der ersten und der zweiten Vergleichs- und Verstärkungseinheit 151 und 153 rückgeliefert. Dann stellt die Bezugsausgangssignal-Einstelleinheit 159 ein Bezugsausgangssignal entsprechend Signalen von der ersten und zweiten Vergleichs- und Verstärkungseinheit 151 und 153 ein. Das heißt, dass das Bezugsausgangssignal vom ersten Transistor NM1, dessen Gate das Signal von der ersten Vergleichs- und Verstärkungseinheit 151 empfängt, und den zweiten und dritten Transistor PM1 und NM2, deren Gate jeweils das Signal von der zweiten Vergleichs- und Verstärkungseinheit 153 empfängt, eingestellt wird. Das durch die Bezugsausgangssignal-Einstelleinheit 159 eingestellte Bezugssignal wird durch die Bezugsausgangssignal-Puffereinheit 161 gepuffert. In diesem Fall stabilisieren der erste und der zweite Transistor NM1 und NM2 in der Bezugsausgangssignal-Puffereinheit 161 den von der Bezugsausgangssignal-Einstelleinheit 159 eingestellten Bezugspegel, um eine Schwankung desselben zu verhindern. Das heißt, dass, da den Gates des ersten und zweiten Transistors NM1 und NM2 in der Bezugsausgangssignal-Puffereinheit 161 zugeführte Signale während einer Übergangsperiode entgegengesetzte Phasen aufweisen, eine starke Änderung des Ausgangssignals verhindert werden kann, wenn eine übermäßige Reaktion am Drain des ersten Transistors NM1 versetzt wird, wenn diese die Source des zweiten Transistors NM2 erreicht. Indessen wird, da die Spannung am Drain des ersten Transistors NM1 nicht angemessen an das Gate des zweiten Transistors NM2 geliefert werden kann, wenn die Spannung an den Gates des ersten und zweiten Transistors NM1 und NM2 niedrig ist, der dritte Transistor NM3 für stabile Lieferung der Spannung am Drain des ersten Transistors an die Source des zweiten Transistors NM2 eingeschaltet gehalten.

Das zweite Ausführungsbeispiel eines erfindungsgemäßen Speichers gemäß Fig. 17 verfügt über Leseverstärker über und unter einer Zellenarrayeinheit, wobei ungeradzahlige Bitleitungen mit den unteren Leseverstärkern verbunden sind und geradzahlige Bitleitungen mit den oberen Leseverstärkern verbunden sind.

Gemäß Fig. 17 verfügt dieser Speicher über Folgendes: eine Zellenarrayeinheit 171 mit einem Paar Bezugsbitleitungen in Spaltenrichtungen und einer Anzahl von Hauptbitleitungen auf einer Seite der Bezugsbitleitungen; eine erste Ausgleichseinheit 173 unter der Zellenarrayeinheit 171 mit jeweiligen Ausgleichseinrichtungen zum Ausgleichen benachbarter Bitleitungen unter ungeradzahligen Hauptbitleitungen MB/L1, MB/L3, . . . einschließlich der ersten Bezugsbitleitung RB/L1; eine erste Vorabladungspegel-Einstelleinheit 175 mit NMOS-Transistoren, die jeweils mit der ersten Bezugsbitleitung RB/L1 und ungeradzahligen Hauptbitleitungen MB/L1, MB/L3, . . . verbunden sind, um den Vorabladungspegel einer relevanten Bitleitung auf eine Kombination aus dem ersten und zweiten Vorabladungssteuersignal einzustellen; eine erste Leseverstärkereinheit 177 mit Leseverstärkern, die jeweils mit einer ungeradzahligen Hauptbitleitung verbunden sind, um ein Signal auf dieser zu erfassen; eine erste Bezugspegel-Erzeugungseinheit 179 zum Verstärken des Signals auf der ersten Bezugsbitleitung RB/L1 und zum Liefern einer Bezugsspannung an die Leseverstärker; eine zweite Ausgleichseinheit 173a über der Zellenarrayeinheit 171, mit Ausgleichseinrichtungen zum jeweiligen Ausgleichen benachbarter Bitleitungen zum jeweiligen Ausgleichen benachbarter Bitleitungen unter geradzahligen Hauptbitleitungen MB/L2, MB/L4, . . . einschließlich der zweiten Bezugsbitleitung RB/L2; eine zweite Vorabladungspegel-Einstelleinheit 175a, die mit der zweiten Bezugsbitleitung und einer geradzahligen Hauptbitleitung verbunden ist, um den Vorabladungspegel einer relevanten Bitleitung auf eine Kombination aus dem ersten und zweiten Vorabladungssteuersignal hin einzustellen; eine zweite Leseverstärkereinheit 177a mit Leseverstärkern, die jeweils mit einer geradzahligen Hauptbitleitung verbunden sind, um ein Signal auf einer relevanten Bitleitung zu erfassen; und eine zweite Bezugspegel-Erzeugungseinheit 179a zum Verstärken des Signals auf der zweiten Bezugsbitleitung RB/L2 und zum Liefern des Signals an die zweite Leseverstärkereinheit 177a als Bezugsspannung. Für die erste Bezugsbitleitung RB/L1 und die zweite Bezugsbitleitung RB/L2 sind eine erste und eine zweite Pulldowneinheit 181 bzw. 181a vorhanden, um eine relevante Bezugsbitleitung auf ein Bezugsbitleitungs-Steuersignal hin herabzuziehen. Die erste und zweite Vorabladungspegel- Einstelleinheit 175 und 175a bestehen jeweils aus einem NMOS-Transistor, dessen Gate jeweils das erste Vorabladungssteuersignal empfängt, dessen Drain jeweils das zweite Vorabladungssteuersignal empfängt und dessen Source mit der Bitleitung verbunden ist. Das erste Vorabladungssteuersignal verfügt über einen Pegel von 3Vtn, und das zweite Vorabladungssteuersignal verfügt über einen Pegel von Vtn. Demgemäß wird die mit der Source des NMOS-Transistors verbundene Bitleitung auf 2Vtn (= 3Vtn - Vtn) verbunden.

Abweichend vom ersten Ausführungsbeispiel verfügt das zweite Ausführungsbeispiel über Leseverstärkereinheiten über und unter der Zellenarrayeinheit, wobei Signale auf den ungeradzahligen Bitleitungen durch die erste Leseverstärkereinheit 177 unter der Zellenarrayeinheit erfasst werden, während Signale auf geradzahligen Bitleitungen durch die zweite Leseverstärkereinheit 177a über der Zellenarrayeinheit erfasst werden. In diesem Fall wird die Bezugsspannung für die erste Leseverstärkereinheit 177 von der ersten Bezugspegel-Erzeugungseinheit 179 geliefert, während die Bezugsspannung für die zweite Leseverstärkereinheit 177a von der zweiten Bezugspegel-Erzeugungseinheit 179a geliefert wird. Die erste Bezugspegel-Erzeugungseinheit 129 empfängt das Signal auf der ersten Bezugsbitleitung RB/L1, und sie verstärkt es und liefert es weiter, und die zweite Bezugspegel-Erzeugungseinheit 170a und empfängt das Signal auf der zweiten Bezugsbitleitung RB/L2, und sie verstärkt es und leitet es weiter. Die Systeme und Funktionen der ersten und zweiten Vorabladungspegel-Einstelleinheiten 175 und 175b sowie der ersten und zweiten Ausgleichseinheiten 173 und 173a sind dieselben wie diejenigen der Vorabladungspegel-Einstelleinheit bzw. der Ausgleichseinheit beim ersten Ausführungsbeispiel der Erfindung. Außerdem sind Systeme und Funktionen der ersten und zweiten Bezugspegel-Erzeugungseinheit 179 und 179a dieselben wie bei der in Fig. 16 dargestellten Bezugspegel-Erzeugungseinheit des ersten Ausführungsbeispiels.

Wie erläutert, verfügt ein erfindungsgemäßer nichtflüchtiger ferroelektrischer Speicher über die folgenden Vorteile:

  • - erstens erleichtert es die Erzeugung des Vorabladungspegels auf eine Kombination des an ein Gate gelieferten ersten Vorabladungssteuersignals und des an einen Drain gelieferten zweiten Vorabladungssteuersignals hin, für einen stabileren Vorabladungsvorgang zu sorgen, was den Betrieb der Bezugspegel-Erzeugungseinheit stabilisiert,
  • - zweitens erlaubt es die Beseitigung von Pegelschwankungen der als Leseverstärker-Bezugsspannung gelieferten Bezugsspannung, stabile Lesevorgänge bei schnellem Ansprechverhalten zu erzielen,
  • - drittens kann, wenn das an die Bezugspegel-Erzeugungseinheit gelieferte Bezugsbitleitungssignal konstant ist, ein stabiles Ausgangssignal selbst dann erzielt werden, wenn Störsignale auftreten, d. h., dass trotz des Störsignals eine stabile Bezugsspannung erhalten werden kann.


Anspruch[de]
  1. 1. Nichtflüchtiger ferroelektrischer Speicher mit:
    1. - einer Zellenarrayeinheit mit mindestens einer Bezugsbitleitung (RB/L); einer Anzahl von Hauptbitleitungen auf einer Seite der Bezugsbitleitung und einer Anzahl von Paaren aus jeweils einer ersten und einer zweiten Teilwortleitung (SWL1, SWL2) in einer die Bitleitung schneidenden Richtung;
    2. - einer Ausgleichseinheit (91) zum Ausgleichen benachbarter Bitleitungen einschließlich einer Bezugsbitleitung innerhalb der Hauptbitleitungen;
    3. - einer Vorabladungspegel-Einstelleinheit (93) zum Einstellen des Vorabladungspegels der Bitleitung auf eine Kombination aus einem ersten und einem zweiten Vorabladungssteuersignal;
    4. - einer Leseverstärkereinheit (95) zum Erfassen eines Signals auf der Hauptbitleitung und
    5. - einer Bezugspegel-Erzeugungseinheit (97) zum Empfangen des Bezugsbitleitungssignals und zum Weiterleiten desselben als Bezugsspannung für die Leseverstärker.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Vorabladungspegel-Einstelleinheit (93) eine Spannungsdifferenz zwischen dem zweiten und dem ersten Vorabladungssteuersignal mittels eines Vorabladungspegels auf der Bitleitung einstellt.
  3. 3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Vorabladungspegel-Einstelleinheit (93) einen NMOS-Transistor aufweist, dessen Source mit der Bitleitung verbunden ist, dessen Drain das zweite Vorabladungssteuersignal empfängt und dessen Gate das erste Vorabladungssteuersignal empfängt.
  4. 4. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass an die Bitleitung eine Spannung angelegt wird, die aus der Differenz zwischen dem dem Gate zugeführten ersten Vorabladungssteuersignal und dem dem Drain zugeführten zweiten Vorabladungssteuersignal gebildet ist.
  5. 5. Speicher nach Anspruch 4, dadurch gekennzeichnet, dass das erste Vorabladungssteuersignal den Pegel 3Vtn und das zweite vorabladungssteuersignal den Pegel Vtn aufweist.
  6. 6. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass das erste Vorabladungssteuersignal in einer Vorabladungsversorgungssignal-Erzeugungseinheit erzeugt wird, die den Pegel von 3Vtn erzeugt, und es über eine Einheit (121) zum Auswählen und Weiterleiten des Vorabladungssteuersignals an eine Vorabladungspegel-Einstelleinheit geliefert wird.
  7. 7. Speicher nach Anspruch 6, dadurch gekennzeichnet, dass die Vorabladungsversorgungssignal-Erzeugungseinheit Folgendes aufweist:
    1. - eine CTD(CEB transition detection = Erfassen eines Übergangs des Signals CEB)-Erzeugungseinheit (111) zum Erfassen eines Signals CEBpad zum Erzeugen eines CTD-Signals;
    2. - eine Aktivierungseinstelleinheit (113) zum Empfangen des CTD-Signals und zum Liefern eines ersten Aktivierungssignals und eines zweiten Aktivierungssignals;
    3. - eine Bezugssignal-Weiterleiteeinheit (115), die auf das erste Aktivierungssignal hin aktiviert wird, um das Bezugssignal zum Erzeugen des ersten Vorabladungssteuersignals zu erzeugen;
    4. - eine Vorabladungspegel-Vergleichseinheit (117), die auf das zweite Aktivierungssignal hin aktiviert wird, um das Bezugssignal mit einem an sie rückgeleiteten Signal zu vergleichen;
    5. - eine Vorabladungspegel-Erzeugungseinheit (119), die durch ein Ansteuerungssignal von der Vorabladungspegel-Vergleichseinheit gesteuert wird, um ein Signal von ihr an sie zurückzuliefern; und
    6. - eine erste Vorabladungssteuersignal-Weiterleitungseinheit (121) zum Empfangen eines Signals von der Vorabladungspegel- Erzeugungseinheit (119) zum Erzeugen des ersten Vorabladungssteuersignals.
  8. 8. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Vorabladungspegel-Vergleichseinheit (117) den Pegel des Bezugssignals mit dem Pegel des von der Vorabladungspegel- Erzeugungseinheit (119) an sie rückgelieferten Signals vergleicht, um die Vorabladungspegel-Erzeugungseinheit so zu aktivieren, dass ein höheres Ausgangssignal erzeugt wird, wenn der Pegel des rückgelieferten Signals unter dem Pegel des Bezugssignals liegt.
  9. 9. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Vorabladungspegel-Vergleichseinheit (117) die Vorabladungspegel-Erzeugungseinheit (119) deaktiviert, wenn der Pegel des von der Letzteren rückgelieferten Signals dem Pegel des Bezugssignals entspricht oder über diesem liegt.
  10. 10. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die CTD-Erzeugungseinheit (111) Folgendes aufweist:
    1. - eine Impulsbreiteneinstell- und Impulsverzögerungseinheit (141) mit einer Verzögerungseinheit mit einer geraden Anzahl von in Reihe geschalteten Invertern zum jeweiligen Verzögern eines Signals CEBpad für eine Zeitperiode, und mit MOS-Kondensatoren (141a bis 141d), die jeweils mit einem Ausgangsanschluss eines Inverters k+1 (k = 1, 3, 5, . . .) verbunden sind, um das Signal vom Inverter zu stabilisieren;
    2. - eine Impulsbreite-Erzeugungseinheit (143) mit einem logischen Gatter, um die Ausgangssignale des ersten und des letzten Inverters innerhalb der geraden Anzahl von Invertern einer logischen Operation zu unterziehen, um die Breite des Ausgangssignals einzustellen; und
    3. - eine Ansteuerungseinheit (145) mit Invertern zum jeweiligen Invertieren des Ausgangssignals der Impulsbreite-Erzeugungseinheit.
  11. 11. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Aktivierungseinstelleinheit (113) Folgendes aufweist:
    1. - einen Inverter (113a) zum Invertieren des Signals CTD;
    2. - eine erste Puffereinheit (113b) zum Puffern des Signals vom Inverter und
    3. - einen ersten Transistor (113c) zum Schalten einer Massespannung auf ein Signal von der ersten Puffereinheit hin.
  12. 12. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Bezugssignal-Weiterleiteeinheit (115) Folgendes aufweist:
    1. - einen ersten Transistor (115a), dessen Gate das.Signal vom Inverter (113a) in der Aktivierungseinstelleinheit (113) empfängt, und dessen Drain mit einem Versorgungsspannungsanschluss verbunden ist;
    2. - einen zweiten Transistor (115b), dessen Drain mit dem ersten Transistor verbunden ist, dessen Source mit einem Ausgangsanschluss verbunden ist und dessen Gate die Versorgungsspannung empfängt;
    3. - einen dritten Transistor (115c), dessen Gate das Signal vom Inverter in der Aktivierungseinstelleinheit empfängt und dessen Drain mit einem Masseanschluss verbunden ist;
    4. - einen vierten Transistor (115d), dessen Drain mit der Source des dritten Transistors verbunden ist, dessen Source mit dem Ausgangsanschluss verbunden und dessen Gate mit dem Versorgungsspannungsanschluss verbunden ist;
    5. - einen fünften Transistor (115e), der zwischen den Versorgungsspannungsanschluss und den Ausgangsanschluss geschaltet ist und dessen Gate die Massespannung empfängt;
    6. - einen sechsten bis neunten Transistor (115f bis 115i), die in Reihe zwischen den Ausganganschluss und den Masseanschluss geschaltet sind und deren Gate und Source jeweils miteinander verbunden sind; und
    7. - eine Ausgangsspannungs-Stabilisiereinheit (115j) zum Stabilisieren des Signals am Ausgangsanschluss.
  13. 13. Speicher nach Anspruch 12, dadurch gekennzeichnet, dass die Spannung am Ausgangsanschluss durch das Verhältnis der Schwellenspannung des fünften Transistors (115e) und der Schwellenspannungen des sechsten bis neunten Transistors (115f bis 155i) bestimmt ist.
  14. 14. Speicher nach Anspruch 13, dadurch gekennzeichnet, dass die Ausgangsspannung den Pegel 3Vtn (= 4Vtn - Vtn) aufweist.
  15. 15. Speicher nach Anspruch 12, dadurch gekennzeichnet, dass der fünfte Transistor (115e) ein PMOS-Transistor ist und die anderen Transistoren n-Kanal-Anreicherungstransistoren sind.
  16. 16. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Vorabladungspegel-Vergleichseinheit (117) den Pegel 3Vtn des Bezugssignals von der Bezugssignal-Weiterleiteeinheit (115) und den Pegel eines von der Vorabladungspegel-Erzeugungseinheit (119) rückgelieferten Signals vergleicht, um die Vorabladungspegel-Erzeugungseinheit (119) abhängig vom Vergleichsergebnis zu aktivieren.
  17. 17. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Vorabladungspegel-Vergleichseinheit (117) Folgendes aufweist:
    1. - einen ersten Transistor (117a), dessen Gate das Signal von der Bezugssignal-Weiterleiteeinheit (115) empfängt und dessen Drain das zweite Aktivierungssignal von der Aktivierungseinstelleinheit (113) empfängt;
    2. - einen zweiten Transistor (117b), dessen Gate das von der Vorabladungspegel-Erzeugungseinheit (119) rückgelieferte Signal empfängt und dessen Drain das zweite Aktivierungssignal empfängt;
    3. - einen dritten Transistor (117c), dessen Drain die Versorgungsspannung empfängt und dessen Source gemeinsam mit der Source des ersten Transistors mit dem Ausgangsanschluss verbunden ist, um die Versorgungsspannung auf eine Gatespannung hin zu schalten; und
    4. - einen vierten Transistor (117d), dessen Drain die Versorgungsspannung empfängt und dessen Gate und Source miteinander verbunden sind, wobei die Source mit der Source des zweiten Transistors verbunden ist.
  18. 18. Speicher nach Anspruch 17, dadurch gekennzeichnet, dass der erste und der zweite Transistor (117a, 117b) n-Kanal-Anreicherungstransistoren sind und der dritte und vierte Transistor (117c, 117d) PMOS-Transistoren sind.
  19. 19. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Vorabladungspegel-Erzeugungseinheit (119) Folgendes aufweist:
    1. - einen ersten Inverter (119b) zum Invertieren des Signals von der Vorabladungspegel-Vergleichseinheit;
    2. - einen zweiten Inverter (119c) zum Invertieren des Signals vom ersten Inverter;
    3. - einen ersten Transistor (119a), dessen Gate das Signal vom ersten Inverter empfängt, dessen Drain mit dem Drain des vierten Transistors (117d) in der Vorabladungspegel-Vergleichseinheit (117) parallel geschaltet ist und dessen Source mit dem Eingangsanschluss des ersten Inverters verbunden ist; und
    4. - einen zweiten Transistor (119d), der vom Signal des zweiten Inverters gesteuert ist, dessen Drain mit dem Versorgungsspannungsanschluss verbunden ist und dessen Source mit dem Gate des zweiten Transistors (117b) in der Vorabladungspegel-Vergleichseinheit und dem Ausgangsanschluss verbunden ist.
  20. 20. Speicher nach Anspruch 19, dadurch gekennzeichnet, dass der erste und zweite Transistor (119a, 119d) PMOS-Transistoren sind.
  21. 21. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die erste Vorabladungssteuersignal-Weiterleiteeinheit (121) Folgendes aufweist:
    1. - einen ersten Transistor (121a), dessen Drain mit dem Drain des zweiten Transistors (119d) in der Vorabladungspegel-Erzeugungseinheit (119) verbunden ist; und
    2. - vier Transistoren (121b bis 121e), die in Reihe zwischen den Ausgangsanschluss und den Masseanschluss geschaltet sind.
  22. 22. Speicher nach Anspruch 21, dadurch gekennzeichnet, dass der erste Transistor (121a) ein PMOS-Transistor ist, dessen Gate die Massespannung empfängt, und die vier Transistoren n-Kanal-Anreicherungstransistoren sind.
  23. 23. Speicher nach Anspruch 6, dadurch gekennzeichnet, dass die Einheit zum Auswählen und Weiterleiten des Vorabladungssteuersignals Folgendes aufweist:
    1. - einen ersten Inverter (131a) zum Invertieren des Signals CEBpad;
    2. - ein erstes Logikgatter (131b), um das Signal des ersten Inverters und ein Zellenblock-Auswählsignal einer logischen Operation zu unterziehen;
    3. - einen zweiten Inverter (131c) zum Invertieren des Signals vom ersten Logikgatter;
    4. - einen ersten Transistor (131d), dessen Drain das erste Vorabladungssteuersignal von einer Weiterleiteeinheit (121) für das erste Vorabladungssteuersignal empfängt und dessen Source mit dem Ausgangsanschluss verbunden ist, und der durch das Signal vom ersten Logikgatter gesteuert wird;
    5. - einen zweiten Transistor (131e), dessen Drain mit der Source des ersten Transistors verbunden ist, dessen Source mit dem Masseanschluss verbunden ist und dessen Gate das Signal vom zweiten Inverter empfängt;
    6. - ein zweites Logikgatter (131f), um das Zellenblock-Auswählsignal und das Signal CTD einer logischen Operation zu unterziehen; und
    7. - einen dritten Inverter (131g) zum Invertieren des Signals vom zweiten logischen Gatter.
  24. 24. Speicher nach Anspruch 23, dadurch gekennzeichnet, dass das erste Vorabladungssteuersignal der Vorabladungspegel- Einstelleinheit in einem relevanten Zellenblock über den Ausgangsanschluss zugeführt wird.
  25. 25. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Bezugspegel-Erzeugungseinheit Folgendes aufweist:
    1. - eine erste Vergleichs- und Verstärkungseinheit (151) zum Vergleichen des Bezugssignals von einer Bezugsbitleitung mit einem an sie rückgelieferten Signal, und zum Verstärken des Signals;
    2. - eine zweite Vergleichs- und Verstärkungseinheit (153) zum Vergleichen des Bezugssignals von einer Bezugsbitleitung mit einem an sie rückgelieferten Signal, und zum Verstärken des Signals;
    3. - eine Bezugsausgangssignal-Einstelleinheit (159) zum Einstellen des Pegels des Bezugssignals auf Signale von der ersten und zweiten Vergleichs- und Verstärkungseinheit hin;
    4. - eine Bezugsausgangssignal-Puffereinheit (161) zum Puffern des in der Bezugsausgangssignal-Einstelleinheit eingestellten Bezugssignals und
    5. - eine Bezugsausgangssignal-Vorabladungseinstelleinheit (163) zum Einstellen des Vorabladungspegels der Bezugsbitleitung auf den Vorabladungspegel der Hauptbitleitung auf das erste Vorabladungssteuersignal und das Signal CTD hin.
  26. 26. Speicher nach Anspruch 25, dadurch gekennzeichnet, dass die Bezugspegel-Erzeugungseinheit ferner Folgendes aufweist:
    1. - eine erste Aktivierungseinstelleinheit (155) zum Bestimmen der Aktivierung der ersten Vergleichs- und Verstärkungseinheit (151) und
    2. - eine zweite Aktivierungseinstelleinheit (157) zum Bestimmen der Aktivierung der zweiten Vergleichs- und Verstärkungseinheit (153).
  27. 27. Speicher nach Anspruch 25, dadurch gekennzeichnet, dass die erste Vergleichs- und Verstärkungseinheit (151) Folgendes aufweist:
    1. - einen ersten Transistor (NM1), dessen Gate das Signal von der Bezugsbitleitung empfängt, dessen Drain mit der ersten Aktivierungseinstelleinheit (155) verbunden ist und dessen Source mit einem ersten Ausgangsanschluss verbunden ist;
    2. - einen zweiten Transistor (PM1), dessen Drain mit dem Versorgungsspannungsanschluss verbunden ist und dessen Source und Gate miteinander verbunden ist, wobei die Source mit dem ersten Ausgangsanschluss verbunden ist;
    3. - einen dritten Transistor (NM2), dessen Gate ein rückgeliefertes Signal empfängt, dessen Drain mit der ersten Aktivierungseinstelleinheit verbunden ist und dessen Source mit einem zweiten Ausgangsanschluss verbunden ist; und
    4. - einen vierten Transistor (PM2), dessen Drain mit dem Drain des zweiten Transistors (PM1) verbunden ist, dessen Source mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem Gate des zweiten Transistors verbunden ist.
  28. 28. Speicher nach Anspruch 25, dadurch gekennzeichnet, dass die zweite Vergleichs- und Verstärkungseinheit (153) Folgendes aufweist:
    1. - einen ersten Transistor (NM1), dessen Gate das Signal von der Bezugsbitleitung empfängt, dessen Drain mit der zweiten Aktivierungseinstelleinheit (157) verbunden ist und dessen Source mit dem ersten Ausgangsanschluss verbunden ist;
    2. - einen zweiten Transistor (PM1), dessen Drain mit dem Versorgungsspannunganschluss verbunden ist und dessen Source mit dem ersten Ausgangsanschluss verbunden ist;
    3. - einen dritten Transistor (NM2), dessen Gate ein rückgeliefertes Signal empfängt, dessen Drain mit der Source der ersten Aktivierungseinstelleinheit (155) verbunden ist und dessen Source mit dem zweiten Ausgangsanschluss verbunden ist; und
    4. - einen vierten Transistor (NM2), dessen Drain mit dem Drain des zweiten Transistors verbunden ist und dessen Gate und Source gleichzeitig mit dem Gate des zweiten Transistors verbunden sind.
  29. 29. Speicher nach Anspruch 25, dadurch gekennzeichnet, dass die Bezugsausgangssignal-Einstelleinheit (159) Folgendes aufweist:
    1. - einen ersten Transistor (NM1), der durch das Signal vom zweiten Ausgangsanschluss der ersten Vergleichs- und Verstärkungseinheit (151) gesteuert wird, dessen Drain mit dem Drain des vierten Transistors in der ersten Vergleichs- und Verstärkungseinheit verbunden ist und dessen Source mit dem Gate des dritten Transistors in dieser Einheit verbunden ist;
    2. - einen zweiten Transistor (NM2), dessen Gate das Signal vom ersten Ausgangsanschluss der zweiten Vergleichs- und Verstärkungseinheit (153) empfängt, dessen Drain mit dem zweiten Ausgangsanschluss der ersten Vergleichs- und Verstärkungseinheit verbunden ist und dessen Source mit der Source des ersten Transistors verbunden ist; und
    3. - einen dritten Transistor (PM1), dessen Drain mit dem Drain des ersten Transistors verbunden ist und dessen Source mit dem Gate des dritten Transistors in der ersten Vergleichs- und Verstärkungseinheit verbunden ist; und
    4. - einen vierten Transistor (NM3), dessen Drain mit der Source des dritten Transistors verbunden ist und der auf ein Voreinstell-Steuersignal hin arbeitet.
  30. 30. Speicher nach Anspruch 25, dadurch gekennzeichnet, dass die Bezugssignal-Puffereinheit (161) Folgendes aufweist:
    1. - einen ersten Transistor (NM1), dessen Gate mit dem ersten Ausgangsanschluss der zweiten Vergleichs- und Verstärkungseinheit (153) verbunden ist und dessen Drain mit dem Ausgangsanschluss der Bezugsausgangssignal-Einstelleinheit (159) verbunden ist;
    2. - einen zweiten Transistor (NM2), dessen Gate mit dem zweiten Ausgangsanschluss der zweiten Vergleichs- und Verstärkungseinheit verbunden ist und dessen Drain mit der Source des ersten Transistors verbunden ist; und
    3. - einen dritten Transistor (NM3), dessen Gate die Versorgungsspannung empfängt, dessen Drain mit dem Drain des ersten Transistors verbunden ist und dessen Source mit der Source des zweiten Transistors verbunden ist.
  31. 31. Speicher nach Anspruch 25, dadurch gekennzeichnet, dass die Bezugsausgangssignal-Vorabladungseinstelleinheit (163) Folgendes aufweist:
    1. - einen ersten Transistor (NM1), dessen Drain mit dem Versorgungsspannungsanschluss verbunden ist und dessen Gate das erste Vorabladungssteuersignal empfängt;
    2. - einen zweiten Transistor (NM2), dessen Drain mit der Source des ersten Transistors verbunden ist und dessen Gate das Signal von einem ersten Inverter (163a) empfängt, der das Voreinstell-Steuersignal invertiert;
    3. - einen dritten Transistor (NM3), dessen Drain mit der Source des zweiten Transistors verbunden ist, dessen Gate das Signal CTD empfängt und dessen Source mit einem Ausgangsanschluss verbunden ist; und
    4. - einen vierten Transistor (NM4), dessen Drain mit dem Masseanschluss verbunden ist, dessen Source mit dem Ausgangsanschluss verbunden ist und dessen Gate das Signal von einem zweiten Inverter (163b) empfängt, der das Signal CTD invertiert.
  32. 32. Nichtflüchtiger ferroelektrischer Speicher mit:
    1. - einer Zellenarrayeinheit (171) mit ersten und zweiten Bezugsbitleitungen sowie einer Anzahl von Hauptbitleitungen auf einer Seite der Bezugsbitleitungen sowie einer Anzahl von Paaren aus jeweils einer ersten und einer zweiten Teilwortleitung (SWL1, SWL2), die in einer die Bitleitungen schneidenden Richtung ausgebildet sind;
    2. - einer ersten Ausgleichseinheit (173) unter der Zellenarrayeinheit zum Ausgleichen benachbarter Bitleitungen innerhalb ungeradzahliger Hauptbitleitungen sowie die erste Bezugsbitleitung;
    3. - einer ersten Vorabladungspegel-Einstelleinheit (175) zum Einstellen von Pegeln der ungeradzahligen Bitleitungen und der ersten Bezugsbitleitung auf eine Kombination eines ersten und eines zweiten Vorabladungssteuersignals hin;
    4. - einer ersten Leseverstärkereinheit (177) zum Erfassen und Verstärken eines Signal auf den ungeradzahligen Bitleitungen;
    5. - einer ersten Bezugspegel-Erzeugungseinheit (179) zum Empfangen und Verstärken des Signals auf der ersten Bezugsbitleitung und zum Liefern des Verstärkungsergebnisses als Bezugssignal für die erste Leseverstärkereinheit;
    6. - einer zweiten Ausgleichseinheit (173a) über der Zellenarrayeinheit zum Ausgleichen benachbarter Bitleitungen innerhalb geradzahliger Hauptbitleitungen sowie der zweiten Bezugsbitleitung;
    7. - einer zweiten Vorabladungspegel-Einstelleinheit (175a) zum Einstellen der Pegel der geradzahligen Bitleitungen und der zweiten Bezugsbitleitung auf eine Kombination des ersten und zweiten Vorabladungssteuersignals hin;
    8. - einer zweiten Leseverstärkereinheit (177a) zum Erfassen und Verstärken des Signals auch einer geradzahligen Bitleitung und
    9. - einer zweiten Bezugspegel-Erzeugungseinheit (179a) zum Verstärken des Signals auf der zweiten Bezugsbitleitung und zum Liefern des Verstärkungsergebnisses an die zweite Leseverstärkereinheit als Bezugssignal.
  33. 33. Speicher nach Anspruch 32, dadurch gekennzeichnet, dass die erste und zweite Vorabladungspegel-Einstelleinheit (175, 175a) die Spannungsdifferenz des zweiten Vorabladungssteuersignals gegenüber dem ersten Vorabladungssteuersignal auf einen Vorabladungspegel der Bitleitung einstellen.
  34. 34. Speicher nach Anspruch 32, dadurch gekennzeichnet, dass die erste Vorabladungspegel-Einstelleinheit (175) NMOS-Transistoren aufweist, deren Source jeweils mit einer ungeradzahligen Bitleitung verbunden ist, deren Drain jeweils das zweite Vorabladungssteuersignal empfängt und deren Gate jeweils das erste Vorabladungssteuersignal empfängt.
  35. 35. Speicher nach Anspruch 32, dadurch gekennzeichnet, dass die zweite Vorabladungspegel-Einstelleinheit (175a) NMOS- Transistoren aufweist, deren Source jeweils mit einer geradzahligen Bitleitung verbunden ist, deren Drain jeweils das zweite Vorabladungssteuersignal empfängt und deren Gate jeweils das erste Vorabladungssteuersignal empfängt.
  36. 36. Speicher nach Anspruch 32, dadurch gekennzeichnet, dass an die Bitleitung eine Spannung angelegt ist, die der Differenz aus dem dem Gate zugeführten ersten Vorabladungssteuersignal und dem von diesem abgezogenen, dem Drain zugeführten zweiten Vorabladungssteuersignal entspricht.
  37. 37. Speicher nach Anspruch 32, dadurch gekennzeichnet, dass das erste Vorabladungssteuersignal einen Pegel von 3Vtn und das zweite Vorabladungssteuersignal einen Pegel von Vtn aufweist.






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