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Dokumentenidentifikation DE19944040A1 22.03.2001
Titel Integrierter Speicher mit zwei Burstbetriebsarten
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schöniger, Sabine, 81737 München, DE;
Schrögmeier, Peter, 81547 München, DE;
Weis, Christian, 81737 München, DE;
Dietrich, Stefan, Dr., 82299 Türkenfeld, DE
Vertreter Epping, Hermann & Fischer GbR, 80339 München
DE-Anmeldedatum 14.09.1999
DE-Aktenzeichen 19944040
Offenlegungstag 22.03.2001
Veröffentlichungstag im Patentblatt 22.03.2001
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 8/00   
Zusammenfassung Der Speicher weist eine bidirektionale Adresszähleinheit C1; S auf, die zur Erzeugung interner Spaltenadressen aus einer externen Spaltenadresse A7..0 einen Zählvorgang durchführt. Dabei ist die Zählrichtung abhängig von der Burstbetriebsart und von einem Adressbit A1 der externen Spaltenadresse. Außerdem weist der Speicher eine Transformationseinheit C2; SR2 auf, die von der Adresszähleinheit C1; S generierte Teiladressen A2..1; PA3..0' in Abhängigkeit der Burstbetriebsart und eines weiteren Adressbits A0 der externen Spaltenadresse A7..0 entweder unverändert oder um den Wert 1 inkrementiert an den zweiten Spaltendecoder CDEC2 weiterleitet.

Beschreibung[de]

Die Erfindung betrifft einen integrierten Speicher mit zwei unterschiedlichen Burstberiebsarten.

Integrierte Speicher weisen üblicherweise Speicherzellen auf, die in Zeilen und Spalten angeordnet sind. Über Zeilenadressen kann auf die Zeilen und über Spaltenadressen auf die Spalten zugegriffen werden. Bei einigen synchronen integrierten Speichern, wie beispielsweise DDR SDRAMs (Double Data Rate Synchronous Dynamic Random Access Memories), erfolgt bei Anlegen einer externen Spaltenadresse gemäß vorgegebener Spezifikationen ein Zugriff auf mehrere Spalten, deren Adressen in bestimmter Weise aufeinander folgen. Ein solcher Zugriff wird als "Burstzugriff" bezeichnet.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher mit zwei unterschiedlichen Burstbetriebsarten anzugeben, bei dem für jede Burstbetriebsart eine unterschiedliche Adressierungsreihenfolge der Spalten während eines Burstzugriffs erfolgt und der mit relativ wenigen Komponenten realisierbar ist.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Anspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.

Beim erfindungsgemäßen Speicher werden aus einer ihm zugeführten externen Spaltenadresse bei jedem Burstzugriff mehrere interne Spaltenadressen generiert. Welche Reihenfolge diese internen Spaltenadressen haben, ist abhängig von der jeweiligen Burstbetriebsart, in der sich der Speicher befindet. Die internen Spaltenadressen setzen sich aus einem Teil der externen Spaltenadresse und einer von der bidirektionalen Adresszähleinheit erzeugten Teiladresse zusammen. Bei jedem Zählschritt der Adresszähleinheit wird eine andere Teiladresse und somit auch eine andere interne Spaltenadresse generiert. Die Adresszähleinheit hat immer dann die zweite Zählrichtung, wenn sich der Speicher in der zweiten Burstbetriebsart befindet oder wenn er sich in der ersten Burstart befindet, während gleichzeitig das zweitniedrigwertigste Adressbit der externen Spaltenadresse einen zweiten logischen Zustand aufweist. Dagegen hat die Adresszähleinheit die erste Zählrichtung, wenn der Speicher sich in der ersten Burstbetriebsart befindet und wenn gleichzeitig das zweitniedrigwertigste Adressbit der externen Spaltenadresse den ersten logischen Zustand aufweist. Die Transformationseinheit dient in der zweiten Burstbetriebsart zur Transformation der dem zweiten Spaltendecoder zugeführten Teiladresse, sofern das niedrigwertigste Adressbit der externen Spaltenadresse einen ersten logischen Zustand hat. In den sonstigen Fällen, also wenn das niedrigwertigste Adressbit einen zweiten logischen Zustand hat oder wenn sich der Speicher in der ersten Burstbetriebsart befindet, leitet die Transformationseinheit die von der Adresszähleinheit generierten Teiladressen ohne Transformation, also unverändert zum zweiten. Spaltendecoder. Die Transformation, die im genannten Fall von der Transformationseinheit durchgeführt wird, besteht darin, dass die der Tranformationseinheit zugeführten Teiladressen von dieser jeweils um einen bestimmten Wert inkrementiert werden.

Nach einer ersten Ausführungsform der Erfindung ist die Adresszähleinheit ein bidirektionaler Zähler und die Transformationseinheit ein unidirektionaler Zähler. Nach einer zweiten Ausführungsform weist die Adresszähleinheit ein bidirektionales Schieberegister auf und die Transformationseinheit ein unidirektionales Schieberegister.

Die Erfindung wird im Folgenden anhand der Figuren näher erläutert. Es zeigen:

Fig. 1 ein erstes Ausführungsbeispiel des integrierten Speichers,

Fig. 2 ein zweites Ausführungsbeispiel des integrierten Speichers,

Fig. 3 während eines Burstzugriffs von einer Adresszähleinheit in Fig. 1 erzeugte Teiladressen und modifizierte Teiladressen,

Fig. 4 ein Ausführungsbeispiel eines bidirektionalen Schieberegisters aus Fig. 2,

Fig. 5 ein Ausführungsbeispiel eines unidirektionalen Schieberegisters aus Fig. 2 und

Fig. 6 während eines Burstzugriffs von einer Adresszähleinheit in Fig. 2 erzeugte Teiladressen und modifizierte Teiladressen.

Bei den im Folgenden anhand der Fig. 1 und 2 erläuterten Ausführungsbeispielen des erfindungsgemäßen integrierten Speichers handelt es sich um sogenannte DDR SDRAMs (Double Data Rate Synchronous Dynamic Random Access Memories). Bei diesen werden innerhalb eines Taktzyklus jeweils zweimal Daten geschrieben bzw. ausgelesen, nämlich bei einer steigenden und bei einer fallenden Flanke des Takts. Hierbei ist festgelegt, dass die beiden während eines Taktzyklus zu übertragenden Daten jeweils unmittelbar einander benachbarten internen Spaltenadressen zugeordnet sind. Die Speicher haben eine erste Burstbetriebsart, die im folgenden als "Interleaved Modus" bezeichnet wird, und eine zweite Burstbetriebsart, die im folgenden als "Sequentieller Modus" bezeichnet wird. Bei den hier beschriebenen Ausführungsbeispielen wird bei jedem Burstzugriff auf acht Spaltenauswahlleitungen zugegriffen, und zwar jeweils nacheinander auf vier Paare der Spaltenauswahlleitungen. Es handelt sich also um einen "Achterburst" (burst of eight).

Fig. 1 zeigt ein erstes Ausführungsbeispiel des erfindungsgemäßen integrierten Speichers. In einem Speicherzellenfeld MA sind die Speicherzellen des Speichers in Kreuzungspunkten von Wortleitungen WL und (nicht dargestellten) Bitleitungen angeordnet. Eine Auswahl einer der Wortleitungen WL erfolgt über einen Zeilendecoder RDEC in Abhängigkeit einer externen Zeilenadresse RADR. Eine Auswahl jeweils mehrerer der Bitleitungen erfolgt mittels Spaltenauswahlleitungen CSLE, CSLO über einen ersten Spaltendecoder CDEC1 und einen zweiten Spaltendecoder CDEC2 in Abhängigkeit von dem Speicher zugeführten externen Spaltenadressen A7 . . 0. Das Speicherzellenfeld MA ist in zwei Hälften unterteilt. Die ersten Spaltenauswahlleitungen CSLO befinden sich in der einen Hälfte und die zweiten Spaltenauswahlleitungen CSLE in der zweiten Hälfte des Speicherzellenfeldes MA. Die ersten Spaltenauswahlleitungen CSLO sind mit den Ausgängen des ersten Spaltendecoders CDEC1 und die zweiten Spaltenauswahlleitungen CSLE mit den Ausgängen des zweiten Spaltendecoders CDEC2 verbunden.

Die externen Spaltenadressen A7 . . 0 bestehen aus 8 Adressbits A7, A6, A5, A4, A3, A2, A1, A0. Dabei ist das Adressbit A7 das höchstwertigste Adressbit (MSB, Most Significant Bit) und das Adressbit A0 das niedrigwertigste Bit (LSB, Least Significant Bit). Dementsprechend ist das Adressbit A1 das zweitniedrigwertigste Adressbit und das Adressbit A2 das drittniedrigwertigste Adressbit der externen Spaltenadresse A7 . . 0.

Die beiden Spaltendecoder CDEC1, CDCE2 aktivieren gleichzeitig eine der ersten Spaltenauswahlleitungen CSL0 und eine der zweiten Spaltenauswahlleitungen CSLE. Dies geschieht in Abhängigkeit von ihren Eingängen zugeführten internen Spaltenadressen. Die internen Spaltenadressen setzen sich für den ersten Spaltendecoder CDEC1 aus den höherwertigen Adressbits A7 bis A3 der externen Spaltenadresse und einer Teiladresse A2 . . 1' zusammen. Für den zweiten Spaltendecoder CDEC2 setzen sich die internen Spaltenadressen zusammen aus den Adressbits A7 bis A3 der externen Spaltenadresse A7 . . 0 sowie einer modifizierten Teiladresse A2 . . 1".

In Fig. 1 sind in jeder Hälfte des Zellenfelds MA nur jeweils vier Spaltenauswahlleitungen dargestellt, die eine Burstgruppe bilden, obwohl in Wirklichkeit eine weitaus größere Anzahl gleichartiger Burstgruppen vorhanden ist. Die Burstgruppen unterscheiden sich hinsichtlich der Adressen ihrer Spaltenauswahlleitungen durch deren fünf höchstwertigsten Adreßbits, die mit den höherwertigen Bits A7 . . 3 der jeweils aktuellen externen Spaltenadresse A7 . . 0 übereinstimmen. Jeweils acht Spaltenauswahlleitungen bilden also eine Burstgruppe. Auf alle Spaltenauswahlleitungen einer der Burstgruppen wird bei einem Burstzugriff zugegriffen. Innerhalb jeder Burstgruppe unterscheiden sich die Spaltenauswahlleitungen durch die beiden niederwertigsten Bits der internen Spaltenadresse sowie durch die Hälfte des Zellenfeldes MA, in der sie sich befinden.

Den ersten Spaltenauswahlleitungen CSLO jeder Burstgruppe sind ungerade Nummern 1, 3, 5, 7 zugeordnet und den zweiten Spaltenauswahlleitungen CSLE sind gerade Nummern 0, 2, 4, 6 zugeordnet. Diese Nummern können als interne 3-Bit-Teiladressen der jeweiligen Burstgruppe aufgefaßt werden. Demnach sind also den ersten Spaltenauswahlleitungen ungerade Spaltenadressen und den zweiten Spaltenauswahlleitungen gerade Spaltenadressen zugeordnet. Allerdings werden die Spaltenauswahlleitungen einer Burstgruppe nur durch zwei Adreßbits A2 . . 1' bzw. A2 . . 1" voneinander unterschieden. Es werden nämlich über die beiden Spaltendecoder CDEC1, CDEC2 immer gleichzeitig zwei von ihnen ausgewählt. Auf die genaue Adressierung der Spaltenauswahlleitungen wird anhand Fig. 3 weiter unten noch eingegangen.

Im Folgenden wird die Generierung der Teiladressen A2 . . 1' und der modifizierten Teiladressen A2 . . 1" erläutert. Der Speicher weist einen digitalen bidirektionalen Zähler C1 auf, der an seinen Ausgängen OUT die Teiladressen A2 . . 1' erzeugt. Der bidirektionale Zähler C1 weist Eingänge IN auf, denen das zweitniedrigwertigste Adressbit A1 und das drittniedrigwertigste Adressbit A2 der externen Spaltenadresse zugeführt werden. Weiterhin weist er einen Steuereingang DIR auf, über den seine Zählrichtung einstellbar ist. Ein Ausgang eines ersten UND-Gatters AND1 ist mit dem Steuereingang DIR verbunden. Ein erster Eingang des ersten UND-Gatters AND1 ist mit dem zweitniedrigwertigsten Adressbit A1 der externen Spaltenadresse A7 . . 0 verbunden. Ein zweiter Eingang ist mit einem Betriebsartsignal IL verbunden. Bei einem hohen Pegel des Betriebartsignals IL befindet sich der Speicher im Interleaved Modus. Bei einem niedrigen Pegel des Betriebsartsignals IL befindet sich der Speicher im Sequentiellen Modus.

Der bidirektionale Zähler C1 gibt an seinen Ausgängen bei jedem Burstzugriff nacheinander vier der Teiladressen A2 . . 1 aus. Er gibt zu Beginn eines Burstzugriffs zunächst die Adressbits A2 und A1 der externen Spaltenadresse A7 . . 0 unverändert als erste Teiladresse A2 . . 1' an seinen Ausgängen aus. Anschließend werden die folgenden drei Teiladressen dieses Burstzugriffs durch je einen Zählschritt des Zählers C1 generiert. Dabei arbeitet der Zähler C1 mit zwei Stellen und ohne Übertrag. Als Startadresse dienen die beiden Adressbits A2, A1 der externen Spaltenadresse A7 . . 0, die bei Beginn des Burstzugriffs an den Adressanschlüssen des Speichers anliegt. Der Zähler C1 hat eine positive Zählrichtung, in der er die Startadresse jeweils um den Wert 1 erhöht und eine negative Zählrichtung, in der er die Startadresse bei jedem Zählschritt um den Wert 1 erniedrigt. Der Zähler C1 arbeitet nur dann mit negativer Zählrichtung, wenn sich der Speicher im Interleaved Modus befindet (IL = 1) und wenn das zweitniedrigwertigste Adressbit A1 der externen Spaltenadresse A7 . . 0 einen hohen Pegel aufweist. Ansonsten arbeitet er mit positiver Zählrichtung.

Die Ausgänge OUT des bidirektionalen Zählers C1 sind direkt mit dem ersten Spaltendecoder CDEC1 und über einen digitalen unidirektionalen Zähler C2 mit positiver Zählrichtung, der ebenfalls zweistellig ist und ohne Übertrag zählt, mit dem zweiten Spaltendecoder CDEC2 verbunden. Ein Steuereingang des unidirektionalen Zählers C2 ist mit dem Ausgang eines zweiten UND-Gatters AND2 verbunden. Ein erster Eingang des zweiten UND-Gatters AND2 ist mit dem niedrigwertigsten Adressbit A0 der externen Spaltenadresse A7 . . 0 verbunden und ein zweiter Eingang ist mit dem invertierten Betriebsartsignal /IL verbunden. Der unidirektionale Zähler C2 übermittelt die vom bidirektionalen Zähler C1 erzeugte Teiladresse A2 . . 1' unverändert als modifizierte Teiladresse A2 . . 1" an den zweiten Spaltendecoder CDEC2, wenn an seinem Steuereingang ein niedriger Pegel anliegt. Dagegen führt der unidirektionale Zähler C2 eine Transformation der Teiladresse A2 . . 1' aus, so dass sich die modifizierte Teiladresse A2 . . 1" von dieser unterscheidet, wenn an seinem Steuereingang ein hoher Pegel anliegt. Dies ist nur der Fall, wenn sich der Speicher im Sequentiellen Modus befindet und das niedrigwertigste Adressbit A0 einen hohen Pegel aufweist.

Die vom unidirektionalen Zähler durchgeführte Transformation besteht darin, dass er ihm zugeführte Teiladressen A2 . . 1' um den Wert 1 inkrementiert.

Fig. 3 zeigt die Adressierungsreihenfolge der Spaltenauswahlleitungen CSLE, CSLO aus Fig. 1 im Interleaved Modus (IL = 1) und im Sequentiellen Modus (/IL = SQ = 1) in Abhängigkeit unterschiedlicher Pegel der drei niedrigwertigsten Adressbits A2 bis A0 der externen Spaltenadresse A7 . . 0. Wie bereits erwähnt, dienen die höherwertigen Adressbits A7 bis A3 der externen Spaltenadresse A7 . . 0 der Identifizierung von unterschiedlichen Burstgruppen mit jeweils acht Spaltenauswahlleitungen, nämlich jeweils vier in jeder Zellenfeldhälfte. Im Zellenfeld MA aus Fig. 1 ist lediglich eine dieser Gruppen mit acht Spaltenauswahlleitungen dargestellt. Innerhalb jeder Burstgruppe weisen die Spaltenauswahlleitungen jeweils die in Fig. 1 eingetragenen Nummern 1 bis 7 bzw. 0 bis 6 auf. Aus diesem Grund gilt die Tabelle in Fig. 3 für jede dieser Gruppen aus jeweils acht Spaltenauswahlleitungen.

Die Tabelle in Fig. 3 ist folgendermaßen aufgebaut: Die erste Spalte enthält die acht unterschiedlichen logischen Zustände der drei niedrigwertigsten Adressbits A2 bis A0 der externen Spaltenadresse A7 . . 0. Die nachfolgenden drei Spalten gelten für den Interleaved Modus (IL = 1) und zeigen die logischen Zustände der Teiladressen A2 . . 1', der modifizierten Teiladressen A2 . . 1" sowie die Nummern der ersten Spaltenauswahlleitungen CSLO und zweiten Spaltenauswahlleitungen CSLE in der Reihenfolge ihrer paarweisen Adressierung während eines Burstzugriffs. Der bidirektionale Zähler C1 erzeugt, wie bereits erwähnt, die Teiladressen A2 . . 1', beginnend mit der Startadresse, die durch den Wert des drittniedrigwertigsten Adressbits A2 und des zweitniedrigwertigsten Adressbits A1 gebildet ist, durch dreifaches Inkrementieren. Die auf diese Weise erzeugten vier unterschiedlichen Teiladressen A2 . . 1' des Burstzugriffs mit einer Breite von jeweils zwei Bit sind in der zweiten Spalte der Fig. 3 durch Kommata voneinander getrennt. Im Interleaved Modus unterscheiden sich die modifizierten Teiladressen A2 . . 1" nicht von den Teiladressen A2 . . 1'.

Die letzen drei Spalten der Tabelle in Fig. 3 zeigen die Teiladressen, modifizierten Teiladressen sowie die Nummern der durch die Spaltendecoder CDEC1, CDEC2 aktivierten Spaltenauswahlleitungen CSLE, CSLO in entsprechender Weise für den Sequentiellen Modus (/IL = 1).

Fig. 3 ist zu entnehmen, dass das niedrigwertigste Adressbit A0 der externen Spaltenadresse keinen Einfluß auf die Teiladressen A2 . . 1' hat. Das niedrigwertigste Adressbit A0 hat nur im Sequentiellen Modus einen Einfluß auf die modifizierten Teiladressen A2 . . 1". Im letztgenannten Fall wird die dem unidirektionalen Zähler C2 zugeführte Teiladresse A2 . . 1' um den Wert 1 erhöht, wenn das niedrigwertigste Adressbit einen hohen Pegel hat. In allen anderen Fällen, also wenn das niedrigwertigere Adressbit A0 einen niedrigen Pegel hat oder sich der Speicher im Interleaved Modus befindet, stimmen die modifizierten Teiladressen A2 . . 1" mit den Teiladressen A2 . . 1' überein.

Ferner ist Fig. 3 zu entnehmen, dass die Zählrichtung des bidirektionalen Zählers C1 im Sequentiellen Modus immer positiv ist, während sie im Interleaved Modus vom Pegel des zweitniedrigwertigsten Adressbits A1 abhängt. Im Interleaved Modus ist die Zählrichtung positiv, sofern das zweitniedrigwertigste Adressbit A1 einen niedrigen Pegel hat, und negativ, sofern es eine hohen Pegel hat.

Die vierte und die siebte Spalte der Tabelle in Fig. 3 ist folgendermaßen zu verstehen: Die in runden Klammern zusammengefaßten Zahlenpaare geben die in Fig. 1 eingetragenen Nummern der Spaltenauswahlleitungen CSLO, CSLE der jeweils durch die höherwertigen Adressbits A7 . . 3 der externen Spaltenadresse identifizierten Burstgruppe an, die über die beiden Spaltendecoder CDEC1, CDEC2 in Abhängigkeit von den Teiladressen A2 . . 1' bzw. modifizierten Teiladressen A2 . . 1" während des Burstzugriffs adressiert werden. Wird beiden Spaltendecodern dieselbe Adresse 00 zugeführt, adressieren sie in der jeweils identifizierten Gruppe diejenige Spaltenauswahlleitung mit der niedrigsten Nummer 0 bzw. 1. Mit aufsteigenden jeweils zu dekodierenden Teiladressen bzw. modifizierten Teiladressen aktivieren die Spaltendecoder die Spaltenauswahlleitungen mit den entsprechenden höheren Nummern in Fig. 1.

Beispielsweise werden gemäß Fig. 3 im Sequentiellen Modus (SQ = 1) bei A2 . . 0 = 001 die Spaltenauswahlleitungen der jeweils adressierten Burstgruppe paarweise in der Reihenfolge (2, 1), (4, 3), (6, 5), (0, 7) adressiert. Das bedeutet, dass durch die erste vom bidirektionalen Zähler C1 erzeugte Teiladresse A2 . . 1' = 00 (fünfte Spalte in Fig. 3) des Burstzugriffs die beiden Spaltenauswahlleitungen mit den Nummern 2 und 1 und durch die zweite Teiladresse A2 . . 1' = 01 diejenigen mit den Nummern 4 und 3 adressiert werden und so weiter.

Fig. 2 zeigt ein zweites Ausführungsbeispiel des erfindungsgemäßen Speichers, der statt des bidirektionalen Zählers C1 als Adresszähleinheit S ein bidirektionales Schieberegister SR1 sowie einen dessen Eingängen IN vorgeschalteten Prädecoder PDEC aufweist. Statt des unidirektionalen Zählers C2 weist der Speicher in Fig. 2 ein unidirektionales Schieberegister SR2 auf. Gleiche Bezugszeichen in Fig. 2 bezeichnen gleichartige Komponenten wie in Fig. 1. Über das erste UND- Gatter AND1 wird die Schieberichtung des bidirektionalen Schieberegisters SR1 beeinflußt. Über das zweite UND-Gatter AND2 wird beeinflußt, ob das unidirektionale Schieberegister SR2 eine Schiebeoperation durchführt oder nicht.

Der Prädecoder PDEC aus Fig. 2 aktiviert in Abhängigkeit des drittniedrigwertigsten Adressbits A2 und des zweitniedrigwertigsten Adressbits A1 eine von vier prädecodierten Leitungen, die dem bidirektionalen Schieberegister SR1 prädecodierte Adressen PA3 . . 0 zuführen.

Fig. 4 zeigt den Aufbau des bidirektionalen Schieberegisters SR1 aus Fig. 2. Dieses lädt als eine Startadresse die prädecodierten Adressen PA3 . . 0 in Register R0 bis R3. Zunächst wird diese Startadresse als eine erste der Teiladressen PA3 . . 0' dieses Burstzugriffs an die Ausgänge des bidirektionalen Schieberegisters SR1 weitergeleitet. Anschließend wird diese Startadresse durch ringförmiges Verschieben in der durch das erste UND-Gatter AND1 bestimmten Schieberichtung inkrementiert bzw. dekrementiert. Das Inkrementieren bzw. Dekrementieren erfolgt dreimal, so dass insgesamt vier Teiladressen PA3 . . 0' aus jeder Startadresse erzeugt werden.

Fig. 5 zeigt den Aufbau des unidirektionalen Schieberegisters SR2 aus Fig. 2. Diesem werden die vom bidirektionalen Schiebregister SR1 erzeugten Teiladressen PA3 . . 0' zugeführt. Diese werden in Registern R4 bis R7 zwischengespeichert. In Abhängigkeit vom Ausgangssignal des zweiten UND-Gatters AND2 gibt das unidirektionale Schieberegister SR2 die ihm zugeführten Teiladressen PA3 . . 0' entweder unverändert oder (durch einen einzelnen Verschiebungsschritt) um den Wert 1 inkrementiert als modifizierte Teiladressen PA3 . . 0" an seinen Ausgängen aus.

Fig. 6 zeigt für den Speicher aus Fig. 2 für die ersten vier logischen Zustände der drei niedrigwertigsten Adressbits A2 . . 0 die sich ergebenden prädecodierten Adressen PA3 . . 0, Teiladressen PA3 . . 0' und modifizierten Teiladressen PA3 . . 0". Die Nummern der jeweils durch die Spaltendecoder CDEC1, CDEC2 aktivierten Spaltenauswahlleitungen CSLO, CSLE sind identisch mit denjenigen aus Fig. 3, so dass sie in Fig. 6 nicht noch einmal eingetragen wurden. Außerdem wurden die restlichen vier logischen Zustände der drei niedrigwertigsten Adressbits A2 bis A0 in Fig. 6 nicht angegeben. Sie ergeben sich in äquivalenter Weise wie die in Fig. 6 dargestellten Werte aus der Fig. 3.

Bei den in den Fig. 1 und 2 dargestellten Speichern dienen lediglich zwei Adressbits, nämlich A2 und A1, zum Festlegen der jeweiligen Startadresse für einen Burstzugriff. In Abhängigkeit von dieser Startadresse werden paarweise insgesamt acht Spaltenauswahlleitungen CSL0, CSLE nacheinander aktiviert. Es handelt sich also um einen Burst mit der Burstlänge acht. Selbstverständlich ist es auch möglich, eine Startadresse aus mehr als zwei Adressbits der externen Spaltenadresse abzuleiten und somit längere Burstlängen zu realisieren. Dann gehören jeder Gruppe von Spaltenauswahlleitungen, die während eines Burstzugriffs aktiviert werden, entsprechend mehr Spaltenauswahlleitungen an.


Anspruch[de]
  1. 1. Integrierter Speicher
    1. - mit Adreßeingängen zur Zuführung externer Spaltenadressen (A7 . . 0),
    2. - mit einem ersten Spaltendecoder (CDEC1) zur Auswahl von ersten Spaltenauswahlleitungen (CSLO) und mit einem zweiten Spaltendecoder (CDEC2) zur Auswahl von zweiten Spaltenauswahlleitungen (CSLE), die jeweils erste und zweite Eingänge zur Zuführung von aus den externen Spaltenadressen (A7 . . 0) abgeleiteten internen Spaltenadressen aufweisen,
    3. - mit einer ersten Burstbetriebsart und mit einer zweiten Burstbetriebsart,
    4. - mit einer bidirektionalen Adreßzähleinheit (C1; S),
    5. - der in beiden Burstbetriebsarten wenigstens das zweit- (A2) und das drittniedrigwertigste (A1) Adreßbit einer der externen Spaltenadressen (A7 . . 0) als eine Startadresse zugeführt werden,
    6. - die zur Erzeugung von Teiladressen (A2 . . 1'; PA3 . . 0') mehrerer der internen Spaltenadressen, ausgehend von der Startadresse, jeweils einen Zählschritt ausführt,
    7. - und die in der ersten Burstbetriebsart bei einem ersten logischen Zustand des zweitniedrigwertigsten Adreßbits (A1) eine erste Zählrichtung und in den sonstigen Fällen eine zweite Zählrichtung hat,
    8. - bei dem die nicht der Adreßzähleinheit (C1; S) zugeführten Adreßbits (A7 . . 3, A0) der externen Spaltenadresse (A7 . . 0) mit Ausnahme des niedrigwertigsten Adreßbits (A0) den ersten Eingängen beider Spaltendecoder (CDEC1, CDEC2) zugeführt werden,
    9. - dessen Adreßzähleinheit (C1; S) zur Übertragung der von ihr erzeugten Teiladressen (A2 . . 1'; PA3 . . 0') ausgangsseitig sowohl mit den zweiten Eingängen des ersten Spaltendecoders (CDEC1) als auch, über eine Transformationseinheit (C2; SR2), mit den zweiten Eingängen des zweiten Spaltendecoders (CDEC2) verbunden ist,
    10. - und dessen Transformationseinheit (C2; SR2) in der zweiten Burstbetriebsart bei einem ersten logischen Zustand des niedrigwertigsten Adreßbits (A0) der externen Spaltenadresse (A7 . . 0) die von der Adreßzähleinheit (C1; S) erzeugte Teiladresse (A2 . . 1'; PA3 . . 0') um einen bestimmten Wert inkrementiert und in den sonstigen Fällen unverändert an die zweiten Eingänge des zweiten Spaltendecoders (CDEC2) weiterleitet.
  2. 2. Integrierter Speicher nach Anspruch 1,
    1. - dessen Adreßzähleinheit einen bidirektionaler Zähler (C1) aufweist
    2. - und dessen Transformationseinheit einen unidirektionaler Zähler (C2) aufweist, dem als Startadressen die von der Adreßzähleinheit (C1) erzeugten Teiladressen (A2 . . 1') zugeführt werden und der diese entweder unverändert oder um den bestimmten Wert inkrementiert an den zweiten Spaltendecoder (CDEC2) weiterleitet.
  3. 3. Integrierter Speicher nach Anspruch 1,
    1. - dessen Adreßzähleinheit (S) einen Prädecoder (PDEC) mit k Ausgängen und ein bidirektionales Schieberegister (SR1) aufweist, das k erste Registerelemente (R0, . ., R3) mit je einem Eingang und einem Ausgang aufweist,
    2. - bei dem die Ausgänge des Prädecoders (PDEC) mit je einem der Eingänge des Schieberegisters (SR1) verbunden sind,
    3. - bei dem die Zählrichtung der Adreßzähleinheit (S) der Schieberichtung des Schieberegisters (SR1) entspricht,
    4. - dessen Transformationseinheit ein unidirektionales Schieberegister (SR2) aufweist, das k zweite Registerelemente (R4, . ., R7) mit je einem Eingang und einem Ausgang aufweist,
    5. - bei dem die Ausgänge des bidirektionalen Schieberegisters (SR1) mit den Eingängen des unidirektionalen Schieberegisters (SR2) verbunden sind,
    6. - bei dem die Ausgänge des unidirektionalen Schieberegisters (SR2) mit den zweiten Eingängen des zweiten Spaltendecoders (CDEC2) verbunden sind,
    7. - und dessen unidirektionales Schieberegister (SR2) die von der Adreßzähleinheit (S) erzeugten Teiladressen (PA3 . . 0') entweder unverändert oder um den bestimmten Wert inkrementiert an den zweiten Spaltendecoder (CDEC2) weiterleitet.
  4. 4. Integrierter Speicher nach einem der vorstehenden Ansprüche, dessen ersten Spaltenauswahlleitungen (CSL0) ungerade Spaltenadressen (1, 3, 5, 7) und dessen zweiten Spaltenauswahlleitungen (CSLE) gerade Spaltenadressen (0, 2, 4, 6) zugeordnet sind.






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