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Dokumentenidentifikation DE69425797T2 05.04.2001
EP-Veröffentlichungsnummer 0637402
Titel VERFAHREN ZUR HERSTELLUNG EINES NICHTFLÜCHTIGEN SPEICHERBAUTEILS MIT ZWEI POLY-SCHICHTEN MITTELS EINER DRITTEN POLYSILIZIUM-SCHICHT
Anmelder ATMEL Corp., San Jose, Calif., US
Erfinder LARSEN, J., Bradley, Woodland Park, US;
RANDAZZO, A., Todd, Colorado Springs, US;
ERICKSON, A., Donald, Colorado Springs, US
Vertreter Kahler, Käck & Fiener, 86899 Landsberg
DE-Aktenzeichen 69425797
Vertragsstaaten CH, DE, FR, GB, IT, LI, NL
Sprache des Dokument EN
EP-Anmeldetag 26.01.1994
EP-Aktenzeichen 949106579
WO-Anmeldetag 26.01.1994
PCT-Aktenzeichen US9400890
WO-Veröffentlichungsnummer 9419823
WO-Veröffentlichungsdatum 01.09.1994
EP-Offenlegungsdatum 08.02.1995
EP date of grant 06.09.2000
Veröffentlichungstag im Patentblatt 05.04.2001
IPC-Hauptklasse H01L 21/265
IPC-Nebenklasse H01L 21/70   H01L 21/02   H01L 21/469   H01L 21/82   

Beschreibung[de]
Technisches Gebiet

Die vorliegende Erfindung betrifft Halbleiterbauelemente. Insbesondere betrifft die vorliegende Erfindung die Integration von Submikrometer-CMOS-Bauelementen in nicht- flüchtige Speicherbauelemente.

Stand der Technik

Löschbare und programmierbare Festwertspeicher, die als EPROMs bekannt sind, und elektrisch löschbare und programmierbare Festwertspeicher, die als EEPROMs bekannt sind, sind gut bekannte Bauelemente mit "schwebendem Gate" auf dem Fachgebiet. Typischerweise werden diese nicht- flüchtigen Speicherbauelemente mit doppelter Polysiliziumschicht unter Verwendung eines separaten Bauelements, das mit dem Speicherbauelement elektrisch gekoppelt ist, programmiert und auf diese zugegriffen. In der Vergangenheit wurde eine solche Programmierung und ein solcher Zugriff unter Verwendung eines Transistors, der während der Ausbildung des Speicherbauelements ausgebildet wird, durchgeführt. Das heißt, die Ausbildung des Transistors wurde in den Herstellungsprozeßablauf des Speicherbauelements integriert. Insbesondere, wenn die zweite Polysiliziumschicht zum Ausbilden der Speicherzelle abgeschieden wurde, wurde das Polysilizium auch auf einem separaten Bereich des Substrats abgeschieden. Dann wurde in diesem separaten Bereich mit der zweiten Polysiliziumschicht als eines der Gates des Bauelements ein Transistor ausgebildet. Das Integrieren der Ausbildung des Transistors in den Herstellungsprozeßablauf wurde insofern als vorteilhaft betrachtet, daß es die bei der Ausbildung der Bauelemente erforderlichen Herstellungsprozesse vereinfachte.

Das Zugreifen auf das Bauelement mit schwebendem Gate unter Verwendung eines Submikrometer-CMOS-Transistors hoher Leistung wäre aufgrund der hohen Geschwindigkeit, mit der das Submikrometer-CMOS-Bauelement arbeitet, besonders vorteilhaft. Es existieren jedoch verschiedene Inkompatibilitäten, die das Integrieren der Ausbildung von Submikrometer-CMOS-Bauelementen, wie z. B. N-Kanal- und P- Kanal-Transistoren hoher Leistung, in die Herstellungsprozesse, die zum Ausbilden von nicht- flüchtigen Speicherbauelementen mit doppelter Polysiliziumschicht, wie z. B. EPROMs und EEPROMs, verwendet werden, verhindern.

Bauelemente mit schwebendem Gate, wie z. B. EPROMs und EEPROMs, erfordern eine signifikante Oxidation nach der Abscheidung von jeder der Polysiliziumschichten, die diese Bauelemente bilden. Mehrere Poly-Reoxidationen sind erforderlich, um angemessene Ladungsspeicherungseigenschaften zu erzielen. Leider erfahren Submikrometer-CMOS-Bauelemente eine signifikante Steilheits- und Zuverlässigkeitsverschlechterung, wenn sie einer übermäßigen Poly-Reoxidation ausgesetzt werden.

Folglich wird die Leistung von Submikrometer-CMOS- Bauelementen, die Doppelpoly-Ausbildungsprozessen ausgesetzt werden, untragbar verringert. Insbesondere wenn Submikrometer-Polysiliziumgates einer wiederholten Oxidation ausgesetzt werden, heben sich die Kanten der Gates gewöhnlich aufgrund der Oxidation der Gatekanten vom Substrat ab. Dies trennt das Gate vom Kanalbereich. Folglich treten eine Verstärkungsverschlechterung und Zuverlässigkeitsprobleme heißer Elektronen auf. Außerdem verursacht der Reoxidationswärmezyklus eine Dotierungsdiffusion der Spannungseinstellimplantation des Kanals.

Ferner ist der Betrieb von nicht-flüchtigen Speicherbauelementen mit Doppelpoly häufig inkompatibel mit der Verwendung von Submikrometer-CMOS-Bauelementen hoher Leistung. EPROMs und EEPROMs erfordern häufig relativ hohe Programmierspannungen von 12-18 Volt. Solche Spannungen sind mit dünnen Gateoxiden und niedrigeren Diodendurchbrüchen, die in Submikrometer-CMOS-Bauelementen anzutreffen sind, inkompatibel. Submikrometer-CMOS- Bauelemente weisen typischerweise dünne Gateoxiddicken von weniger als 20 nm (200 Angström) auf. Ein Gateoxid von weniger als 20 nm (200 Angström) weist jedoch einen Eigendurchbruch von ungefähr 15 Volt auf. Daher zerstören die in nicht-flüchtigen Speicherelementen mit Doppelpoly verwendeten Programmierspannungen im wesentlichen die Submikrometer-CMOS-Bauelemente hoher Leistung.

In JP-A-4348072 (welche von derselben Patentfamilie wie US-A-5 188 976 ist) ist ein Halbleitersubstrat in zwei Bereiche aufgeteilt, einen ersten Speichermatrixbereich, wo Ein-Transistor-Speicherzellen ausgebildet sind, und einen zweiten Peripheriebereich, wo die Logik- und Unterstützungsschaltkreise zum Zugreifen auf die Speichermatrix ausgebildet sind.

Es ist eine Aufgabe der vorliegenden Erfindung, die Ausbildung und Verwendung von Submikrometer-CMOS- Bauelementen hoher Leistung in die Herstellung und den Betrieb von nicht-flüchtigen Speicherbauelementen mit Doppelpoly erfolgreich zu integrieren.

Zusammenfassung der Erfindung

Diese Aufgabe wurde gelöst durch das Verfahren nach Anspruch 1 mit den Schritten Abscheiden einer dritten Schicht aus Polysilizium, die zu einem nicht-flüchtigen Speicherbauelement gehört, als eines der Gates eines Submikrometer-CMOS-Bauelements hoher Leistung. Dies wird in einer Weise durchgeführt, die die Bearbeitung für das CMOS- Bauelement hoher Leistung von der Bearbeitung für das nicht-flüchtige Speicherbauelement trennt, was eine separate Optimierung der zwei Bauelementarten ermöglicht. Wir bilden eine Schicht aus thermischem Oxid über einem nicht-flüchtigen Speicherbauelement mit Doppelpoly und über dem Teil der Oberfläche des Halbleitersubstrats, auf dem das CMOS-Bauelement hoher Leistung ausgebildet werden soll, aus. Das thermische Oxid wird dann von dem aktiven Bereich auf dem Substrat entfernt, wo das Submikrometer-CMOS- Bauelement hoher Leistung ausgebildet werden soll.

Ein dünnes Gateoxid wird über dem aktiven Bereich ausgebildet und eine Implantation zur Schwellenspannungseinstellung wird durchgeführt. Eine dritte Schicht aus Polysilizium wird dann über dem nicht- flüchtigen Speicherbauelement und der Oberfläche des Halbleitersubstrats abgeschieden. Die dritte Polysiliziumschicht wird dotiert und selektiv von der Oberfläche des Halbleitersubstrats entfernt, derart, daß die dotierte Polysiliziumschicht überall auf dem Substrat entfernt wird, außer dem aktiven Bereich, wo die Submikrometer-Bauelement-Gates ausgebildet werden sollen.

Ein Submikrometer-CMOS-Bauelement hoher Leistung mit einem Sourcepol, einem Drainpol und einem Gate wird dann unter Verwendung des Teils der dotierten Polysiliziumschicht, der im aktiven Bereich als Gate verbleibt, ausgebildet. Metallkontakte werden zum Submikrometer-CMOS-Bauelement hergestellt, und das Bauelement wird mit einer Schutzschicht bedeckt.

Da die Bauelemente zu separaten Zeiten ausgebildet werden, ist eine separate Optimierung der nicht-flüchtigen Speicherbauelemente mit Doppelpoly und der Submikrometer- CMOS-Bauelemente hoher Leistung möglich. Außerdem ermöglicht die vorliegende Erfindung, daß das Submikrometer-CMOS-Bauelement von den Source- und Drain- Diffusionszyklen, die zum Erzielen von höheren Übergangsdurchbruchspannungen in nicht-flüchtigen Speicherbauelementen erforderlich sind, getrennt wird. Ferner kann die separate Optimierung ohne Gefährden der Eigenschaften oder der Zuverlässigkeit von einem der Bauelemente erreicht werden.

Kurzbeschreibung der Zeichnungen

Fig. 1A-E sind Seitenschnittansichten der erfindungsgemäßen Schritte, die bei der Integration des Submikrometer-CMOS- Bauelements hoher Leistung und des nicht-flüchtigen Speicherbauelements mit Doppelpoly verwendet werden.

Fig. 2 ist ein Schaltplan des integrierten Submikrometer- CMOS-Bauelements hoher Leistung und des nicht-flüchtigen Speicherbauelements mit Doppelpoly gemäß der vorliegenden Erfindung.

Beste Art zur Ausführung der Erfindung

Mit Bezug auf Fig. 1A ist eine Querschnittsansicht des Anfangsschritts bei der Ausbildung der vorliegenden Erfindung dargestellt. Ein p-dotiertes Siliziumsubstrat 20, das eine p-dotierte Potentialmulde 22 enthält und auf dem ein EPROM 24 ausgebildet ist, ist dargestellt. Obwohl das Halbleitersubstrat 20 beim bevorzugten Ausführungsbeispiel aus Silizium besteht, kann ein beliebiges anderes geeignetes Halbleitermaterial verwendet werden. Außerdem kann das Substrat 20, falls erwünscht, auch einen anderen Leitfähigkeitstyp aufweisen. Obwohl ein EPROM 24 bei dem bevorzugten Ausführungsbeispiel verwendet wird, ist ferner auch ein EEPROM mit den Verfahren der vorliegenden Erfindung kompatibel.

Der EPROM 24 wird aus zwei gestapelten und in einer Linie liegenden Polysiliziumschichten 26 und 28 ausgebildet, die über einem Sourcepol 30 und Drainpol 32 für eine hohe Spannung ausgebildet werden. Die zwei Polysiliziumschichten 26 und 28 sind durch eine dielektrische Isolationsschicht 34 getrennt und werden einer Reoxidation unterzogen. Nach der Reoxidation der zwei Polysiliziumschichten 26 und 28 wird eine Schicht aus thermischem Oxid 36 über dem EPROM 24 und dem Siliziumsubstrat 20 ausgebildet. Beim bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird das thermische Oxid 36 mit einer Tiefe von ungefähr 20 nm (200 Angström) ausgebildet.

Wie in Fig. 1B dargestellt, wird dann die thermische Oxidschicht 36 von einem Bereich 38 des Siliziumsubstrats 20 über der p-dotierten Potentialmulde 22 entfernt. Dabei wird das thermische Oxid 36 vom aktiven Bereich 38 des Siliziumsubstrats 20 beseitigt, wo die dünne Gateoxidschicht des Submikrometer-CMOS-Transistors hoher Leistung ausgebildet werden soll. Beim bevorzugten Ausführungsbeispiel wird das thermische Oxid 36 unter Verwendung von HF-Naßätzen entfernt, es ist jedoch ein beliebiges der zahlreichen Ätzverfahren, die auf dem Fachgebiet gut bekannt sind, geeignet.

Mit Bezug auf Fig. 1C wird eine dünne Gateoxidschicht 40 im aktiven Bereich 38 des Siliziumsubstrats 20 ausgebildet. Das Gateoxid 40 wird typischerweise mit einer Dicke von ungefähr 10 bis 15 nm (100 bis 150 Angström) ausgebildet. Beim Ausbilden des dünnen Gateoxids 40 tritt auch eine zusätzliche Reoxidation in den zwei Polysiliziumschichten 26 und 28 des EPROM 24 auf. Folglich werden die Polysiliziumschichten 26 und 28 zu einer Enddicke von etwa 50 nm (500 Angström) oxidiert. Nach der Ausbildung des dünnen Gateoxids 40 wird eine Anreicherungsimplantation 42 in den p-dotierten Bereich 22 des Siliziumsubstrats 20 ausgeführt. Die Anreicherungsimplantation 42 ist eine Implantation von BF&sub2; mit leichter Dosis oder einer beliebigen anderen gut bekannten Dotierungssubstanz, die verwendet wird, um die Schwellenspannung des Submikrometer- CMOS-Transistors hoher Leistung einzustellen.

Mit Bezug auf Fig. 1D wird eine dritte Polysiliziumschicht 44 über der Oberfläche des Siliziumsubstrats abgeschieden. Folglich werden sowohl das dünne Gateoxid 40 als auch der EPROM 24 mit der Polysiliziumschicht 44 bedeckt. Das Polysilizium 44 wird typischerweise mit einer Dicke von etwa 200 bis 500 nm (2000 bis 5000 Angström) abgeschieden. Die dritte Polysiliziumschicht 44 wird dann mit einer Dotierungssubstanz vom n-Typ, wie z. B. Phosphor, dotiert, was eine Leitfähigkeit vom n&spplus;-Typ in der dritten Polysiliziumschicht 44 erzeugt.

Wie in Fig. 1E gezeigt, wird die dritte, dotierte Polysiliziumschicht 44 dann überall auf dem Siliziumsubstrat 20, außer dem Bereich über dem dünnen Gateoxid 40, entfernt. Dabei wird ein Gatebereich 46 für den Submikrometer-CMOS-Transistor hoher Leistung ausgebildet. Beim Ausbilden des Gates 46 des Submikrometer- CMOS-Transistors hoher Leistung aus der dritten Polysiliziumschicht 44 wird das Submikrometer-CMOS- Bauelement effektiv vom EPROM-Bauelement 24 getrennt, was eine separate Optimierung der zwei Bauelemente ermöglicht. Folglich wird der Transistor durch die hohen Programmierspannungen, 12-20 Volt, die für den EPROM 24 erforderlich sind, nicht nachteilig beeinflußt. Ein zusätzlicher Ätzschritt wird dann ausgeführt, um irgendein restliches Polysilizium zu entfernen, das auf den Seitenwänden der ersten zwei Polysiliziumschichten 26 und 28 während der Abscheidung der dritten Submikrometer- Polysiliziumschicht 44 abgeschieden worden sein kann.

Die Ausbildung des Submikrometer-CMOS-Transistors wird durch Implantieren eines Sourcepols 48 und Drainpols 50 für eine niedrige Spannung und Ausbilden von Metallkontakten, die nicht dargestellt sind, zum Sourcepol 48 und Drainpol 50 für eine niedrige Spannung und zum Gate 46 vollendet. Das Bauelement wird dann mit einer Schutzschicht bedeckt. Beim bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird ein N-Kanal-Submikrometer-CMOS-Transistor hoher Leistung ausgebildet. Die Verfahren der vorliegenden Erfindung würden jedoch auch für die Ausbildung eines P- Kanal-Submikrometer-Transistors hoher Leistung durch Ausbilden des Transistors in einer n-dotierten Potentialmulde, die einen p-dotierten Source- und Drainbereich enthält, gelten.

Mit Bezug auf Fig. 2 ist ein Schaltplan gezeigt, der die Integration des Submikrometer-CMOS-Bauelements und des EPROM 24 der vorliegenden Erfindung darstellt. Der EPROM 24 und der Submikrometer-CMOS-Transistor 60 hoher Leistung, der zum Zugreifen auf den EPROM 24 verwendet wird, sind zwischen einer Spaltenleitung 62 und einer Erdleitung 64 in Reihe geschaltet. Der Drainanschluß des Submikrometer-CMOS- Transistors 60 ist mit der Spaltenleitung 62 über einen Metallkontakt 66 verbunden. Das Gate des Transistors 60 ist mit einer Zugriffsleitung 68 gekoppelt. Außerdem ist das Gate des EPROM 24 mit einer Leseleitung 70 gekoppelt. Dabei kann der Submikrometer-CMOS-Transistor 60 mit hoher Geschwindigkeit zum Zugreifen auf den EPROM 24 verwendet werden.

Unter erneuter Bezugnahme auf Fig. 1 weist die vorliegende Erfindung, wie vorstehend beschrieben, verschiedene Vorteile gegenüber dem Stand der Technik auf. Die dritte Polysiliziumschicht 44 ermöglicht, daß der Submikrometer- CMOS-Transistor hoher Leistung ausgebildet wird, ohne daß er den signifikanten Reoxidationen unterzogen werden muß, die bei der Ausbildung des EPROM 24 erforderlich sind.

Unter Verwendung eines Submikrometer-CMOS-Transistors kann auf den EPROM mit höheren Geschwindigkeiten zugegriffen werden und dieser gelesen werden, als es mit den Standardtransistoren des Standes der Technik möglich war. Außerdem trennt die dritte Polysiliziumschicht 44 den Submikrometer-CMOS-Transistor und den EPROM 24 derart, daß sie separat optimiert werden können. Folglich können beide Bauelemente verwendet werden, ohne die Eigenschaften oder Zuverlässigkeit des anderen zu gefährden.

Außerdem können die zwei Bauelemente im gleichen Prozeßablauf hergestellt werden, wodurch die Herstellungskosten des Systems verringert werden, indem Herstellungsschritte beseitigt werden, während gleichzeitig die Ausbeute und Zuverlässigkeit der Herstellungsprozesse verbessert werden.


Anspruch[de]

1. Verfahren zum Ausbilden eines Submikrometer-CMOS- Transistors (60) benachbart zu einem nicht-flüchtigen Transistor (24) mit schwebendem Gate, wobei das Verfahren die folgende Sequenz von Schritten umfaßt:

Vorsehen eines Halbleitersubstrats (20) eines ersten Leitfähigkeitstyps,

Ausbilden des nicht-flüchtigen Transistors (24) mit schwebendem Gate auf einem ersten Bereich des Halbleitersubstrats (20), einschließlich Ausbilden eines Paars von in einer Linie liegenden Polysiliziumschichten (26, 28), die durch eine dielektrische Isolationsschicht (34) getrennt sind, über einem Sourcepol (30) und einem Drainpol (32) für eine hohe Spannung,

Ausbilden einer thermischen Oxidschicht (36) über dem nicht-flüchtigen Transistor mit schwebendem Gate und dem Halbleitersubstrat (20),

vollständiges Entfernen des thermischen Oxids (36) von einem zweiten Bereich (38) des Substrats (20), derart, daß die Oberfläche des zweiten Bereichs (38) blank verbleibt, wobei der zweite Bereich (38) von dem ersten Bereich durch einen Feldoxidbereich getrennt ist,

Ausbilden einer Gateoxidschicht (40) über dem zweiten Bereich (38) des Substrats (20),

Ausbilden einer dritten Schicht aus Polysilizium (44) über dem nicht-flüchtigen Transistor (24) mit schwebendem Gate und der dritten Gateoxidschicht,

selektives Entfernen der dritten Schicht (44) aus Polysilizium derart, daß die dritte Schicht (44) aus Polysilizium überall entfernt wird außer auf einem Teil (46) des zweiten Bereichs (38),

Ausbilden eines Submikrometer-CMOS-Transistors (60), einschließlich Implantieren von Dotierungssubstanzen des zweiten Leitfähigkeitstyps in den zweiten Bereich (38) des Substrats (20) benachbart zu und unter dem Teil (46) der dritten Schicht (44) aus Polysilizium,

Ausbilden von Metallkontakten zu dem Submikrometer- CMOS-Transistor (60) und dem nicht-flüchtigen Transistor (24) mit schwebendem Gate,

Koppeln des Drainpols des nicht-flüchtigen Transistors (24) mit schwebendem Gate mit dem Sourcepol des CMOS- Transistors (60), Koppeln des Sourcepols des nicht- flüchtigen Transistors (24) mit einem Erdpotential (64), Koppeln des Drainpols des CMOS-Transistors mit einer Bitleitung (62), Koppeln des Steuergates des CMOS- Transistors mit einer Zugriffsleitung (68), Koppeln des Steuergates des nicht-flüchtigen Speichertransistors (24) mit einer Leseleitung (70), und

Bedecken des Halbleitersubstrats (20), einschließlich des Submikrometer-CMOS-Transistors (60) und des nicht- flüchtigen Transistors (24) mit schwebendem Gate, mit einer Schutzschicht.

2. Verfahren nach Anspruch 1, welches vor dem Ausbilden der thermischen Oxidschicht (36) über dem nicht-flüchtigen Transistor (24) mit schwebendem Gate ferner das Reoxidieren des Paars von Polysiliziumgates (26, 28) umfaßt.

3. Verfahren nach Anspruch 1, wobei das Ausbilden des nicht-flüchtigen Transistors (24) mit schwebendem Gate ferner die Schritte zum Ausbilden eines EPROM-Transistors umfaßt.

4. Verfahren nach Anspruch 1, wobei das Ausbilden des nicht-flüchtigen Transistors (24) mit schwebendem Gate ferner die Schritte zum Ausbilden eines EEPROM-Transistors umfaßt.

5. Verfahren nach Anspruch 1, wobei das Ausbilden des Submikrometer-CMOS-Transistors (60) die Schritte zum Ausbilden eines Submikrometer-CMOS-N-Kanal-Transistors umfaßt.

6. Verfahren nach Anspruch 1, wobei das Ausbilden des Submikrometer-CMOS-Transistors (60) die Schritte zum Ausbilden eines Submikrometer-CMOS-P-Kanal-Transistors umfaßt.

7. Verfahren nach Anspruch 1, wobei die Gateoxidschicht (40) mit einer Tiefe zwischen 10 und 15 nm ausgebildet wird.

8. Verfahren nach Anspruch 1, welches ferner das Ausbilden einer Vielzahl der nicht-flüchtigen Transistoren mit schwebendem Gate und einer Vielzahl der Submikrometer- CMOS-Transistoren umfaßt.







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