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Dokumentenidentifikation DE10034231A1 12.04.2001
Titel Leseverstärkerschaltung zur Verwendung in einem Halbleiterspeicherbauelement
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Lee, Dong-Woo, Seoul, KR;
Im, Heung-Soo, Suwon, KR
Vertreter Kahler, Käck & Fiener, 86899 Landsberg
DE-Anmeldedatum 14.07.2000
DE-Aktenzeichen 10034231
Offenlegungstag 12.04.2001
Veröffentlichungstag im Patentblatt 12.04.2001
IPC-Hauptklasse G11C 7/06
Zusammenfassung Es wird eine Leseverstärkerschaltung offenbart, die einen ersten, einen zweiten und einen dritten ähnlichen Lasttransistor (MP10, MP12, MP14) aufweist. Der erste und der zweite Lasttransistor (MP10, MP12) versorgen eine Leerdatenleitung (DDL) mit einem Strom mit gegenseitig derselben Menge. Bei der Wirkung in einer Stromspiegelanordnung versorgt der dritte Lasttransistor (MP14) eine Datenleitung (DL) mit einem Strom, der gleich dem Gesamtstrom ist, der durch den ersten und den zweiten Lasttransistor (MP10, MP12) geliefert wird. Eine Leerspeicherzelle (DMC) besteht aus demselben Transistor wie eine Speicherzelle im Ein-Zustand. Gemäß dieser Leseverstärkerstruktur ist es sehr leicht, einen Leerzellenstrom zu erhalten, der einen Zwischenwert aufweist, welcher konsistent zwischen einem Ein-Zellen-Strom und einem Aus-Zellen-Strom der Speicherzelle (MC) liegt, welche vom dritten Lasttransistor (MP14) zur Datenleitung (DL) geliefert werden. Der verbesserte Zwischenwert ergibt eine zuverlässige Auslesung der Speicherzelle.

Beschreibung[de]

Diese Anmeldung beansprucht die Priorität von dem Koreanischen Prioritätsdokument Nr. 99-41976, eingereicht am 30. September 1999 beim Koreanischen Amt für gewerbliches Eigentum, welches Dokument hiermit durch die Bezugnahme aufgenommen wird.

Die Erfindung betrifft integrierte Halbleiterschaltungsbauelemente und insbesondere eine Leseverstärkerschaltung eines Halbleiterspeicherbauelements.

Eine herkömmliche Leseverstärkerschaltung, die von einem Halbleiterspeicherbauelement verwendet wird, ist in Fig. 1 dargestellt. Das Speicherbauelement umfaßt eine Datenleitung DL, die über einen PMOS-Transistor MP2 mit einer Versorgungsspannung verbunden ist, einen NMOS- Transistor MN2, der durch ein Spaltenansteuersignal Ysel geschaltet wird, und eine Bitleitung BL, die über den NMOS- Transistor MN2 mit der Datenleitung DL verbunden ist. Zwischen der Bitleitung BL und der Erdung ist nur ein Speicherzellentransistor MC abgebildet. Es ist jedoch für Fachleute offensichtlich, daß mehr Speicherzellentransistoren (nicht dargestellt) dazwischen angeschlossen sein können.

Der herkömmliche Leseverstärker umfaßt einen Differenzverstärker 10 vom Stromspiegeltyp und eine Pseudo- bzw. Leerdatenleitung DDL, die zur Datenleitung DL symmetrisch ist. Die Leerdatenleitung DDL ist über einen PMOS-Transistor MP1 mit einer Versorgungsspannung verbunden. Sie umfaßt einen NMOS-Transistor MN1 im Ein- Zustand, eine Pseudobit- bzw. Leerbitleitung DBL, die über einen NMOS-Transistor MN1 mit der Leerdatenleitung DDL gekoppelt ist, und eine Pseudo- bzw. Leerspeicherzelle, die aus Leer-Speicherzellentransistoren DMC1 und DMC2 besteht, welche zwischen der Leerbitleitung DBL und einer Erdung in Reihe geschaltet sind. Hierbei wird der NMOS-Transistor MN1 verwendet, um dieselbe RC-Last vorzusehen wie der NMOS- Transistor MN2, der durch das Spaltenansteuersignal Ysel geschaltet wird.

Die PMOS-Transistoren MP1 und MP2 bilden einen Stromspiegel, um die Datenleitung DL und die Leerdatenleitung DDL mit gegenseitig derselben Menge an Strom zu versorgen. Ein Eingang IN1 des Differenzverstärkers 10 ist mit der Leerdatenleitung DDL gekoppelt und dessen anderer Eingang IN2 ist mit der Datenleitung DL gekoppelt. Der Differenzverstärker 10 erkennt eine Spannungsdifferenz zwischen der Datenleitung DL und der Leerdatenleitung DDL, um ein Signal Saus mit einem niedrigen Logikpegel oder einem hohen Logikpegel als Erkennungsergebnis auszugeben.

In Fig. 1 weist jeder Leer-Speicherzellentransistor DMC1 bzw. DMC2 dieselbe Größe und Kennlinie auf wie der Speicherzellentransistor MC im Ein-Zustand. Gemäß dieser Struktur entspricht ein Strom, der durch die Leer- Speicherzellentransistoren DMC1 und DMC2 fließt (nachstehend als Leerzellenstrom bezeichnet), der Hälfte eines Stroms, der durch den Speicherzellentransistor MC im Ein-Zustand fließt (nachstehend als Ein-Zellen-Strom bezeichnet). Das heißt, der Leerzellenstrom weist einen Zwischenwert des Ein- und des Aus-Zellen-Stroms auf. Wenn ein Strom (nachstehend als Aus-Zellen-Strom bezeichnet), der über eine Speicherzelle MC im Aus-Zustand fließt, idealerweise "0" ist, entspricht hierin der Leerzellenstrom der Hälfte des Ein-Zellen-Stroms. Ein Diagramm, das eine ideale Beziehung zwischen dem Ein-Zellen-Strom, dem Aus- Zellen-Strom und dem Leerzellenstrom zeigt, ist in Fig. 2 dargestellt.

In Fig. 2 ist zu sehen, daß der Leerzellenstrom gemäß dem Zwischenwert von sowohl dem Ein-Zellen-Strom als auch dem Aus-Zellen-Strom zunimmt, wenn die Versorgungsspannung zunimmt. In einer Leseverstärkerschaltung, die gemäß einer solchen Stromkennlinie entworfen ist, entspricht eine Spannung der Leerdatenleitung DDL einer Zwischenspannung zwischen einer ersten Spannung und einer zweiten Spannung. Die erste Spannung ist eine Spannung, die auf der Datenleitung DL induziert wird, wenn sich eine Speicherzelle MC im Ein-Zustand befindet, und die zweite Spannung ist eine Spannung, die auf der Datenleitung DL induziert wird, wenn sich die Speicherzelle MC im Aus- Zustand befindet. Daher kann ein zufriedenstellender Lesespielraum bzw. -toleranzbereich für den Speicherzellentransistor im Ein-Zustand und den Speicherzellentransistor im Aus-Zustand ausreichend sichergestellt werden.

In der herkömmlichen Leseverstärkerschaltung wird der Leerzellenstrom, der den Zwischenwert des Ein-Zellen-Stroms aufweist (wenn der Aus-Zellen-Strom "0" ist), durch Schalten von zwei Leer-Speicherzellentransistoren in Reihe, welche jeweils dieselbe Kennlinie und Größe aufweisen wie der Speicherzellentransistor im Ein-Zustand, erhalten. Aber es hat sich als sehr schwierig erwiesen, das theoretische Ideal von Fig. 2 zu erreichen. Dies liegt daran, daß im allgemeinen ein Strom, der über den Speicherzellentransistor MC fließt, ein Strom ist, der mit dem Durchlauf durch verschiedene Elemente, wie z. B. einen Kettenansteuertransistor, eine RC-Last oder dergleichen, erhalten wird. Das Problem bestand darin, daß die Kennlinien der verschiedenen Elemente aufgrund einer Anzahl von Faktoren, wie z. B. Schwankungen bei der Verarbeitung, einer unterschiedlichen Betriebsspannung oder einer unterschiedlichen Betriebstemperatur, variieren können. Dies verursacht, daß der Leerzellenstrom auf weniger oder mehr als den Zwischenwert des Ein-Zellen-Stroms festgelegt wird, was einen verringerten Ein-Zellen-Spielraum und Aus- Zellen-Spielraum erzeugt.

Ein häufiges Ergebnis ist in Fig. 3 zu sehen. Der Leerzellenstrom liegt nicht in der Mitte der Kurven des Ein-Zellen-Stroms und des Aus-Zellen-Stroms. Bei einigen Extremwerten einer kleinen Spannung liegt der Leerzellenstrom nicht einmal zwischen den Kurven. Folglich wird bei dem Leseverstärker-Schaltungsschema, das den Leerzellenstrom unter Verwendung der zwei in Reihe geschalteten Leer-Speicherzellentransistoren erzeugt, der Lesespielraum für entweder den Speicherzellentransistor im Aus-Zustand oder den Speicherzellentransistor im Ein- Zustand gegenüber dem, was in Fig. 2 dargestellt ist, verringert. Und in einigen extremen Fällen verschwindet er. Tatsächlich kann der Leerzellenstrom sogar höher sein als der Ein-Zellen-Strom. Das heißt, die Spannung der Leerdatenleitung DDL kann niedriger sein als die Spannung der Datenleitung DL, wenn sich die Speicherzelle im Ein- Zustand befindet, oder kann höher sein als die Spannung der Datenleitung DL, wenn sich die Speicherzelle im Aus-Zustand befindet.

Es ist daher Aufgabe der Erfindung, eine Leseverstärkerschaltung bereitzustellen, die in der Lage ist, einen stabilen Ein/Aus-Zellen-Lesespielraum sicherzustellen.

Ferner soll eine Leseverstärkerschaltung mit einer Doppellast-Struktur bereitgestellt werden, die in der Lage ist, leicht einen Strom zu erhalten, der einen Zwischenwert zwischen einem Ein-Zellen-Strom und einem Aus-Zellen-Strom aufweist.

Um die obige Aufgabe zu lösen, wird gemäß einem Aspekt der vorliegenden Erfindung eine Leseverstärkerschaltung zum Unterscheiden eines Ein/Aus-Zustandes eines Speicherzellentransistors bereitgestellt. Die Leseverstärkerschaltung umfaßt eine Datenleitung, eine Leerdatenleitung, erste bis dritte Lasttransistoren und einen Differenzverstärker. Die Datenleitung ist mit dem Speicherzellentransistor verbunden und die Leerdatenleitung ist mit einem Leer-Speicherzellentransistor verbunden. Der erste und der zweite Lasttransistor werden zum Ansteuern der Leerdatenleitung von der Versorgungsspannung verwendet. Als Stromspiegel gekoppelt steuert der dritte Lasttransistor die Datenleitung von der Versorgungsspannung mit dem halben Strom an, der sich aus dem 2 : 1-Verhältnis des Stromspiegels ergibt. Der Differenzverstärker empfängt Signale von der Datenleitung und der Leerdatenleitung und gibt dann gemäß einem Zustand des Speicherzellentransistors entweder einen niedrigen Logikpegel oder einen hohen Logikpegel aus.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:

Fig. 1 einen Schaltplan, der eine herkömmliche Leseverstärkerschaltung darstellt;

Fig. 2 ein Diagramm, das eine theoretisch ideale Beziehung eines Leerzellenstroms zwischen einem Ein-Zellen-Strom und einem Aus-Zellen-Strom einer Schaltung gemäß Fig. 1 wiedergibt;

Fig. 3 ein Diagramm, das ein reales Verhalten eines Leerzellenstroms relativ zu einem Ein-Zellen- Strom und einem Aus-Zellen-Strom in der Schaltung von Fig. 1 zeigt;

Fig. 4 ein bevorzugtes Ausführungsbeispiel einer erfindungsgemäßen Leseverstärkerschaltung; und

Fig. 5 ein modifiziertes Ausführungsbeispiel einer erfindungsgemäßen Leseverstärkerschaltung.

Fig. 4 ist ein bevorzugtes Ausführungsbeispiel einer erfindungsgemäßen Leseverstärkerschaltung. In Fig. 4 sind einige der Elementarbestandteile identisch zu jenen in Fig. 1 und sind mit denselben Bezugsziffern bezeichnet. Eine Datenleitung DL, die über einen PMOS-Transistor MP14 mit der Versorgungsspannung verbunden ist, dient als Hauptlast. Ein NMOS-Transistor MN12 wird durch ein Spaltenansteuersignal Ysel geschaltet. Eine Bitleitung BL ist über einen NMOS-Transistor MN12 mit der Datenleitung DL gekoppelt. Ein Speicherzellentransistor MC ist zwischen die Bitleitung BL und die Erdung geschaltet.

Die Leseverstärkerschaltung der vorliegenden Erfindung umfaßt einen Differenzverstärker 100 vom Stromspiegeltyp. Eine Pseudo- bzw. Leerdatenleitung DDL ist über zwei PMOS- Transistoren MP10 und MP12, die jeweils als Blindlast arbeiten, mit einer Versorgungsspannung verbunden. Die Schaltung umfaßt auch einen NMOS-Transistor MN10 im Ein- Zustand, eine Pseudobit- bzw. Leerbitleitung DBL, die über den NMOS-Transistor MN10 mit der Leerdatenleitung DDL verbunden ist, und einen Pseudo- bzw. Leer- Speicherzellentransistor DMC, der zwischen die Leerbitleitung DBL und eine Erdung geschaltet ist. Der Differenzverstärker 100 erkennt eine Spannungsdifferenz zwischen der Datenleitung DL und der Leerdatenleitung DDL, um gemäß einem Erkennungsergebnis ein Signal Saus mit entweder einem niedrigen Logikpegel oder einem hohen Logikpegel auszugeben.

In Fig. 4 weisen die PMOS-Transistoren MP10 und MP12 jeweils dieselbe Größe und Kennlinie auf wie der PMOS- Transistor MP14 und sind so konfiguriert, daß sie ein Doppellastschema aufweisen. Die PMOS-Transistoren MP10, MP12 und MP14, die jeweils als Last dienen, bilden einen Stromspiegel. Das heißt, die Gates der Transistoren MP10, MP12 und MP14 sind gemeinsam mit der Leerdatenleitung DDL gekoppelt, wie in Fig. 4 dargestellt.

Der Leer-Speicherzellentransistor DMC kann auf mehrere Arten implementiert werden. Wenn er als Transistor implementiert wird, weist er dieselbe Größe und Kennlinie auf wie der Speicherzellentransistor MC in einem Ein- Zustand. Das heißt, ein Leerzellenstrom, der über den Leer- Speicherzellentransistor DMC fließt, entspricht dem Ein- Zellen-Strom. Nachstehend wird der Ein-Zellen-Strom mit einem Symbol "Iein" bezeichnet. Da er dieselbe Kennlinie und Größe aufweist wie der Speicherzellentransistor MC im Ein- Zustand, entlädt der Leer-Speicherzellentransistor DMC einen Leerzellenstrom, der dem Ein-Zellen-Strom Iein entspricht. In diesem Fall wird ein Strom auf der Leerdatenleitung DDL, der dem Ein-Zellen-Strom Iein entspricht, durch die PMOS-Transistoren MP10 und MP12, die jeweils als Blindlast (oder Stromquelle) dienen, geliefert. Da sie zueinander dieselbe Größe und Kennlinie aufweisen, versorgen die jeweiligen PMOS-Transistoren MP10 und MP12 die Leerdatenleitung DDL mit einem Strom Iein/2, der der Hälfte des Ein-Zellen-Stroms Iein entspricht. Kurzgefaßt versorgt der PMOS-Transistor MP14, der als Hauptlast dient, die Datenleitung DL mit einem Strom Iein/2, der der Hälfte des Ein-Zellen-Stroms Iein entspricht, da er einen Stromspiegel mit den PMOS-Transistoren MP10 und MP12 bildet und dieselbe Größe und Kennlinie aufweist wie die Transistoren MP10 und MP12.

Ein Ladestrom, der von der Versorgungsspannung über die PMOS-Transistoren MP10 und MP12 zur Leerdatenleitung DDL fließt, nimmt ab, wenn eine Spannung der Leerdatenleitung DDL zunimmt. Andererseits nimmt ein Entladestrom, der von der Leerdatenleitung DDL über den Leer- Speicherzellentransistor DMC zur Erdung fließt, zu, wenn die Spannung der Leerdatenleitung DDL zunimmt. Daher wird die Spannung der Leerdatenleitung DDL durch das Gleichgewicht zwischen dem Ladestrom und dem Entladestrom festgelegt. Ein Ladestrom, der von der Versorgungsspannung über den PMOS-Transistor MP14 zur Datenleitung DL fließt, nimmt ab, wenn eine Spannung der Datenleitung DL zunimmt.

Wenn sich der Speicherzellentransistor MC im Ein-Zustand befindet, wird der Ein-Zellen-Strom Iein durch diesen entladen, welcher größer ist als ein Ladestrom Iein/21 der von der Versorgungsspannung über den PMOS-Transistor MP14 in die Datenleitung DL geliefert wird. Daher ist eine Spannung der Datenleitung DL geringer als eine Spannung der Leerdatenleitung DDL. Wenn sich andererseits der Speicherzellentransistor MC im Aus-Zustand befindet, wird ein Ladestrom, der von der Versorgungsspannung über den PMOS-Transistor MP14 zur Datenleitung DL geliefert wird, zunehmend aufgeladen. Daher ist die Spannung der Datenleitung DL höher als die Spannung der Leerdatenleitung DDL. Eine Differenz zwischen der Spannung der Datenleitung DL und der Spannung der Leerdatenleitung DDL wird durch den Differenzverstärker 100 erkannt.

Im Fall der herkömmlichen Leseverstärkerstruktur wird unter Verwendung eines Leerzellenstroms, der durch zwei in Reihe geschaltete Leer-Speicherzellentransistoren erhalten wird, zur Datenleitung DL ein Strom geliefert, der dem Leerzellenstrom entspricht. Bei einer solchen Leseverstärkerstruktur ist es aufgrund der Betrachtung aller vorstehend beschriebenen verschiedenen Elemente sehr schwierig, einen Leerzellenstrom mit einem Zwischenwert des Ein-Zellen-Stroms und des Aus-Zellen-Stroms zu erhalten.

Gemäß der Leseverstärkerstruktur der vorliegenden Erfindung wird jedoch eine Leerspeicherzelle unter Verwendung von nur einem Speicherzellentransistor im Ein-Zustand realisiert, und eine Blindlast zum Versorgen einer Leerdatenleitung mit einem Ladestrom wird unter Verwendung der vorstehend erwähnten Doppellaststruktur realisiert. Daher ist es sehr leicht, einen Ladestrom zu erhalten, der einen Zwischenwert des Ein-Zellen-Stroms und des Aus-Zellen-Stroms aufweist und der zur Datenleitung DL geliefert werden soll. Folglich wird nicht nur eine Umkehrerscheinung zwischen dem Leerzellenstrom und dem Ein/Aus-Zellen-Strom (siehe Fig. 3), sondern auch eine Verringerung eines Ein/Aus-Zellen- Spielraums verhindert (oder minimiert). Das heißt, ein stabiler Ein/Aus-Zellen-Lesespielraum kann sichergestellt werden.

Die vorliegende Erfindung funktioniert, indem sie den Stromspiegel nicht zu einem 1 : 1-Spiegel macht, sondern ein anderes Verhältnis vorsieht. Um das ideale Verhalten von Fig. 2 zu erreichen, ist ein Verhältnis von 2 : 1 bevorzugt. Dieses Verhältnis kann mit den drei gezeigten ähnlichen PMOS-Transistoren erreicht werden. Obwohl in den Figuren nicht dargestellt, ist es für Fachleute offensichtlich, daß die Blindlast (die aus zwei PMOS-Transistoren besteht) unter Verwendung eines einzelnen PMOS-Transistors, um den Ein-Zellen-Strom zu liefern, realisiert werden kann. Der einzelne Transistor weist eine andere Kennlinie, wie z. B. eine andere Größe usw., auf, wie auf dem Fachgebiet von Stromspiegeln bekannt ist. Was mit PMOS-Transistoren erreicht wird, kann außerdem mit NMOS-Transistoren usw. erreicht werden.

Es ist zu erkennen, daß die Erfindung andere Leistungen gestattet. Insbesondere muß der Differenzverstärker 100 von Fig. 4 kein Eingangssignal von der Leerdatenleitung DDL aufweisen. Der 2 : 1-Stromspiegel erzeugt eine solche stabile Leerzellenstrom-Kennlinie, daß nur die Datenleitung abgetastet werden muß. Dies kann mit einem Puffer zum Ausgeben eines Erkennungsergebnisses entsprechend einer auf der Datenleitung abgetasteten Spannung durchgeführt werden.

Fig. 5 ist ein modifiziertes Ausführungsbeispiel der erfindungsgemäßen Leseverstärkerschaltung. In Fig. 5 sind die Elementarbestandteile, die zu jenen in Fig. 4 identisch sind, mit denselben Bezugsziffern bezeichnet und auf deren Beschreibung wird somit verzichtet. Es ist für Fachleute offensichtlich, daß die Leseverstärkerschaltung von Fig. 5 dieselbe Wirkung aufweist wie jene von Fig. 4.

Die Leseverstärkerschaltung von Fig. 5 ist identisch zu jener von Fig. 4, außer daß der Differenzverstärker gegen einen Inverter INV1 ausgetauscht ist und ein PMOS- Transistor MP16 darin hinzugefügt ist. Der Inverter INV1 ist ein Puffer zum Erkennen eines Spannungspegels der Datenleitung DL gemäß einem Ein/Aus-Zustand des Speicherzellentransistors MC. Der PMOS-Transistor MP16 wird durch ein Leseverstärkungs-Freigabesignal SAE geschaltet, welches nur während einer Leseoperation auf einen hohen Pegel aktiviert werden kann. Bedeutenderweise muß der Inverter INV kein Eingangssignal von der Leerdatenleitung DDL empfangen.

Es ist zu beachten, daß, obwohl die bevorzugten Ausführungsbeispiele, wie vorstehend beschrieben, eine Leseverstärkerschaltung für einen Masken-ROM betreffen, die vorliegende Erfindung nicht so begrenzt werden soll und auf einen breiten Bereich von Halbleiterspeicherbauelementen angewendet werden kann, wobei jede Speicherzelle einen MOS- Transistor solcher Bauelemente wie EPROM- und EEPROM- Bauelementen umfaßt.

Die Erfindung wurde unter Verwendung der beispielhaften bevorzugten Ausführungsbeispiele beschrieben. Es sollte jedoch selbstverständlich sein, daß der Schutzbereich der Erfindung nicht auf die offenbarten Ausführungsbeispiele begrenzt ist. Im Gegenteil ist vorgesehen, verschiedene Modifikationen und ähnliche Anordnungen einzuschließen. Dem Schutzbereich der Ansprüche sollte daher die breiteste Interpretation gewährt werden, um alle solchen Modifikationen und ähnlichen Anordnungen einzuschließen.


Anspruch[de]
  1. 1. Leseverstärkerschaltung zum Lesen eines Logikzustandes einer Speicherzelle, umfassend:

    eine erste Datenleitung, die mit der Speicherzelle gekoppelt ist;

    eine zweite Datenleitung, die mit einer Leerspeicherzelle gekoppelt ist;

    eine erste Last, die mit der ersten Datenleitung gekoppelt ist, zum Versorgen der ersten Datenleitung mit einem ersten Ladestrom; und

    eine zweite Last, die mit der zweiten Datenleitung gekoppelt ist, zum Versorgen der zweiten Datenleitung mit einem zweiten Ladestrom, der vom ersten Ladestrom verschieden ist.
  2. 2. Leseverstärkerschaltung nach Anspruch 1, wobei die Leerspeicherzelle aus nur einer Speicherzelle in einem Ein- Zustand besteht.
  3. 3. Leseverstärkerschaltung nach Anspruch 1, wobei der erste Ladestrom der Hälfte eines Stroms entspricht, der über die Speicherzelle, die im Ein-Zustand gelesen wird, entladen wird.
  4. 4. Leseverstärkerschaltung nach Anspruch 1, wobei die erste Last einen ersten PMOS-Transistor, der mit der ersten Datenleitung verbunden ist, zum Versorgen der ersten Datenleitung mit dem ersten Ladestrom als Reaktion auf eine Spannung auf der zweiten Datenleitung umfaßt.
  5. 5. Leseverstärkerschaltung nach Anspruch 4, wobei die zweite Last einen zweiten und einen dritten PMOS-Transistor umfaßt.
  6. 6. Leseverstärkerschaltung nach Anspruch 5, wobei die Gates des ersten, des zweiten und des dritten PMOS- Transistors gemeinsam mit der zweiten Datenleitung verbunden sind, um einen Stromspiegel zu bilden.
  7. 7. Leseverstärkerschaltung nach Anspruch 6, wobei der erste, der zweite und der dritte PMOS-Transistor ähnlich sind.
  8. 8. Leseverstärkerschaltung nach Anspruch 4, wobei die zweite Last einen zweiten PMOS-Transistor, der mit der zweiten Datenleitung gekoppelt ist, zum Versorgen der zweiten Datenleitung mit dem zweiten Strom umfaßt, wobei die Gates des ersten und des zweiten PMOS-Transistors gemeinsam mit der zweiten Datenleitung gekoppelt sind, um einen Stromspiegel zu bilden.
  9. 9. Leseverstärkerschaltung nach Anspruch 1, welche ferner einen Puffer zum Ausgeben eines Erkennungsergebnisses entsprechend einer auf der ersten Datenleitung abgetasteten Spannung umfaßt.
  10. 10. Leseverstärkerschaltung nach Anspruch 9, wobei der Puffer einen Inverter mit einem Eingangsanschluß, der mit der ersten Datenleitung gekoppelt ist, und einem Ausgangsanschluß zum Ausgeben des Erkennungsergebnisses umfaßt.
  11. 11. Leseverstärkerschaltung nach Anspruch 10, welche ferner einen Transistor umfaßt, der zwischen eine Versorgungsspannung und den Eingang des Inverters gekoppelt ist, wobei der Transistor ein Gate aufweist, das zum Empfangen eines Leseverstärkungs-Freigabesignals gekoppelt ist.
  12. 12. Leseverstärkerschaltung zum Unterscheiden eines Ein/Aus-Zustandes eines Speicherzellentransistors, umfassend:

    eine Datenleitung, die mit dem Speicherzellentransistor verbunden ist;

    eine Leerdatenleitung, die mit einem Leer- Speicherzellentransistor verbunden ist;

    einen ersten Lasttransistor, dessen Gate und Drainpol gemeinsam mit der Leerdatenleitung gekoppelt sind und dessen Sourcepol mit einer Versorgungsspannung gekoppelt ist;

    einen zweiten Lasttransistor, dessen Gate und Drainpol gemeinsam mit der Leerdatenleitung gekoppelt sind und dessen Sourcepol mit der Versorgungsspannung gekoppelt ist; und

    einen dritten Lasttransistor, dessen Gate mit der Leerdatenleitung gekoppelt ist, dessen Sourcepol mit der Versorgungsspannung gekoppelt ist, und dessen Drainpol mit der Datenleitung gekoppelt ist.
  13. 13. Leseverstärkerschaltung nach Anspruch 12, wobei der erste, der zweite und der dritte Lasttransistor dieselbe Größe aufweisen.
  14. 14. Leseverstärkerschaltung nach Anspruch 13, wobei der Leer-Speicherzellentransistor aus nur einem Speicherzellentransistor in einem Ein-Zustand besteht.
  15. 15. Leseverstärkerschaltung nach Anspruch 12, wobei jeder des ersten, des zweiten und des dritten Lasttransistors einen Strom leitet, der der Hälfte eines Ein-Zellen-Stroms entspricht, der über den Speicherzellentransistor entladen wird, während er sich im Ein-Zustand befindet.
  16. 16. Leseverstärkerschaltung nach Anspruch 12, welche ferner einen Puffer zum Ausgeben eines Erkennungsergebnisses entsprechend einer auf der Datenleitung abgetasteten Spannung umfaßt.
  17. 17. Leseverstärkerschaltung nach Anspruch 16, wobei der Puffer einen Inverter mit einem Eingangsanschluß, der mit der ersten Datenleitung gekoppelt ist, und einem Ausgangsanschluß zum Ausgeben des Erkennungsergebnisses umfaßt.
  18. 18. Leseverstärkerschaltung nach Anspruch 17, welche ferner einen PMOS-Transistor mit einem mit einer Versorgungsspannung gekoppelten Sourcepol, einem mit der Datenleitung gekoppelten Drainpol und einem zum Empfangen eines Leseverstärkungs-Freigabesignals gekoppelten Gate umfaßt.
  19. 19. Leseverstärkerschaltung zum Unterscheiden eines Ein/Aus-Zustandes eines Speicherzellentransistors, umfassend:

    eine Datenleitung, die mit dem Speicherzellentransistor verbunden ist;

    eine Leerdatenleitung, die mit einem Leer- Speicherzellentransistor verbunden ist;

    einen ersten Lasttransistor, dessen Gate und Drainpol gemeinsam mit der Leerdatenleitung gekoppelt sind und dessen Sourcepol mit einer Versorgungsspannung gekoppelt ist, zum Liefern eines ersten Ladestroms zur Leerdatenleitung; und

    einen zweiten Lasttransistor, dessen Gate mit der Leerdatenleitung gekoppelt ist, dessen Sourcepol mit der Versorgungsspannung gekoppelt ist, und dessen Drainpol mit der Datenleitung gekoppelt ist, zum Liefern eines zweiten Ladestroms zur Datenleitung,

    wobei der zweite Lasttransistor von dem ersten Lasttransistor verschieden ist, wodurch der zweite Ladestrom anders ist als der erste Ladestrom.
  20. 20. Leseverstärkerschaltung nach Anspruch 19, wobei der zweite Lasttransistor von dem ersten Lasttransistor derart verschieden ist, daß der zweite Ladestrom ungefähr die Hälfte des ersten Ladestroms beträgt.






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