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Dokumentenidentifikation DE10049934A1 12.04.2001
Titel Integriertes Schaltkreisbauelement mit mehreren Speicherzellenfeldern
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Kim, Byoung-ju, Seoul/Soul, KR;
Kyung, Kye-hyun, Kyungki, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70173 Stuttgart
DE-Anmeldedatum 06.10.2000
DE-Aktenzeichen 10049934
Offenlegungstag 12.04.2001
Veröffentlichungstag im Patentblatt 12.04.2001
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 7/00   G11C 8/00   G11C 29/00   
Zusammenfassung Die Erfindung bezieht sich auf ein integriertes Schaltkreisbauelement mit wenigstens einem ersten und einem zweiten Speicherzellenfeld (401 bis 404) und zu deren Betrieb gehörigen Schaltkreiskomponenten, wie einem Pipelineblock (406), einem Schnittstellenlogikblock (405), einem Zeilensteuerblock (411, 412) und/oder einem Spaltensteuerblock (407 bis 410).
Erfindungsgemäß werden eine oder mehrere der zum Betrieb der Speicherzellenfelder gehörigen Schaltkreiskomponenten in neuartiger Weise angeordnet und/oder von den Speicherzellenfeldern gemeinsam genutzt, um dadurch Chipfläche einzusparen. So können mehrere Abtastverstärker im Pipelineblock (406) vorgesehen sein und von den Speicherzellenfeldern gemeinsam genutzt werden, oder es ist eine von diesen gemeinsam genutzte Iterationsschaltung zur Abtastunterstützung in einem Zeilensteuerblock vorgesehen, oder der Schnittstellenlogikblock (405) wird gemeinsam genutzt und enthält jeweilige Zeilen- und Spaltensteuerschaltungen.
Verwendung z. B. für Rambus-DRAMs.

Beschreibung[de]

Die Erfindung bezieht sich auf ein integriertes Schaltkreisbauelement mit einem ersten und einem zweiten Speicherzellenfeld und zugehörigen betriebsunterstützenden Schaltkreiskomponenten.

Der Bedarf an integrierten Schaltkreisspeicherbauelementen mit erhöhten Integrationsdichten und Geschwindigkeiten nimmt allgemein zu. Um diesem Bedarf nachzukommen, werden integrierte Schalkreisspeicherbauelemente benötigt, die ein erhöhtes Maß an Daten mit höheren Geschwindigkeiten verarbeiten können und dabei weniger Leistung verbrauchen. Für Speicheranwendungen hoher Geschwindigkeit wurden synchrone DRAMs entwickelt, die synchron zu einem Systemtaktsignal arbeiten. In jüngerer Zeit wurden speziell sogenannte Doppeldatenraten(DDR)-Rambus-DRAMs entwickelt, in denen Daten synchron zu sowohl den ansteigenden als auch den fallenden Flanken von Taktsignalen ein- und ausgegeben werden, um höhere Betriebsgeschwindigkeiten zu erreichen.

In Rambus-DRAMs sind typischerweise zusätzliche Schaltkreise enthalten, die es in herkömmlichen DRAMs nicht gibt, um Betriebsgeschwindigkeiten von 800 MHz oder mehr zu erzielen.

Dementsprechend ist die Chipabmessung eines Rambus-DRAMs im allgemeinen größer als diejenige eines herkömmlichen DRAMs. Beim Entwurf von Rambus-DRAMs sind daher Faktoren wie Chipabmessung, Betriebsgeschwindigkeit und Leistungsverbrauch zu berücksichtigen.

In Fig. 1 ist ein herkömmliches Rambus-DRAM mit einem ersten und einem zweiten Speicherkernblock dargestellt, die sich einen Schnittstellenblock teilen. Der erste Speicherkernblock umfasst zwei Speicherzellenfelder 101, 102, einen Zeilensteuerblock 111 zur Steuerung von Zeilen der Speicherzellenfelder 101, 102, einen Spaltensteuerblock 107 zur Steuerung von Spalten des Speicherzellenfeldes 101 sowie einen Spaltensteuerblock 108 zur Steuerung von Spalten des Speicherzellenfeldes 102. Der zweite Speicherkernblock besitzt einen entsprechenden Aufbau mit zwei Speicherzellenfeldern 103, 104, einem Zeilensteuerblock 112 zur Steuerung von Zeilen der Speicherzellenfelder 103, 104, einem Spaltensteuerblock 109 zur Steuerung von Spalten des Speicherzellenfeldes 103 sowie einem Spaltensteuerblock 110 zur Steuerung von Spalten des Speicherzellenfeldes 104.

Der Schnittstellenblock enthält einen Schnittstellenlogikblock 105, der dafür ausgelegt ist, Befehlspakete von Quellen außerhalb des Rambus-DRAMs 100 zu empfangen, die empfangenen Befehle zu interpretieren und Signale zur Steuerung des ersten und zweiten Speicherkernblocks zu erzeugen. Der Schnittstellenblock enthält des weiteren einen Pipelineblock 106 zum Senden von Daten zu den Speicherzellenfeldern 101, 102 des ersten Speicherkernblocks und zum Empfangen von Daten von denselben sowie zum Senden von Daten zu den Speicherzellenfeldern 103, 104 des zweiten Speicherkernblocks und zum Empfangen von Daten von denselben. Der Pipelineblock 106 sendet und empfängt Daten zu bzw. von den Speicherzellenfeldern 101 bis 104 unter Verwendung von Pipeline-Methoden.

Fig. 2 zeigt das Speicherzellenfeld 101, den Spaltensteuerblock 107, den Schnittstellenlogikblock 105, den Pipelineblock 106, den Spaltensteuerblock 109 und das Speicherzellenfeld 103 detaillierter. Dabei besitzen die Speicherzellenfelder 102 und 104 sowie die Spaltensteuerblöcke 108 und 110 jeweils einen gleichartigen Aufbau. Die Spaltensteuerblöcke 107, 109 beinhalten jeweils einen Spaltendecoder 110a bzw. 109a, einen Schmelzsicherungsbox- und Zufalls- oder Auswahl- Schaltkreisblock 107b bzw. 109b sowie einen Block 107c bzw. 109c mit einem Eingabe/Ausgabe(I/O)-Abtastverstärker und einem I/O-Leitungstreiber. Die Schmelzsicherungsboxen der Blöcke 107b und 109b werden zum Reparieren von Spalten des Speicherzellenfeldes 101 bzw. 103 verwendet. Die Zufalls- oder Auswahl-Schaltkreise der Blöcke 107b und 109b werden zur Steuerung des jeweiligen Spaltendecoders 107a und 109a verwendet. Wie in Fig. 2 dargestellt, sind die I/O- Abtastverstärker S11 bis S1n für das Speicherzellenfeld 101 separat in dem Block 107c enthalten, und die I/O- Abtastverstärker S31 bis S3n sind separat in dem Block 109c enthalten. Analog sind die I/O-Leitungstreiber D11 bis D1n für das Speicherzellenfeld 101 separat im Block 107c und die I/O- Leitungstreiber D31 bis D3n separat im Block 109c enthalten.

Fig. 3 zeigt den Zeilensteuerblock 111 detaillierter. Wie daraus ersichtlich, enthält der Zeilensteuerblock 111 Zeilendecoder 111a und 111e zum Auswählen von Zeilen in dem jeweiligen Speicherzellenfeld 101, 102. Außerdem enthält der Zeilensteuerblock 111 Zufalls- oder Auswahl- und Iterations- Schaltkreisblöcke 111b und 111d. Die Zufalls- oder Auswahl- Schaltkreise der Blöcke 111b und 111d umfassen Schaltungen, die dazu benutzt werden, auf jeweilige Zeilen der Speicherzellenfelder 101 und 102 zuzugreifen. Die Iterations- Schaltkreise der Blöcke 111b und 111d werden dazu benutzt, das Abtasten des ersten bzw. zweiten Speicherzellenfeldes 101, 102 zu erleichtern. Der Zeilensteuerblock 111 enthält des weiteren eine Schmelzsicherungsbox 111 zum Reparieren von Zeilen der Speicherzellenfelder 101 und 102. Der Zeilensteuerblock 112 besitzt den gleichen Aufbau wie der Zeilensteuerblock 111.

Wie aus Fig. 1 ersichtlich ist, besitzt das herkömmliche Rambus-DRAM einen Aufbau, bei dem der erste und der zweite Speicherkernblock vom Schnittstellenlogikblock 105 getrennt sind, was eine erhöhte Chipabmessung bedeuten kann.

Der Erfindung liegt als technisches Problem die Bereitstellung eines integrierten Schaltkreisbauelementes der eingangs genannten Art zugrunde, das mit relativ wenig Chipfläche auskommt.

Die Erfindung löst dieses Problem durch die Bereitstellung eines integrierten Schaltkreisbauelementes mit den Merkmalen des Anspruchs 1, 5, 8, 19 und 20. Erfindungsgemäß kann bei diesem integrierten Schaltkreisbauelement die Chipfläche reduziert oder konstant gehalten werden, indem verschiedene Schaltkreiskomponenten auf dem Chip geeignet neu angeordnet und/oder von den mehreren Speicherzellenfeldern gemeinsam genutzt werden, statt sie den Speicherzellenfeldern einzeln zuzuordnen.

So kann das erfindungsgemäße integrierte Schaltkreisbauelement ein Paar von Speicherzellenfeldern und einen Pipelineblock beinhalten, der von den beiden Speicherzellenfeldern gemeinsam genutzte Abtastverstärker enthält, die über zugehörige Eingabe/Ausgabe(I/O)-Leitungen angekoppelt sind. Durch Neuanordnung dieser Abtastverstärker aus einem oder mehreren Spaltensteuerblöcken heraus in einen Pipelineblock, wo sie von mehreren Speicherzellenfeldern gemeinsam genutzt werden, kann beispielsweise die Chiplänge in der entsprechenden y- Achsenrichtung reduziert werden. Des weiteren kann der Pipelineblock I/O-Leitungstreiber enthalten, die von den beiden Speicherzellenfeldern gemeinsam genutzt werden, um die Chiplänge in der y-Achsenrichtung weiter zu verringern. Durch die gemeinsame Nutzung sowohl der I/O-Abtastverstärker als auch der I/O-Leitungstreiber kann die Anzahl von in einem Rambus- DRAM benötigten Schaltkreisen um die Hälfte reduziert werden.

In einer weiteren Ausgestaltung der Erfindung kann das integrierte Schaltkreisspeicherbauelement ein Paar von Speicherzellenfeldern und einen Zeilensteuerblock enthalten, der eine Iterationsschaltung umfasst, die das Abtasten der beiden Speicherzellenfelder erleichtert und von diesen gemeinsam genutzt wird. Durch das gemeinsame Benutzen einer Iterationsschaltung statt der Zuweisung separater Iterationsschaltungen für jedes jeweilige Speicherzellenfeld kann die Chiplänge in einer x-Achsenrichtung verringert werden, da die gemeinsam genutzte Iterationsschaltung als ein Einzelschichtblock implementiert werden kann.

In einer weiteren Ausgestaltung der Erfindung kann das integrierte Schaltkreisspeicherbauelement ein Paar von Speicherzellenfeldern mit jeweils einem zugeordneten Zeilendecoder und Spaltendecoder beinhalten. Das integrierte Schaltkreisbauelement enthält des weiteren einen Schnittstellenlogikblock, der von den Speicherzellenfeldern gemeinsam genutzt wird und ein Paar von Zeilensteuerschaltungen aufweist, die jeweilige Steuersignale zur Steuerung der Zeilendecoder und ein Paar von Spaltensteuerschaltungen zur Erzeugung jeweiliger Steuersignale zur Steuerung der Spaltendecoder enthält. In vorteilhaften Ausgestaltungen enthält der Speicherzellenlogikblock Zeilenvordecoder zum Vordecodieren einer empfangenen Zeilenadresse und Zuführen der vordecodierten Zeilenadresse zu den Zeilendecodern, eine Abtaststeuerschaltung zur Erzeugung eines Steuersignals für die Steuerung einer Iterationsschaltung, die von dem ersten und zweiten Speicherzellenfeld gemeinsam genutzt wird, und/oder Spaltenvordecoder zum Vordecodieren einer empfangenen Spaltenadresse und Zuführen der vordecodierten Spaltenadresse zu den Spaltendecodern.

Somit kann die Erfindung dazu genutzt werden, die Chipabmessung dadurch zu reduzieren, dass Schaltkreiskomponenten, wie I/O-Abtastverstärker, I/O-Leitungstreiber und eine Iterationsschaltung, von den mehreren Speicherzellenfeldern gemeinsam genutzt werden.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 ein Blockdiagramm eines Funktionsentwurfs eines herkömmlichen Rambus-DRAMs,

Fig. 2 ein Blockdiagramm zur detaillierteren Darstellung von Spaltensteuerblöcken und Schnittstellenblöcken in Fig. 1,

Fig. 3 ein Blockdiagramm zur detaillierteren Darstellung von Zeilensteuerblöcken in Fig. 1,

Fig. 4 ein Blockdiagramm eines Funktionsentwurfs eines erfindungsgemäßen integrierten Schaltkreisbauelements mit mehreren Speicherzellenfeldern, die sich betriebsunterstützende Schaltkreiskomponenten teilen,

Fig. 5 und 6 Blockdiagramme von Spaltensteuerblöcken in Fig. 4 für alternative erfindungsgemäße Ausführungsformen,

Fig. 7 ein Blockdiagramm von erfindungsgemäßen Zeilensteuerblöcken in Fig. 4 und

Fig. 8 und 9 Blockschaltbilder verschiedener alternativer erfindungsgemäßer Ausführungsformen von I/O-Abtastverstärker- und I/O-Treiberverbindungen.

Unter Bezugnahme auf die entsprechenden Zeichnungen werden nachfolgend verschiedene vorteilhafte Ausführungsformen der Erfindung näher erläutert, wobei funktionell gleiche Elemente der Übersichtlichkeit halber jeweils mit demselben Bezugszeichen markiert sind.

Fig. 4 veranschaulicht ein erfindungsgemäßes Rambus-DRAM 400, das einen ersten und zweiten Speicherkernblock aufweist, die sich einen Schnittstellenblock teilen. Der erste Speicherkernblock enthält zwei Speicherzellenfelder 401, 402, einen Zeilensteuerblock 411 zur Steuerung von Zeilen der Speicherzellenfelder 401 und 402, einen Spaltensteuerblock 407 zur Steuerung von Spalten des Speicherzellenfeldes 401 sowie einen Spaltensteuerblock 408 zur Steuerung von Spalten des Speicherzellenfeldes 402. Der zweite Speicherkernblock besitzt denselben Aufbau und umfasst zwei Speicherzellenfelder 403, 404, einen Zeilensteuerblock 412 zur Steuerung von Zeilen der Speicherzellenfelder 403 und 404, einen Spaltensteuerblock 409 zur Steuerung von Spalten des Speicherzellenfeldes 403 sowie einen Spaltensteuerblock 410 zur Steuerung von Spalten des Speicherzellenfeldes 404.

Der Schnittstellenblock enthält einen Schnittstellenlogikblock 405, der dafür ausgelegt ist, Befehlspakete von Quellen außerhalb des Rambus-DRAMs 400 zu empfangen, die empfangenen Befehle zu interpretieren und Signale zur Steuerung des ersten und zweiten Speicherkernblocks zu erzeugen. Der Schnittstellenblock weist des weiteren einen Pipelineblock 406 auf, der dafür ausgelegt ist, Daten zu den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks zu senden und von diesen zu empfangen sowie Daten zu den Speicherzellenfeldern 403, 404 des zweiten Speicherkernblocks zu senden und von diesen zu empfangen. Der Pipelineblock 406 sendet und empfängt Daten zu bzw. von den Speicherzellenfeldern 401 bis 404 unter Verwendung von Pipeline-Methoden.

Fig. 5 zeigt detaillierter das Speicherzellenfeld 401, den Spaltensteuerblock 407, den Schnittstellenlogikblock 405, den Pipelineblock 406, den Spaltensteuerblock 409 und das Speicherzellenfeld 403. Dabei entsprechen sich die Speicherzellenfelder 402 und 404 sowie die Spaltensteuerblöcke 408 und 410 jeweils in ihrem Aufbau. Die Spaltensteuerblöcke 407 und 409 enthalten Spaltendecoder 407a bzw. 409a und Schmelzsicherungsboxen 407b bzw. 409b. Im Gegensatz zu den oben erwähnten herkömmlichen Rambus-DRAM-Architekturen enthalten die Spaltensteuerblöcke 407 und 409 keine Zufalls- oder Auswahl- Schaltkreise zur Steuerung der Spaltendecoder 407a und 409a und auch keine I/O-Abtastverstärker oder I/O-Leitungstreiber.

Fig. 7 zeigt den Zeilensteuerblock 411 detaillierter. Wie daraus ersichtlich, beinhaltet der Zeilensteuerblock 411 Zeilendecoder 411a und 411d zum Auswählen von Zeilen im jeweiligen Speicherzellenfeld 401, 402. Zudem weist der Zeilensteuerblock 411 einen Iterationsschaltungsblock 411b auf, der dazu verwendet wird, das Abtasten des ersten und zweiten Speicherzellenfeldes 401, 402 zu erleichtern. Der Zeilensteuerblock 411 enthält des weiteren eine Schmelzsicherungsbox 411c zum Reparieren von Zeilen der Speicherzellenfelder 401 und 402. Der Zeilensteuerblock 412 besitzt den gleichen Aufbau wie der Zeilensteuerblock 411. Im Gegensatz zu den oben erwähnten herkömmlichen Rambus-DRAM-Architekturen enthält der Zeilensteuerblock 411 keine separaten Iterationsschaltungen, die mit dem jeweiligen Speicherzellenfeld 401, 402 verknüpft sind. Stattdessen wird der Iterationsschaltungsblock 411b von den beiden Speicherzellenfeldern 401 und 402 gemeinsam genutzt. Außerdem sind in dieser erfindungsgemäßen Ausführungsform die zwei Sätze von Zufalls- oder Auswahl-Schaltkreisen, die Teile der Blöcke 111b und 111d beim herkömmlichen Ausführungsbeispiel von Fig. 3 umfassen, nicht im Zeilensteuerblock 411 enthalten.

Wie aus Fig. 5 weiter ersichtlich, beinhaltet der Schnittstellenlogikblock 405 erfindungsgemäß Zufalls- oder Auswahl- Schaltkreise, die in herkömmlichen Rambus-DRAM-Architekturen üblicherweise in den Spaltensteuerblöcken 107 und 109 und/oder den Zeilensteuerblöcken 111 und 112 enthalten sind.

Was Zufalls- oder Auswahl-Schaltkreise betrifft, die sich auf Spaltensteuerung beziehen, beinhaltet der Schnittstellenlogikblock 405 eine Mehrzahl von Spaltensteuerschaltungen, die jeweilige Steuersignale zur Steuerung der Spaltendecoder 407a und 409a erzeugen. Zudem weist der Schnittstellenlogikblock 405 eine Mehrzahl von Spaltenvordecodern auf, die dafür ausgelegt sind, eine empfangene Spaltenadresse vorzudecodieren und die vordecodierte Spaltenadresse dem jeweiligen Spaltendecoder 407a und 409a zuzuführen. Des weiteren enthält der Schnittstellenlogikblock 405 eine Abtastverstärker-Steuerschaltung, die Steuersignale zur Steuerung zur Abtastverstärker S1 bis Sn im Pipelineblock 406A gemäß den Fig. 5 und 6 während Lese- und Schreibvorgängen erzeugt. Außerdem weist der Schnittstellenlogikblock 405 eine I/O-Leitungstreibersteuerschaltung auf, die Steuersignale zur Steuerung der I/O- Leitungstreiber D1 bis Dn im Pipelineblock 406A von Fig. 5 und/oder zur Steuerung der I/O-Leitungstreiber D11 bis D1n sowie D31 bis D3n von Fig. 6 während Lese- und Schreibvorgängen erzeugt.

Bezüglich Zufalls- oder Auswahlschaltkreisen, welche die Zeilensteuerung betreffen, enthält der Schnittstellenlogikblock 405 eine Mehrzahl von Zeilensteuerschaltungen, die Steuersignale zur Steuerung des jeweiligen Zeilendecoders 411a und 411b erzeugen. Zusätzlich enthält der Schnittstellenlogikblock 405 mehrere Zeilenvordecoder, die dafür ausgelegt sind, eine empfangene Zeilenadresse vorzudecodieren und die vordecodierte Zeilenadresse dem jeweiligen Zeilendecoder 407a, 40% zuzuführen. Des weiteren enthält der Schnittstellenlogikblock 405 eine Abtaststeuerschaltung, die ein Steuersignal zur Steuerung der Iterationsschaltung 411b von Fig. 7 erzeugt.

Der in Fig. 5 gezeigte Pipelineblock 406 sendet Daten zu den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks über die ersten I/O-Leitungen I/O1i (i = 1, 2, . . . n) und empfängt darüber Daten von diesen, sendet Daten von den Speicherzellenfeldern 403, 404 des zweiten Speicherkernblocks über die zweiten I/O-Leitungen I/O3i (i = 1, 2, . . . n) und empfängt darüber Daten von diesen. Der Pipelineblock 406 sendet und empfängt Daten zu und von den Speicherzellenfeldern 401 bis 404 unter Verwendung von Pipeline-Methoden.

Genauer gesagt sind, wie aus den Fig. 4 bis 6 ersichtlich, Pipelineschaltungen P1 bis Pn des Pipelineblocks 406 dafür ausgelegt, während eines Schreibvorgangs über einen nicht gezeigten I/O-Puffer seriell von Quellen außerhalb des Rambus- DRAMs 400 eingegebene Daten zu empfangen und die empfangenen Daten parallel über die ersten I/O-Leitungen IO1i zu den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks oder über die zweiten I/O-Leitungen IO3i zu den Speicherzellenfeldern 403, 404 des zweiten Speicherkernblocks zu übertragen. Die Pipelineschaltungen P1 bis Pn des Pipelineblocks 406A sind außerdem dafür ausgelegt, während eines Lesevorgangs parallel von den Speicherzellenfeldern 401, 402 des ersten Speicherkernblocks über die ersten I/O-Leitungen IO1i abgegebene Daten zu empfangen und die empfangenen Daten seriell zu dem I/O-Puffer zu übertragen oder parallel von den Speicherzellenfeldern 403, 404 des zweiten Speicherkernblocks über die zweiten I/O-Leitungen IO3i abgegebene Daten zu empfangen und die empfangenen Daten seriell zu dem I/O-Puffer zu übertragen.

Die I/O-Abtastverstärker des Pipelineblocks 406 tasten während eines Lesevorgangs Ausgabedaten, die über die ersten I/O-Leitungen IOi oder die zweiten I/O-Leitungen IO3i übertragen werden, ab und verstärken diese und geben die abgetasteten und verstärkten Daten an die Pipelineschaltungen P1 bis Pn ab. Die I/O-Leitungstreiber des Pipelineblocks 406 empfangen über die Pipelineschaltungen P1 bis Pn während eines Schreibvorgangs Eingabedaten und geben die empfangenen Eingabedaten an die ersten I/O-Leitungen IO1i oder die zweiten I/O-Leitungen IO3i ab.

Die I/O-Abtastverstärker und I/O-Leitungstreiber können erfindungsgemäß in mehreren alternativen Weisen aufgebaut sein. Gemäß ersten, unter Fig. 5 fallenden Ausführungsformen teilen sich der erste und der zweite Speicherkernblock die I/O- Abtastverstärker S1 bis Sn und die I/O-Leitungstreiber D1 bis Dn. Speziell sind im Beispiel von Fig. 5 die I/O- Abtastverstärker S1 bis Sn über die ersten I/O-Leitungen IO1i und Transmissionsgatter W1i an das Speicherzellenfeld 401 gekoppelt. Die I/O-Leitungstreiber D1 bis Dn sind über die ersten I/O-Leitungen IO1i und Transmissionsgatter W1ix an das Speicherzellenfeld 401 gekoppelt. Analog sind die I/O- Abtastverstärker S1 bis Sn über die zweiten I/O-Leitungen IO3i und Transmissionsgatter W3i an das Speicherzellenfeld 403 gekoppelt. Die I/O-Leitungstreiber D1 bis Dn sind über die zweiten I/O-Leitungen IO3i und Transmissionsgatter W3ix an das Speicherzellenfeld 403 gekoppelt.

Bei zweiten, exemplarischen Ausführungsbeispielen, die von Fig. 6 erfasst werden, teilen sich der erste und der zweite Speicherkernblock die I/O-Abtastverstärker S1 bis Sn. Hingegen teilen sie sich nicht die I/O-Leitungstreiber. Speziell sind die I/O-Abtastverstärker S1 bis Sn von Fig. 6 so ausgelegt, wie dies vorstehend unter Bezugnahme auf Fig. 6 erläutert wurde. Eine erste Mehrzahl von I/O-Leitungstreibern D11 bis D1n ist mit dem Speicherzellenfeld 401 verknüpft und an dieses über die ersten I/O-Leitungen IO1i gekoppelt. Analog ist eine zweite Mehrzahl von I/O-Leitungstreibern D31 bis D3n mit dem Speicherzellenfeld 403 verknüpft und jeweils mit diesem über die zweiten I/O-Leitungen IO3i gekoppelt.

Wie aus den Fig. 5 und 6 ersichtlich, enthalten im Gegensatz zu den oben erwähnten, herkömmlichen Rambus-DRAM-Architekturen die Spaltensteuerblöcke 407 und 409 keine Zufalls- oder Auswahl-Schaltkreise zur Steuerung der Spaltendecoder 407a und 409a und auch keine I/O-Abtastverstärker oder I/O- Leitungstreiber. Stattdessen beinhalten die Spaltensteuerblöcke 407, 409 jeweils einen Spaltendecoder 407a, 409a und eine Schmelzsicherungsbox 407b, 409b. Die Spaltensteuerblöcke 408 und 410 sind ebenso aufgebaut.

Wie aus Fig. 7 zu erkennen, enthält der Zeilensteuerblock 411 im Gegensatz zu den oben erläuterten herkömmlichen Rambus- DRAM-Architekturen keine separaten Iterationsschaltungen, die mit dem jeweiligen Speicherzellenfeld 401, 402 verknüpft sind. Stattdessen teilen sich die beiden Speicherzellenfelder 401 und 402 den Iterationsschaltungsblock 411b. Außerdem sind in den erfindungsgemäßen Ausführungsformen die zwei Sätze von Zufalls- oder Auswahl-Schaltkreisen, die einen jeweiligen Teil der Blöcke 111b und 111d von Fig. 3 umfassen, nicht im Zeilensteuerblock 411 enthalten. Der Zeilensteuerblock 412 ist in gleicher Weise aufgebaut.

Der Schnittstellenlogikblock 405 beinhaltet erfindungsgemäß Zufalls- oder Auswahl-Schaltungen, die in den herkömmlichen Rambus-DRAM-Architekturen in den Spaltensteuerblöcken 107 bis 110 und/oder den Zeilensteuerblöcken 111 und 112 vorgesehen sind. Wie aus Fig. 3 zu erkennen, verwenden herkömmliche Rambus-DRAM-Architekturen zwei Schichten 111b und 111d, um die Zufalls- oder Auswahl-Schaltungs- und Iterationsschaltungs-Blöcke im Zeilensteuerblock 111 zu implementieren. Im Gegensatz dazu verwenden die erfindungsgemäßen Ausführungsformen, wie aus Fig. 7 zu erkennen, nur einen Einzelschicht- Iterationsschaltungsblock 411b im Zeilensteuerblock 411, da die Iterationsschaltung gemeinsam genutzt wird und die Zufalls- oder Auswahl-Schaltkreise in den Schnittstellenlogikblock 405 verlagert sind. Als Resultat hiervon kann die Chiplänge in der x-Achsenrichtung reduziert werden.

Erfindungsgemäß kann der Schnittstellenlogikblock 405 zudem die Spaltensteuerung betreffende Zufalls- oder Auswahl- Schaltkreise enthalten. Wie in Fig. 2 gezeigt, sind diese Zufalls- oder Auswahl-Schaltkreise in herkömmlichen Rambus- DRAM-Architekturen in den Schmelzsicherungsbox- und Zufalls- oder Auswahlschaltungs-Blöcken 107b und 109b des jeweiligen Spaltensteuerblocks 107, 109 vorgesehen. Die vorliegende Erfindung kann folglich dafür genutzt werden, zusätzlichen Platz für die Schmelzsicherungsboxen 407b und 409b von Fig. 5 bereitzustellen, um defekte Spalten zu reparieren.

Wie oben in Verbindung mit den Fig. 5 und 6 erläutert, können die I/O-Abtastverstärker S1 bis Sn in den Pipelineblöcken 406A und 406B angeordnet sein und von dem ersten und zweiten Speicherkernblock unter Verwendung von Schaltmitteln oder Transmissionsgattern W1i und W3i (i = 1, 2, . . . n) gemeinsam genutzt werden. Außerdem können die I/O-Leitungstreiber D1 bis Dn in den Pipelineblöcken 406A und 406B angeordnet sein und von dem ersten und zweiten Speicherkernblock unter Verwendung von Schaltmitteln oder Transmissionsgattern W1ix und W3ix (i = 1, 2, . . . n) gemeinsam genutzt werden, wie in Fig. 5 gezeigt. Alternativ kann, wie in Fig. 5 gezeigt, eine erste Mehrzahl von I/O-Leitungstreibern D11 bis D1n mit dem ersten Speicherkernblock und eine zweite Mehrzahl von I/O-Leitungstreibern D3i bis D3n mit dem zweiten Speicherkernblock verknüpft sein.

Dementsprechend kann gemäß den Ausführungsformen der Erfindung, wie sie in Fig. 5 illustriert sind, die Anzahl an I/O- Abtastverstärkern und die Anzahl an I/O-Leitungstreibern jeweils auf die Hälfte der Anzahl reduziert werden, die typischerweise in herkömmlichen Rambus-DRAM-Architekturen verwendet wird. Gemäß Ausführungsformen der Erfindung, wie sie in Fig. 6 illustriert sind, kann die Anzahl an I/O-Abtastverstärkern gegenüber herkömmlichen Rambus-DRAM-Architekturen ebenfalls um die Hälfte reduziert sein. Wie gesagt, sind in den herkömmlichen Rambus-DRAM-Architekturen die I/O-Abtastverstärker und I/O-Leitungstreiber gemäß den Fig. 1 und 2 in den Spaltensteuerblöcken 107 bis 110 enthalten. Da in den erfindungsgemäßen Ausführungsformen die I/O-Abtastverstärker und I/O-Leitungstreiber im Pipelineblock 406 enthalten sein können, lässt sich die Chiplänge in der y-Achsenrichtung verringern.

Fig. 8 zeigt detaillierter Verbindungen zwischen den I/O- Abtastvertstärkern, I/O-Leitungstreibern und den Pipelineschaltungen von Fig. 5. Erfindungsgemäß können vom ersten und zweiten Speicherkernblock ein I/O-Abtastverstärker Si und I/O-Leitungstreiber Di unter Verwendung von Schaltmitteln oder Transmissionsgattern gemeinsam genutzt werden. Speziell ist ein erstes Paar von I/O-Leitungen IO1i und IO1i des ersten Speicherkernblocks mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissionsgatter Wia und Wib verbunden, die leitend geschaltet sind, d. h. eine Übertragung erlauben, wenn ein Blockauswahlsignal BS auf einen hohen Logikpegel, d. h. einen "1"-Logikpegel, gesteuert wird. Ein zweites Paar von I/O-Leitungen IO3i und IO3i des zweiten Speicherkernblocks ist mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissionsgatter W3ia und W3ib verbunden, die leitend geschaltet sind, wenn ein invertiertes Blockauswahlsignal BS auf einen hohen Logikpegel, d. h. einen "1"-Logikpegel, gesteuert wird.

Außerdem ist das Paar von I/O-Leitungen IO1i und IO1i des ersten Speicherkernblocks mit dem I/O-Leitungstreiber Di über ein jeweiliges Transmissionsgatter W1ixa und W1ixb verbunden, die leitend geschaltet sind, d. h. eine Übertragung erlauben, wenn ein Blockauswahlsignal BS auf einen hohen Logikpegel gesteuert wird. Das zweite Paar von I/O-Leitungen IO3i und IO3i des zweiten Speicherkernblocks ist mit dem I/O-Leitungstreiber Di über ein jeweiliges Transmissionsgatter W3ixa und W3ixb verbunden, die leitend geschaltet sind, wenn ein invertiertes Blockauswahlsignal BS auf einen hohen Logikpegel gesteuert wird.

Nachfolgend werden exemplarische Lesevorgänge gemäß den in Fig. 8 illustrierten Ausführungsformen der Erfindung erläutert. Wenn der erste Speicherkernblock ausgewählt ist, d. h. das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W1ia und W1ib leitend geschaltet. Dementsprechend können Ausgabedaten vom ersten Speicherkernblock über das erste Paar von I/O-Leitungen IO1i und IO1i zum I/O-Abtastverstärker Si übertragen werden, der durch ein Lesefreigabesignal RE aktiviert wird. Wenn der zweite Speicherkernblock ausgewählt ist, d. h. das invertierte Blockauswertesignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W3ia und W3ib leitend geschaltet. Dementsprechend können Ausgabedaten vom zweiten Speicherkernblock über das zweite Paar von I/O-Leitungen IO3i und IO3i zum I/O-Abtastverstärker Si übertragen werden. Der I/O- Abtastverstärker verstärkt die Ausgabedaten und führt sie einer Pipelineschaltung Pi zu, die eine Ausgabedaten-Schiebeschaltung Pio enthält. Letztere führt die empfangenen Ausgabedaten Dout über einen I/O-Puffer und einen I/O-Anschluss, die nicht gezeigt sind, Quellen außerhalb des Rambus-DRAMs 400 zu.

Exemplarische Schreibvorgänge gemäß den Ausführungsformen der Erfindung, wie sie in Fig. 8 illustriert sind, funktionieren wie folgt. Wenn der ersten Speicherkernblock ausgewählt ist, d. h. das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W1ixa und W1ixb leitend geschaltet. Dementsprechend können Eingabedaten DIN von Quellen außerhalb des Rambus-DRAMs 400 über die Pipelineschaltung Pi empfangen werden, die eine Eingabedaten-Schiebeschaltung Pii enthält. Letztere führt die empfangenen Eingabedaten dem ersten Speicherkernblock über den I/O-Leitungstreiber Di und das erste Paar von I/O-Leitungen IO1i und IO1i zu. Wenn der zweite Speicherkernblock ausgewählt ist, d. h. das invertierte Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, sind die Transmissionsgatter W3ixa und W3ixb leitend geschaltet. Dementsprechend können Eingabedaten DIN von Quellen außerhalb des Rambus-DRAMs 400 über die Eingabedaten- Schiebeschaltung Pii empfangen werden und dem zweiten Speicherkernblock über den I/O-Treiber Di und das zweite Paar von I/O-Leitungen IO3i und IO3i zugeführt werden.

In Fig. 9 sind Verbindungen zwischen den I/O-Abtastverstärkern, den I/O-Leitungstreibern und den Pipelineschaltungen von Fig. 6 detaillierter dargestellt. Erfindungsgemäß können sich der erste und zweite Speicherkernblock den I/O- Abtastverstärker Si unter Verwendung von Schaltmitteln oder Transmissionsgattern teilen. Speziell ist ein erstes Paar von I/O-Leitungen IO1i und IO1i des ersten Speicherkernblocks mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissionsgatter W1ia und W1ib verbunden, die leitend geschaltet sind, d. h. eine Übertragung erlauben, wenn das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird. Ein zweites Paar von I/O-Leitungen IO3i und IO3i des zweiten Speicherkernblocks ist mit dem I/O-Abtastverstärker Si über ein jeweiliges Transmissionsgatter W3ia und W3ib verbunden, die leitend geschaltet sind, wenn ein invertiertes Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird. Der I/O-Leitungstreiber D1i ist mit dem ersten Speicherkernblock verknüpft und mit diesem über das erste Paar von I/O-Leitungen IO1i und IO1i verbunden. Der I/O-Leitungstreiber D3i ist mit dem zweiten Speicherkernblock verknüpft und mit diesem über das zweite Paar von I/O-Leitungen IO3i und IO3i verbunden.

Die Lesevorgänge der durch Fig. 9 illustrierten Ausführungsformen der Erfindung entsprechen denen, wie sie oben zu Fig. 8 erläutert sind. Exemplarische Schreibvorgänge der erfindungsgemäßen Ausführungsformen, wie sie in Fig. 9 illustriert sind, werden nachfolgend erläutert. Wenn der erste Speicherkernblock ausgewählt ist, d. h. das Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, ist der I/O-Leitungstreiber D1i aktiviert. Dementsprechend können Eingabedaten DIN von Quellen außerhalb des Rambus-DRAMs 400 über die Pipelineschaltung Pi empfangen werden, die eine Eingabedaten- Schiebeschaltung Pii enthält. Letztere führt die empfangenen Eingabedaten dem ersten Speicherkernblock über den I/O- Treiber D1i, der auf ein Schreibfreigabesignal WE anspricht, und das erste Paar von I/O-Leitungen IO1i und IO1i zu. Wenn der zweite Speicherkernblock ausgewählt ist, d. h. das invertierte Blockauswahlsignal BS auf hohen Logikpegel gesteuert wird, ist der I/O-Leitungstreiber D3i aktiviert. Dementsprechend können Eingabedaten DIN von Quellen außerhalb des Rambus-DRAMs 400 über die Eingabedaten-Schiebeschaltung Pii empfangen und dem zweiten Speicherkernblock über den I/O- Leitungstreiber D3i, der auf das Schreibfreigabesignal WE anspricht, und das zweite Paar von I/O-Leitungen IO3i und IO3i zugeführt werden.

Aus der vorstehenden Beschreibung vorteilhafter Ausführungsformen wird deutlich, dass die Erfindung eine gemeinsame Nutzung von I/O-Abtastverstärkern und/oder I/O-Leitungstreibern durch mehrere Speicherkernblöcke erlaubt. Dadurch lässt sich die Anzahl von I/O-Abtastverstärkern und/oder I/O-Leitungstreibern in einem Rambus-DRAM erfindungsgemäß verringern, was eine Reduzierung der Chiplänge in der y-Achsenrichtung erlaubt. Zudem können sich zwei Speicherzellenfelder einen Einzelschicht-Iterationsschaltungsblock, z. B. den Block 411b von Fig. 7, in einem Zeilensteuerblock teilen, was die Chiplänge in x-Achsenrichtung verringern kann. Schließlich kann zusätzlicher Platz in Spaltensteuerblöcken für weitere Schmelzsicherungsschaltkreise zwecks Reparieren defekter Spalten bereitgestellt werden, indem Zufalls- oder Auswahl-Schaltkreise, die sich auf Spaltensteuerung beziehen, neu angeordnet werden, nämlich aus Spaltensteuerblöcken heraus in einen Schnittstellenlogikblock.


Anspruch[de]
  1. 1. Integriertes Schaltkreisbauelement mit
    1. - einem ersten und einem zweiten Speicherzellenfeld (401, 403) und
    2. - einem Pipelineblock (406),
    dadurch gekennzeichnet, dass
    1. - der Pipelineblock (406) eine Mehrzahl von Abtastverstärkern (S1, . . ., Sn) beinhaltet, die von dem ersten und zweiten Speicherzellenfeld (401, 403) gemeinsam genutzt werden und mit diesen über eine Mehrzahl von Eingabe/Ausgabe-Leitungen (IO11, . . . , IOin; IO3i, . . ., IO3n) gekoppelt sind.
  2. 2. Integriertes Schaltkreisbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Pipelineblock eine Mehrzahl von Eingabe/Ausgabe-Leitungstreibern (D11, . . ., D1n; D3i,. . . D3n) aufweist, die von dem ersten und zweiten Speicherzellenfeld gemeinsam genutzt werden und mit diesen über die Mehrzahl von Eingabe/Ausgabe-Leitungen gekoppelt sind.
  3. 3. Integriertes Schaltkreisbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass der Pipelineblock eine erste und eine zweite Mehrzahl von Transmissionsgattern (Wii, . . ., Win; W3i, . . ., W3n) aufweist, die jeweils die mehreren Eingabe/Ausgabe-Leitungstreiber mit den mehreren Eingabe/Ausgabe-Leitungen kopppeln.
  4. 4. Integriertes Schaltkreisbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der Pipelineblock eine erste Mehrzahl von Eingabe/Ausgabe-Leitungstreibern, die mit dem ersten Speicherzellenfeld verknüpft und mit diesem über die mehreren Eingabe/Ausgabe-Leitungen gekoppelt sind, und eine zweite Mehrzahl von Eingabe/Ausgabe-Leitungstreibern aufweist, die mit dem zweiten Speicherzellenfeld verknüpft sind und mit diesem über die mehreren Eingabe/Ausgabe- Leitungen gekoppelt sind.
  5. 5. Integriertes Schaltkreisbauelement mit
    1. - einem ersten und einem zweiten Speicherzellenfeld (401, 403) und
    2. - einem Zeilensteuerblock (411),
    dadurch gekennzeichnet, dass
    1. - der Zeilensteuerblock eine Iterationsschaltung (411b) aufweist, die vom ersten und zweiten Speicherzellenfeld (401, 402) gemeinsam genutzt wird und Datenabtastvorgänge unterstützt.
  6. 6. Integriertes Schaltkreisbauelement nach Anspruch 5, weiter gekennzeichnet durch einen ersten und zweiten Spaltensteuerblock (407, 408), die mit dem ersten bzw. zweiten Speicherzellenfeld verknüpft sind.
  7. 7. Integriertes Schaltkreisbauelement nach Anspruch 5 oder 6, weiter dadurch gekennzeichnet, dass der Zeilensteuerblock folgende weitere Elemente enthält:
    1. - einen ersten Zeilendecoder (411a) zum Auswählen einer Zeile im ersten Speicherzellenfeld (401),
    2. - einen zweiten Zeilendecoder (411b) zum Auswählen einer Zeile im zweiten Speicherzellenfeld (402) und
    3. - eine Schmelzsicherungsbox (411c) zum Reparieren defekter Zeilen im ersten und zweiten Speicherzellenfeld.
  8. 8. Integriertes Schaltkreisbauelement mit
    1. - einem ersten und zweiten Speicherzellenfeld, mit denen jeweils ein Zeilendecoder und ein Spaltendecoder verknüpft ist, und
    2. - einem Schnittstellenlogikblock (405), der von den beiden Speicherzellenfeldern gemeinsam genutzt wird,
    dadurch gekennzeichnet, dass
    1. - der Schnittstellenlogikblock einen ersten und zweiten Steuerschaltkreis zum jeweiligen Erzeugen von Steuersignalen für die Steuerung der Zeilendecoder sowie einen ersten und zweiten Spaltensteuerschaltkreis zum Erzeugen jeweiliger Steuersignale zur Steuerung der Spaltendecoder enthält.
  9. 9. Integriertes Schaltkreisbauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass der Schnittstellenlogikblock des weiteren einen ersten und zweiten Zeilenvordecoder zum Vordecodieren einer empfangenen Zeilenadresse und Zuführen der vordecodierten Zeilenadresse zum jeweiligen Zeilendecoder enthält.
  10. 10. Integriertes Schaltkreisbauelement nach Anspruch 8 oder 9, weiter gekennzeichnet durch eine Iterationsschaltung, die vom ersten und zweiten Speicherzellenfeld gemeinsam genutzt wird und Datenabtastvorgänge unterstützt, wobei der Schnittstellenlogikblock eine Abtaststeuerschaltung zur Erzeugung eines Steuersignals für die Steuerung der Iterationsschaltung enthält.
  11. 11. Integriertes Schaltkreisbauelement nach Anspruch 8 oder 9, weiter gekennzeichnet durch eine erste Iterationsschaltung zur Unterstützung von Datenabtastvorgängen des ersten Speicherzellenfeldes und eine zweite Iterationsschaltung zur Unterstützung von Datenabtastvorgängen des zweiten Speicherzellenfeldes, wobei der Schnittstellenlogikblock des weiteren eine erste und zweite Abtaststeuerschaltung zur Erzeugung eines ersten und zweiten Steuersignals für die Steuerung der ersten bzw. der zweiten Iterationsschaltung enthält.
  12. 12. Integriertes Schaltkreisbauelement nach einem der Ansprüche 8 bis 11, weiter dadurch gekennzeichnet, dass der Schnittstellenlogikblock des weiteren einen ersten und zweiten Spaltenvordecoder zum Vordecodieren einer empfangenen Spaltenadresse und zum Zuführen der vordecodierten Spaltenadresse zum jeweiligen Spaltendecoder enthält.
  13. 13. Integriertes Schaltkreisbauelement nach einem der Ansprüche 8 bis 12, weiter gekennzeichnet durch eine Mehrzahl von Abtastverstärkern, die vom ersten und zweiten Speicherzellenfeld gemeinsam genutzt werden und mit diesen jeweils über eine Mehrzahl von Eingabe/Ausgabe-Leitungen gekoppelt sind.
  14. 14. Integriertes Schaltkreisbauelement nach Anspruch 13, weiter dadurch gekennzeichnet, dass der Schnittstellenlogikblock eine Abtastverstärker-Steuerschaltung zur Erzeugung von Steuersignalen für die Steuerung det mehreren Abtastverstärker enthält.
  15. 15. Integriertes Schaltkreisbauelement nach einem der Ansprüche 8 bis 14, weiter gekennzeichnet durch eine Mehrzahl von Eingabe/Ausgabe-Leitungstreibern, die vom ersten und zweiten Speicherzellenfeld gemeinsam genutzt werden und mit diesen jeweils über eine Mehrzahl von Eingabe/Ausgabe- Leitungen gekoppelt sind.
  16. 16. Integriertes Schaltkreisbauelement nach Anspruch 15, weiter dadurch gekennzeichnet, dass der Schnittstellenlogikblock eine Eingabe/Ausgabe-Leitungstreibersteuerschaltung zur Erzeugung von Steuersignalen für die Steuerung der mehreren Eingabe/Ausgabe-Leitungstreiber enthält.
  17. 17. Integriertes Schaltkreisbauelement nach einem der Ansprüche 8 bis 14, weiter gekennzeichnet durch eine erste Mehrzahl von Eingabe/Ausgabe-Leitungstreibern, die mit dem ersten Speicherzellenfeld verknüpft und mit diesem über eine Mehrzahl von Eingabe/Ausgabe-Leitungen gekoppelt sind, und eine zweite Mehrzahl von Eingabe/Ausgabe-Leitungstreibern, die mit dem zweiten Speicherzellenfeld verknüpft und mit diesem über die Mehrzahl von Eingabe/Ausgabe-Leitungen gekoppelt sind.
  18. 18. Integriertes Schaltkreisbauelement nach Anspruch 17, weiter dadurch gekennzeichnet, dass der Schnittstellenlogikblock eine erste und zweite Eingabe/Ausgabe-Leitungstreibersteuerschaltung zur Erzeugung von Steuersignalen für die Steuerung der ersten bzw. der zweiten Mehrzahl von Eingabe/Ausgabe-Leitungstreibern enthält.
  19. 19. Integriertes Schaltkreisbauelement mit
    1. - einem ersten und zweiten Speicherkernblock, von denen jeder Speicherzellenfelder und Steuerschaltkreise zur Steuerung der Speicherzellenfelder aufweist,
    2. - einem zwischen dem ersten und zweiten Speicherkernblock angeordneten Pipelineblock, der Pipelineschaltkreise zum Senden von Daten zu und Empfangen von Daten von dem ersten oder zweiten Speicherkernblock über erste oder zweite Eingabe/Ausgabe-Leitungen enthält, und
    3. - einem zwischen dem ersten und zweiten Speicherkernblock angeordneten Schnittstellenlogikblock, der in Paketen von außen eingegebene Befehle empfängt, die empfangenen Befehle interpretiert und Signale zur Steuerung des ersten und zweiten Speicherkernblocks erzeugt,
    dadurch gekennzeichnet, dass
    1. - Eingabe- und Ausgabeleitungs-Abtastverstärker sowie Eingabe- und Ausgabeleitungstreiber vom ersten und zweiten Speicherkernblock gemeinsam genutzt werden und im Pipelineblock angeordnet sind, wobei die Eingabe- und Ausgabeleitungs- Abtastempfänger während eines Lesevorgangs vom ersten oder zweiten Speicherkernblock über die ersten oder zweiten Eingabe- und Ausgabeleitungen übertragene Ausgabedaten abtasten und verstärken und die abgetasteten und verstärkten Ausgabedaten den Pipelineschaltkreisen zuführen und die Eingabe- und Ausgabeleitungstreiber während eines Schreibvorgangs über die Pipelineschaltkreise eingegebene Eingabedaten empfangen und die empfangenen Eingabedaten den ersten oder zweiten Eingabe- und Ausgabeleitungen zuführen.
  20. 20. Integriertes Schaltkreisbauelement mit
    1. - einem ersten und zweiten Speicherkernblock, von denen jeder Speicherzellenfelder und Steuerschaltkreise zur Steuerung der Speicherzellenfelder aufweist,
    2. - einem zwischen dem ersten und zweiten Speicherkernblock angeordneten Pipelineblock, der Pipelineschaltkreise zum Senden von Daten zu und Empfangen von Daten von dem ersten oder zweiten Speicherkernblock über erste oder zweite Eingabe/Ausgabe-Leitungen enthält, und
    3. - einem zwischen dem ersten und zweiten Speicherkernblock angeordneten Schnittstellenlogikblock, der in Paketen von außen eingegebene Befehle empfängt, die empfangenen Befehle interpretiert und Signale zur Steuerung des ersten und zweiten Speicherkernblocks erzeugt,
    dadurch gekennzeichnet, dass
    1. - Eingabe- und Ausgabeleitungs-Abtastverstärker, die während eines Lesevorgangs über die ersten oder zweiten Eingabe- und Ausgabeleitungen vom ersten oder zweiten Speicherkernblock übertragene Ausgabedaten abtasten und verstärken und die abgetasteten und verstärkten Ausgabedaten an die Pipelineschaltkreise abgeben, vom ersten und zweiten Speicherkernblock gemeinsam genutzt werden und Eingabe- und Ausgabeleitungstreiber, die während eines Schreibvorgangs über die Pipelineschaltkreise eingegebene Eingabedaten empfangen und die empfangenen Eingabedaten an die ersten oder zweiten Eingabe- und Ausgabeleitungen abgeben, separat im ersten und zweiten Speicherkernblock enthalten sind, wobei die Eingabe- und Ausgabeleitungs-Abtastempfänger und die Eingabe- und Ausgabeleitungstreiber im Pipelineblock angeordnet sind.
  21. 21. Integriertes Schaltkreisbauelement nach Anspruch 19 oder 20, weiter dadurch gekennzeichnet, dass im Schnittstellenlogikblock Auswahl-Schaltkreise zur Steuerung von Zeilendecodern und Spaltendecodern des ersten und zweiten Speicherkernblocks angeordnet sind.
  22. 22. Integriertes Schaltkreisbauelement nach einem der Ansprüche 19 bis 21, weiter dadurch gekennzeichnet, dass die Pipelineschaltkreise die seriell eingegebenen Eingabedaten empfangen und die empfangenen Eingabedaten parallel über die ersten oder zweiten Eingabe- und Ausgabeleitungen an den ersten oder zweiten Speicherkernblock übertragen.
  23. 23. Integriertes Schaltkreisbauelement nach einem der Ansprüche 19 bis 22, weiter dadurch gekennzeichnet, dass die Pipelineschaltkreise die parallel vom ersten oder zweiten Speicherkernblock über die ersten oder zweiten Eingabe- und Ausgabeleitungen übertragenen Ausgabedaten empfangen und die empfangenen Ausgabedaten seriell abgeben.






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