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Dokumentenidentifikation DE10043926A1 26.04.2001
Titel Nichtflüchtiger ferroelektrischer Speicher mit Zeilenredundanzschaltung und Verfahren zum Auslassen einer ausgefallenen Adresse desselben
Anmelder Hyundai Electronics Industries Co., Ltd., Ichon, Kyoungki, KR
Erfinder Kang, Hee Bok, Daejeon, KR
Vertreter TER MEER STEINMEISTER & Partner GbR Patentanwälte, 81679 München
DE-Anmeldedatum 06.09.2000
DE-Aktenzeichen 10043926
Offenlegungstag 26.04.2001
Veröffentlichungstag im Patentblatt 26.04.2001
IPC-Hauptklasse G11C 11/22
Zusammenfassung Es werden ein nichtflüchtiger ferroelektrischer Speicher mit Zeilenredundanzschaltung und ein Verfahren zum Auslassen einer ausgefallenen Adresse desselben angegeben, die zum effizienten Auslassen einer in einem Hauptzellenbereich ausgefallenen Zeilenadresse und für effizientes Layout einer Abhilfeschaltung geeignet sind.
Ein solcher Speicher ist mit Folgendem versehen:
- einem Hauptzellenbereich mit einem ersten und einem zweiten Zellenarrayabschnitt (31, 34) mit einer Anzahl von Zellenarrays sowie einem ersten und einem zweiten lokalen Wortleitungstreiber (32, 33), die zwischen dem ersten und zweiten Zellenarrayabschnitt angeordnet sind, um ein Signal zum Ansteuern einer der Zellen des ersten und zweiten Zellenarrayabschnitts anzugeben;
- einem Hauptwortleitungstreiber (50) zum Ausgeben eines Steuersignals zum Aktivieren des ersten oder zweiten lokalen Wortleitungstreibers (52, 53) für den Hauptzellenbereich;
- einem Redundanzzellenbereich aus einem ersten und einem zweiten Redundanzzellenarrayabschnitt zum Abhelfen von Fehlern, wie sie erzeugt werden, wenn eine Zeilenadresse im Hauptzellenbereich ausgewählt wird, und mit einem ersten und einem zweiten lokalen Redundanzwortleitungstreiber;
- einer Zeilenredundanz-Treiberschaltung (56) zum Ausgeben eines Inaktivsignals an den Hauptwortleitungstreiber, wenn beim Auswählen einer Zeilenadresse für den Hauptzellenbereich Fehler entstehen, und zum Ausgeben eines Steuersignals an den ersten und zweiten lokalen ...

Beschreibung[de]

Die Erfindung betrifft einen Halbleiterspeicher, spezieller einen nichtflüchtigen ferroelektrischen Speicher mit Zeilenredundanzschaltung sowie ein Verfahren zum Auslassen einer ausgefallenen Adresse desselben, wie zum Auslassen einer Zeilenadresse geeignet, die in einem Hauptzellenbereich ausgefallen ist.

Im Allgemeinen verfügen nichtflüchtige ferroelektrische Speicher, d. h. FRAMs (ferroelectric random adcess memory = ferroelektrischer Direktzugriffsspeicher) über eine Datenverarbeitungsgeschwindigkeit, die derjenigen von DRAMs (dynamic random access memory = dynamischer Direktzugriffsspeicher) entspricht, und sie halten Daten selbst bei abgeschalteter Spannung aufrecht. Aus diesem Grund haben nichtflüchtige ferroelektrische Speicher als Speicher der nächsten Generation viel Aufmerksamkeit auf sich gezogen.

FRAMs und DRAMs sind Speicher mit beinahe gleicher Struktur, und sie verfügen über einen ferroelektrischen Kondensator mit hoher Restpolarisation. Derartige Restpolarisation erlaubt es, dass Daten auch dann nicht gelöscht werden, wenn ein elektrisches Feld weggenommen wird.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelektrikums. Wie es dort dargestellt ist, wird ein Datenwert selbst dann, wenn die durch ein elektrisches Feld induzierte Polarisation bei Wegnahme des elektrischen Felds verringert wird, wegen des Vorliegens von Restpolarisation (oder spontaner Polarisation) in gewissem Umfang (Zustände d und a) ohne Löschung aufrecht erhalten.

Eine Zelle eines nichtflüchtigen ferroelektrischen Speichers wird dadurch als Speichereinrichtung verwendet, dass dafür gesorgt wird, dass den Zuständen d und a logische Werte 1 bzw. 0 entsprechen.

Wenn nachfolgend der Kürze halber von einem Speicher die Rede ist, ist hierunter immer ein nichtflüchtiger ferroelektrischer Speicher zu verstehen, solange nichts anderes ausdrücklich angegeben ist.

Nun wird ein bekannter Speicher unter Bezugnahme auf die Fig. 1 bis 6 beschrieben.

Fig. 2 zeigt hierzu die Einheitszelle des bekannten Speichers. Wie es dort dargestellt ist, verfügt der bekannte Speicher über Folgendes: eine in einer Richtung ausgebildete Bitleitung B/L; eine die Bitleitung schneidende Wortleitung W/L; eine Plattenleitung P/L, die von der Wortleitung beabstandet in derselben Richtung wie diese verläuft; einen Transistor T1, dessen Gate mit der Wortleitung und dessen Source mit der Bitleitung verbunden ist; und einen ferroelektrischen Kondensator FC1, dessen einer Anschluss mit dem Drain des Transistors T1 und dessen anderer Anschluss mit der Plattenleitung P/L verbunden ist.

Nachfolgend wird ein Daten-Eingabe/Ausgabe-Vorgang beim bekannten Speicher anhand der Fig. 3a und 3b beschrieben, die zeitbezogene Diagramme zum Veranschaulichen des Betriebs des Speichers im Schreib- bzw. Lesemodus sind.

Im Schreibmodus wird ein von außen zugeführtes Chipfreigabesignal CSBpad vom hohen auf den niedrigen Zustand aktiviert. Gleichzeitig startet der Schreibmodus, wenn ein Schreibfreigabesignal WEBpad vom hohen auf den niedrigen Zustand überführt wird.

Anschließend wird, wenn ein Adressendecodiervorgang im Schreibmodus startet, ein an eine entsprechende Wortleitung angelegter Impuls vom niedrigen in den hohen Zustand überführt, wodurch eine Zelle ausgewählt wird.

An eine entsprechende Plattenleitung werden ein hohes Signal in einer bestimmten Periode und ein niedriges Signal in einer bestimmten Periode sequenziell innerhalb einer Periode angelegt, in der die Wortleitung auf dem hohen Zustand gehalten wird.

Um den logischen Wert 1 oder 0 in die ausgewählte Zelle einzuschreiben, wird ein mit dem Schreibfreigabesignal WEBpad synchronisiertes hohes oder niedriges Signal an eine entsprechende Bitleitung angelegt. Anders gesagt, wird ein hohes Signal an die Bitleitung angelegt, und in den ferroelektrischen Kondensator wird der logische Wert eingeschrieben, wenn das Signal, das an die Plattenleitung angelegt wird, innerhalb einer Periode niedrig ist, in der das an die Wortleitung angelegte Signal hoch ist. Dagegen wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben, wenn ein niedriges Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal hoch ist.

Nun wird ein Lesevorgang für den durch den obigen Vorgang im Schreibmodus in eine Zelle eingespeicherten Datenwert beschrieben.

Wenn ein von außen zugeführtes Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert wird, erhalten alle Bitleitungen dasselbe niedrige, einem Ausgleichssignal entsprechende Potenzial, bevor eine entsprechende Wortleitung ausgewählt wird.

Dann wird die entsprechende Bitleitung inaktiv, und eine Adresse wird decodiert. In der entsprechenden Wortleitung wird mittels der decodierten Adresse das niedrige Signal in ein hohes überführt, wodurch die entsprechende Zelle ausgewählt wird.

An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, um den dem logischen Wert 1 entsprechenden Datenwert zu zerstören, der im ferroelektrischen Speicher gespeichert ist. Wenn dagegen der logische Wert 0 im ferroelektrischen Speicher gespeichert ist, wird der entsprechende Datenwert nicht zerstört.

Der zerstörte Datenwert und der nicht zerstörte Datenwert werden aufgrund des oben genannten Prinzips der Hystereseschleife als verschiedene Werte ausgegeben, so dass ein Leseverstärker den logischen Wert 1 oder 0 erfasst.

Anders gesagt, wird, wenn der Datenwert zerstört wird, der Zustand d in den Zustand f der in Fig. 1 dargestellten Hystereseschleife überführt. Wenn der Datenwert nicht zerstört wird, wird der Zustand a in den Zustand f überführt. So wird, wenn der Leseverstärker nach dem Verstreichen einer bestimmten Zeit aktiviert wird, der logische Wert 1 ausgegeben, wenn der Datenwert zerstört wird, während der logische Wert 0 ausgegeben wird, wenn der Datenwert nicht zerstört wird.

Wie oben angegeben, wird, nachdem der Leseverstärker den Datenwert ausgegeben hat, die Plattenleitung vom hohen in den niedrigen Zustand deaktiviert, während ein hohes Signal an die entsprechende Wortleitung angelegt wird, um den Datenwert wieder auf den ursprünglichen Datenwert zu bringen.

Nun wird die Ansteuerschaltung bei diesem bekannten Speicher unter Bezugnahme auf die Fig. 4 bis 6 im Einzelnen beschrieben.

Fig. 4 ist ein Blockdiagramm des bekannten Speichers, Fig. 5 ist eine schematische Ansicht einer Einheitszelle desselben und Fig. 6 ist eine detaillierte Teilansicht zu Fig. 5.

Wie es in den Fig. 5 und 6 dargestellt ist, verfügt die Einheitszelle des bekannten Speichers über einen Hauptwortleitungstreiber 1, ein erstes Zellenarray 2, das auf einer Seite desselben ausgebildet ist; einen ersten lokalen Wortleitungstreiber 3, der auf einer Seite des ersten Zellenarrays 2 ausgebildet ist; einen zweiten lokalen Wortleitungstreiber 4, der auf einer Seite des ersten lokalen Wortleitungstreibers 3 ausgebildet ist; ein zweites Zellenarray 5, das auf einer Seite des zweiten lokalen Wortleitungstreibers 4ausgebildet ist, einen ersten lokalen X-Decodierer 6, der im oberen Teil des ersten lokalen Wortleitungstreibers 3 ausgebildet ist; und einen zweiten lokalen X-Decodierer 7, der im oberen Teil des zweiten lokalen Wortleitungstreibers 4 ausgebildet ist.

Das Ausgangssignal des Hauptwortleitungstreibers 1 und das Ausgangssignal des ersten lokalen X-Decodierers 6 werden an den ersten lokalen Wortleitungstreiber 3 gegeben, um eine Wortleitung im ersten Zellenarray 2 auszuwählen. Das Ausgangssignal des Hauptwortleitungstreibers 1 und das Ausgangssignal des zweiten lokalen X-Decodierers 7 werden an den zweiten lokalen Wortleitungstreiber 4 gegeben, damit eine Wortleitung im zweiten Zellenarray 5 ausgewählt wird.

Bei diesem bekannten Speicher wird das Ausgangssignal des Hauptwortleitungstreibers 1 gemeinsam an den ersten und zweiten Wortleitungstreiber 3 und 4 gegeben. Demgemäß werden die Zellenarrays durch die Ausgangssignale des ersten und zweiten lokalen X-Decodierers 6 und 7 ausgewählt, so dass eine entsprechende Wortleitung des ausgewählten Zellenarrays angesteuert wird.

Fig. 6 ist eine detaillierte Teilansicht zu Fig. 5, gemäß der die Zellenarrays durch die Ausgangssignale des ersten und zweiten X-Decodierers 6 und 7 ausgewählt werden.

Wie es in Fig. 6 dargestellt ist, ist die mit dem Hauptwortleitungstreiber 1 verbundene Hauptwortleitung über den ersten und zweiten lokalen Wortleitungstreiber 3 und 4 und das erste und zweite Zellenarray 2 und 5 hinweg ausgebildet.

Der erste lokale Wortleitungstreiber 3 verfügt über ein Logikgatter 8a, das eine logische UND-Verknüpfung des Ausgangssignals des Hauptwortleitungstreibers 1 und des Ausgangssignals des ersten lokalen X-Decodierers 6 ausführt und den sich ergebenden Wert invertiert. Der zweite lokale Wortleitungstreiber 4 verfügt über ein logisches Gatter 8b, das eine logische UND-Verknüpfung des Ausgangssignals des Hauptwortleitungstreibers 1 und des Ausgangssignals des zweiten lokalen X-Decodierers 7 ausführt und den sich ergebenden Wert invertiert.

Das logische Gatter 8a ist ein NAND-Gatter, dessen Ausgangssignal durch die Ausgangssignale des ersten und zweiten lokalen X-Decodierers 6 und 7 unabhängig vom Signal, das vom Hauptwortleitungstreiber 1 angelegt wird, bestimmt ist.

Wenn beispielsweise angenommen wird, dass ein hohes Signal an den Hauptwortleitungstreiber 1 angelegt wird, ist das Ausgangssignal des ersten lokalen X-Decodierers 6 niedrig, und das Ausgangssignal des zweiten lokalen X-Decodierers 7 ist hoch. In diesem Fall wird das erste Zellenarray 2 ausgewählt. Wenn dagegen das Ausgangssignal des ersten lokalen X-Decodierers 6 hoch ist und das Ausgangssignal des zweiten lokalen X-Decodierers 7 niedrig ist, wird das zweite Zellenarray 5 ausgewählt.

Wie oben angegeben, wird das Zellenarray durch die Ausgangssignale des ersten und zweiten lokalen X-Decodierers 6 und 7 ausgewählt.

Ferner sind beim bekannten Speicher, wie es in Fig. 4 dargestellt ist, eine Anzahl erster und zweiter lokaler Wortleitungstreiber 3 und 4, eine Anzahl erster und zweiter Zellenarrays 2 und 5 sowie eine Anzahl erster und zweiter lokaler X-Decodierer 6 und 7 angeordnet.

Bei diesem bekannten Speicher werden, wenn eine Zeilenadresse ausfällt, der Hauptwortleitungstreiber 1, der erste lokale X-Decodierer 6 und der zweite lokale X-Decodierer 7 angesteuert, um die ausgefallene Adresse auszulassen.

Jedoch bestehen bei diesem bekannten Speicher mehrere Probleme. Erstens ist es, wenn eine Zeilenadresse ausfällt, erforderlich, den Hauptwortleitungstreiber sowie den ersten und zweiten lokalen X-Decodierer gleichzeitig zu betreiben, um die ausgefallene Adresse auszulassen, was für niedrigen Abhilfewirkungsgrad sorgt. Außerdem benötigt der Speicher eine große Fläche, da lokale X-Decodierer erforderlich sind, die dem ersten und zweiten lokalen Wortleitungstreiber entsprechen.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüchtigen ferroelektrischen Speicher mit Zeilenredundanzschaltung sowie ein Verfahren zum Auslassen einer ausgefallenen Adresse desselben zu schaffen, die ein wirkungsvolles Auslassen einer in einem Hauptzellenbereich ausgefallenen Zeilenadresse und ein effizientes Layout einer Abhilfeschaltung ermöglichen.

Diese Aufgabe ist durch die Vorrichtung gemäß Anspruch 1 und das Verfahren gemäß Anspruch 22 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Ausüben der Erfindung. Die Aufgaben und andere Vorteile der Erfindung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelektrikums;

Fig. 2 ist eine schematische Ansicht einer Einheitszelle eines bekannten Speichers;

Fig. 3a und 3b sind zeitbezogene Diagramme zum Veranschaulichen des Betriebs des Speichers im Schreib- bzw. Lesemodus;

Fig. 4 ist ein Blockdiagramm des bekannten Speichers;

Fig. 5 ist eine schematische Darstellung des bekannten Speichers;

Fig. 6 ist eine detaillierte Teilansicht zu Fig. 5;

Fig. 7 ist eine schematische Darstellung einer Einheitszelle eines Speichers gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 8 ist ein Schaltbild des Speichers des Ausführungsbeispiels der Erfindung;

Fig. 9 ist ein zeitbezogenes Diagramm betreffend den Betrieb der Schaltung in Fig. 8;

Fig. 10 ist ein Blockdiagramm des Speichers des Ausführungsbeispiels;

Fig. 11 ist eine schematische Ansicht einer Einheitszelle in Fig. 10;

Fig. 12 ist ein Schaltbild eines ersten und zweiten lokalen Wortleitungstreibers in Fig. 11;

Fig. 13 ist ein Blockdiagramm, das einen Speicher mit Zeilenredundanzschaltung gemäß dem Ausführungsbeispiel der Erfindung zeigt;

Fig. 14 ist ein Blockdiagramm, das eine Einheitszelle des Speichers mit Zeilenredundanzschaltung gemäß dem Ausführungsbeispiel der Erfindung zeigt;

Fig. 15 ist eine detaillierte Ansicht einer Zeilenredundanz- Treiberschaltung in Fig. 14;

Fig. 16 ist eine detaillierte Ansicht eines Ausfalladressencodierers in Fig. 15;

Fig. 17 ist ein detailliertes Schaltbild zu Fig. 16;

Fig. 18 ist ein detailliertes Schaltbild, das einen Redundanzadressendetektor, einen Aktivsignalgenerator und einen Inaktivsignalgenerator in Fig. 15 zeigt; und

Fig. 19 veranschaulicht einen Algorithmus betreffend ein Verfahren zum Auslassen einer ausgefallenen Adresse in einem Speicher mit Zeilenredundanzschaltung gemäß einem Ausführungsbeispiel.

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen veranschaulicht sind.

Wie es in der schematischen Ansicht der Fig. 7 zu einer Einheitszelle eines Speichers gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist, verfügt diese Einheitszelle über eine erste und eine zweite Teilwortleitung SWL1 und SWL2, die mit einem bestimmten Intervall in Zeilenrichtung ausgebildet sind; eine erste und eine zweite Bitleitung B/L1 und B/L2, die die erste und zweite Teilwortleitung SWL1 und SWL2 schneidend ausgebildet sind; einen ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung SWL1 verbunden ist und dessen Drain mit der ersten Bitleitung B/L1 verbunden ist, einen ersten ferroelektrischen Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschaltet ist; einen zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitleitung B/L2 verbunden ist; und einen zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.

Eine Anzahl von Einheitszellen bildet ein Zellenarray eines Speichers, wie es in Fig. 8 dargestellt ist.

Hinsichtlich der Datenspeicherung verfügt die Einheitszelle über 1T/1C-Struktur mit einem Paar Teilwortleitungen, einer Bitleitung, einem Transistor (1T) und einem ferroelektrischen Kondensator (1C). Hinsichtlich der Datenstruktur verfügt die Einheitszelle über 2T/2C-Struktur, mit einem Paar Teilwortleitungen, zwei Bitleitungen, zwei Transistoren (2T) und zwei ferroelektrischen Kondensatoren (2C).

Nun wird dieser Speicher anhand des Schaltbilds der Fig. 8 erläutert.

Wie es in Fig. 8 dargestellt ist, ist eine Anzahl von Teilwortleitungspaaren mit jeweils einer ersten und einer zweiten Teilwortleitung SWL1 und SWL2 in Zeilenrichtung ausgebildet. Eine Anzahl von Bitleitungen B/L1 und B/L2 mit jeweils zwei benachbarten Bitleitungen als Paar, sind so ausgebildet, dass sie die Teilwortleitungspaare schneiden. Zwischen zwei benachbarten Bitleitungen, die ein Paar bilden, sind Leseverstärker SA ausgebildet, die über die Bitleitungen übertragene Daten erfassen und die erfassten Daten an eine Datenleitung DL oder eine inverse Datenleitung /DL übertragen. Dabei sind ferner ein Leseverstärker-Aktivierungsabschnitt und ein Auswähltransistor vorhanden. Der Leseverstärker-Aktivierungsabschnitt gibt ein Leseverstärker- Aktivierungssignal SEN zum Aktivieren der Leseverstärker SA aus, und der Auswähltransistor gibt ein Auswählschaltsignal CS zum selektiven Schalten von Bitleitungen und Datenleitungen aus.

Nun wird die Funktion dieses Speichers unter Bezugnahme auf das in Fig. 9 dargestellte Zeitdiagramm erläutert.

Eine Periode T0 in Fig. 9 ist eine solche vor dem Aktivieren der ersten und zweiten Teilwortleitung SWL1 und SWL2 auf hoch (H). In dieser Periode T0 werden alle Bitleitungen auf den Schwellenspannungspegel eines NMOS-Transistors vorab aufgeladen.

Eine Periode T1 bezeichnet eine Periode, in der die erste und zweite Teilwortleitung SWL1 und SWL2 beide auf H sind. In dieser Periode T1 wird ein Datenwert im ferroelektrischen Kondensator in einer Hauptzelle an die Hauptbitleitung übertragen, wodurch sich der Bitleitungspegel ändert.

Dabei wird im Fall eines ferroelektrischen Kondensators, der den logischen Wert hoch speichert, die Polarität des Ferroelektrikums zerstört, da elektrische Felder mit entgegengesetzten Polaritäten an die Bitleitung und die Teilwortleitung angelegt werden, so dass ein großer Strom fließt, der in der Bitleitung eine hohe Spannung induziert. Dagegen wird im Fall eines ferroelektrischen Kondensators, der den logischen Wert niedrig speichert, die Polarität des Ferroelektrikums nicht zerstört, da elektrische Felder derselben Polarität an die Bitleitung und die Teilwortleitung angelegt werden, so dass wenig Strom fließt, der in der Bitleitung eine niedrige Spannung induziert.

Wenn der Zellendatenwert ausreichend in die Bitleitung geladen ist, wird das Leseverstärker-Aktivierungssignal SEN auf hoch überführt, um den Leseverstärker zu aktivieren. Im Ergebnis wird der Bitleitungspegel verstärkt.

Der logische Datenwert H in einer Zelle mit zerstörter Polarität kann nicht wiederhergestellt werden, während sich die erste und zweite Teilwortleitung SWL1 und SWL2 im hohen Zustand befinden. Jedoch kann der Datenwert in Perioden T2 und T3 wiederhergestellt werden.

In der Periode T2 wird anschließend die erste Teilwortleitung SWL1 auf niedrig überführt, die zweite Teilwortleitung SWL2 wird auf dem hohen Pegel gehalten und der zweite Transistor T2 wird eingeschaltet. Dabei wird, wenn die entsprechende Bitleitung hoch ist, ein hoher Datenwert an eine Elektrode des zweiten ferroelektrischen Kondensators FC2 übertragen, wodurch der logische Wert 1 wiederhergestellt wird.

In der Periode T3 wird die erste Teilwortleitung SWL1 auf hoch überführt, die zweite Teilwortleitung SWL2 wird auf niedrig überführt und der erste Transistor T1 wird eingeschaltet. Dabei wird, wenn die entsprechende Bitleitung hoch liegt, ein hoher Datenwert an eine Elektrode des ersten ferroelektrischen Kondensators FC1 übertragen, wodurch der logische Wert 1 wiederhergestellt wird.

Nun wird dieser Speicher anhand des Blockdiagramms der Fig. 10 und der schematischen Ansicht der Fig. 11 zu einer Einheitszelle in Fig. 10 detaillierter beschrieben.

Wie es in Fig. 11 dargestellt ist, verfügt die Einheitszelle dieses Speichers über einen Hauptwortleitungstreiber 30; ein erstes Zellenarray 31 mit einer Anzahl von Zellenarrays, das auf einer Seite des Hauptwortleitungstreibers 30 ausgebildet ist; einen ersten lokalen Wortleitungstreiber 32 mit einer Anzahl lokaler Wortleitungstreiber, der auf einer Seite des ersten Zellenarrays 31 ausgebildet ist; einen zweiten lokalen Wortleitungstreiber 33 mit einer Anzahl lokaler Wortleitungstreiber, der auf einer Seite des ersten lokalen Wortleitungstreibers 32 ausgebildet ist; ein zweites Zellenarray 34 mit einer Anzahl von Zellenarrays, das auf einer Seite des zweiten lokalen Wortleitungstreibers 33 ausgebildet ist; und einen ersten lokalen X-Decodierer 35, der im oberen Teil (oder unteren Teil) des ersten und zweiten lokalen Wortleitungstreibers 32 und 33 ausgebildet ist.

Der Hauptwortleitungstreiber 30 gibt ein erstes und zweites Steuersignal zum Aktivieren des ersten oder zweiten lokalen Wortleitungstreibers 32 oder 33 sowie ein drittes und viertes Steuersignal zum Deaktivieren des anderen aus.

Das erste und zweite Steuersignal zur Aktivierung können entweder R1 und R2 oder L1 und L2 sein. Anders gesagt, werden L1 und L2 das dritte und vierte Steuersignal, wenn R1 und R2 das erste und zweite Steuersignal sind. Dagegen werden R1 und R2, das dritte und vierte Steuersignal, wenn L1 und L2 das erste und zweite Steuersignal sind.

Dabei wird der zweite lokale Wortleitungstreiber 33 aktiv, wenn das erste und zweite Steuersignal R1 und R2 sind. Wenn das erste und zweite Steuersignal L1 und L2 sind, wird der erste lokale Wortleitungstreiber 32 aktiv. Das erste und zweite Steuersignal weisen einander entgegengesetzte Phasen auf.

Das erste und zweite Zellenarray 31 und 34 beinhalten eine Anzahl von Zellenarrays mit einer Anzahl von Einheitszellen, wobei jede Einheitszelle über zwei Transistoren T1 und T2 sowie zwei ferroelektrische Kondensatoren FC1 und FC2 verfügt, wie es in Fig. 7 dargestellt ist.

Der lokale X-Decodierer 35 gibt Steuersignale G1, . . ., Gn entsprechend Teilwortleitungen, die die jeweiligen Zellenarrays bilden, aus, wobei die ausgegebenen Steuersignale gemeinsam in den ersten und zweiten lokalen Wortleitungstreiber 32 und 33 eingegeben werden.

Der Hauptwortleitungstreiber 30 gibt ein Steuersignal zum Auswählen des ersten oder zweiten lokalen Wortleitungstreibers 32 oder 33 aus.

Der durch das Steuersignal ausgewählte lokale Wortleitungstreiber wird aktiv, um das vom lokalen X-Decodierer 35 ausgegebene aktive Signal an gewünschte Teilwortleitungspaare zu übertragen.

Wie es in Fig. 10 dargestellt ist, beinhaltet ein Hauptwortleitungstreiber 30 eine Anzahl von Sätzen, von denen jeder aus dem ersten und zweiten Zellenarray 31 und 34, dem ersten und zweiten lokalen Wortleitungstreiber 32 und 33 sowie dem lokalen X-Decodierer 35 besteht.

Indessen ist Fig. 12 ein Schaltbild, das den ersten und zweiten lokalen Wortleitungstreiber 32 und 33 in Fig. 11 zeigt.

Für den Fall, dass L1 und L2 aktiv sind, beinhaltet, wie es in Fig. 12 dargestellt ist, die Schaltungseinheit des ersten lokalen Wortleitungstreibers 32 erste Schaltelemente 10_1 und 10_2 zum Schalten des vom ersten Hauptwortleitungstreiber 30 ausgegebenen ersten Steuersignals L1; zweite Schaltelemente 11_1 und 11_2, die durch das über die ersten Schaltelemente übertragene erste Steuersignal L1 gesteuert werden, um Ausgangssignale G1 und G2 des lokalen X-Decodierers 35 zu schalten; und dritte Schaltelemente 12_1 und 12_2, die durch das zweite Steuersignal L2 auf solche Weise gesteuert werden, dass die über die zweite Schaltelemente übertragenen Ausgangssignale G1 und G2 des lokalen X-Decodierers 35 an eine erste Teilwortleitung SWL1_L1 bzw. eine zweite Teilwortleitung SWL2_L1 gelegt werden können.

Das erste, zweite und dritte Schaltelement sind alle NMOS- Transistoren.

Das erste und zweite Steuersignal L1 und L2, die vom Hauptwortleitungstreiber 30 ausgegebene Aktivsignale für einen lokalen Wortleitungstreiber sind, weisen einander entgegengesetzte Phasen auf.

Für den Fall, dass R1 und R2 aktiv sind, beinhaltet, wie es in Fig. 12 dargestellt ist, die Schaltungseinheit des zweiten lokalen Wortleitungstreibers 33 erste Schaltelemente 10_1 und 10_2 zum Schalten des vom Hauptwortleitungstreiber ausgegebenen ersten Steuersignals R1 zum Aktivieren des lokalen Wortleitungstreibers; zweite Schaltelemente 11_1 und 11_2, die vom über die ersten Schaltelemente übertragenen ersten Steuersignal R1 gesteuert werden, um Ausgangssignale G1 und G2 des lokalen X-Decodierers 35 zu schalten; und dritte Schaltelemente 12_1 und 12_2, die vom zweiten Steuersignal R2 auf solche Weise gesteuert werden, dass die über die zweiten Schaltelemente übertragenen Ausgangssignale G1 und G2 des lokalen X-Decodierers 35 an eine erste Teilwortleitung SWL1_R1 bzw. eine zweite Teilwortleitung SWL2_R1 angelegt werden können.

Das erste, zweite und dritte Schaltelement sind alle NMOS- Transistoren.

Im ersten und zweiten lokalen Wortleitungstreiber 32 und 33 ist jeweils eine Anzahl von Schaltungen mit der in Fig. 12 dargestellten Schaltungseinheit ausgebildet.

Nachfolgend wird die Funktion des in Fig. 12 dargestellten ersten lokalen Wortleitungstreibers 32 erläutert.

Wenn dieser erste lokale Wortleitungstreiber aktiv ist, wird das erste Steuersignal L1 hoch, während das zweite Steuersignal L2 niedrig wird.

Wenn der erste lokale Wortleitungstreiber inaktiv ist, wird das erste Steuersignal L1 niedrig, während das zweite Steuersignal L2 hoch wird.

Wenn der erste lokale Wortleitungstreiber aktiv ist, wird die erste Teilwortleitung SWL1_L1 auf hohem Pegel aktiv, wenn das Signal L2 im Zustand niedrig ist, in dem das Signal G1 hoch ist und das Signal L1 ebenfalls hoch ist.

Die erste Teilwortleitung SWL1_L1 wird auf zwei Arten auf den niedrigen Pegel deaktiviert. Die eine Art besteht darin, dass die erste Teilwortleitung auf niedrigem Pegel inaktiv wird, wenn das Signal G1 im Zustand niedrig ist, in dem das erste Steuersignal L1 hoch ist und das zweite Steuersignal L2 niedrig ist. Die andere Art besteht darin, dass die erste Teilwortleitung unabhängig vom Signal G1 auf niedrigem Pegel inaktiv wird, wenn das erste Steuersignal L1 niedrig ist und das zweite Steuersignal L2 hoch ist.

Indessen wird die zweite Teilwortleitung SWL2_L1 auf hohem Pegel aktiv, wenn das zweite Steuersignal L2 im Zustand niedrig ist, in dem das Signal G2 hoch ist und das erste Steuersignal L1 ebenfalls hoch ist.

Ferner wird die zweite Teilwortleitung auf zwei Arten auf niedrigem Pegel inaktiv. Die eine Art besteht darin, dass die zweite Teilwortleitung auf niedrigem Pegel inaktiv wird, wenn das Signal G2 im Zustand niedrig ist, in dem das erste Steuersignal hoch ist und das zweite Steuersignal L2 niedrig ist. Die andere Art besteht darin, dass die zweite Teilwortleitung unabhängig vom Signal G2 auf niedrigem Pegel inaktiv wird, wenn das erste Steuersignal L1 niedrig ist und das zweite Steuersignal L2 hoch ist.

Nun werden die Prinzipien, gemäß denen die Zellenarrays durch das erste und zweite Steuersignal L1 und L2 ausgewählt werden, unter Bezugnahme auf die Fig. 11 und 12 beschrieben.

Obwohl die Ausgangssignale G1 und G2 des lokalen X-Decodierers 35 gemeinsam an den ersten und zweiten lokalen Wortleitungstreiber 32 und 33 gegeben werden, wird nur einer derselben durch das erste bis vierte Steuersignal bestimmt, wie sie vom Hauptwortleitungstreiber ausgegeben werden.

Wie oben angegeben, wirken das erste und zweite Steuersignal so, dass sie den ersten oder zweiten lokalen Wortleitungstreiber 32 oder 33 aktivieren, während das dritte und vierte Steuersignal so wirken, dass sie den anderen deaktivieren.

Demgemäß wird der erste lokale Wortleitungstreiber ausgewählt, wenn L1 und L2 das erste und zweite Steuersignal bilden.

Anders gesagt, wird, wenn irgendeine Einheitszelle im ersten Zellenarray 31 ausgewählt werden soll, der erste lokale Wortleitungstreiber 32 im Zustand aktiviert, in dem die Signale L1 und L2 aktiv sind und die Signale R1 und R2 inaktiv sind. So ist das Signal R1 niedrig und das Signal R2 ist hoch, während das Signal L1 hoch ist und das Signal L2 niedrig ist.

Als Nächstes wird die Funktion des in Fig. 12 dargestellten zweiten Wortleitungstreibers 33 beschrieben.

Wenn dieser zweite lokale Wortleitungstreiber 33 aktiv ist, ist das erste Steuersignal R1 hoch und das zweite Steuersignal R2 ist niedrig. Wenn er dagegen inaktiv ist, ist das erste Steuersignal R1 niedrig und das zweite Steuersignal R2 ist hoch.

Wenn der zweite lokale Wortleitungstreiber aktiv ist, wird die erste Teilwortleitung SWL_R1 des zweiten Zellenarrays 43 auf hohem Pegel aktiv, wenn das Signal R2 niedrig ist, während das Signal G1 hoch ist und das Signal R1 ebenfalls hoch ist.

Die erste Teilwortleitung SWL1_R1 wird auf zwei Arten auf niedrigem Pegel inaktiv. Die eine Art besteht darin, dass das Signal G1 niedrig ist, während das erste Steuersignal R1 hoch ist und das zweite Steuersignal R2 niedrig ist. Die andere Art besteht darin, dass sie unabhängig vom Signal G1 auf niedrigem Pegel inaktiv wird, wenn das erste Steuersignal R1 niedrig ist und das zweite Steuersignal R2 hoch ist.

Indessen wird die zweite Teilwortleitung SWL2_R1 auf hohem Pegel aktiv, wenn das zweite Steuersignal R2 niedrig ist, während das Signal G2 hoch ist und auch das erste Steuersignal R1 hoch ist.

Ferner wird die zweite Teilwortleitung SWL2_R1 auf zwei Arten auf niedrigem Pegel inaktiv. Die eine Art besteht darin, dass das Signal G2 niedrig ist, während das erste Steuersignal R1 hoch ist und das zweite Steuersignal R2 niedrig ist. Die andere Art besteht darin, dass sie unabhängig vom Signal G2 auf niedrigem Pegel inaktiv wird, wenn das erste Steuersignal R1 niedrig ist und das zweite Steuersignal R2 hoch ist.

Nun werden die Prinzipien, dass die Zellenarrays durch das erste und zweite Steuersignal R1 und R2 ausgewählt werden, unter Bezugnahme auf die Fig. 11 und 12 beschrieben.

Obwohl die Ausgangssignale G1 und G2 des lokalen X-Decodierers 35 gemeinsam in den ersten und zweiten lokalen Wortleitungstreiber 32 und 33 eingegeben werden, wird nur einer dieser beiden durch das erste bis vierte Steuersignale bestimmt, wie sie vom Hauptwortleitungstreiber 30 ausgegeben werden.

Wie oben angegeben, wirken das vom Hauptwortleitungstreiber 30 ausgegebene erste und zweite Steuersignal so, dass sie den ersten oder zweiten lokalen Wortleitungstreiber 32 oder 33 aktivieren, während das dritte und vierte Steuersignal so wirken, dass sie den anderen deaktivieren.

Demgemäß wird der zweite lokale Wortleitungstreiber ausgewählt, wenn R1 und R2 das erste und zweite Steuersignal sind.

Anders gesagt, sind die Signale R1 und R2 aktiv und die Signale L1 und L2 sind inaktiv, wenn es beabsichtigt ist, irgend eine Einheitszelle des zweiten Zellenarrays 34 auszuwählen. So ist das Signal L1 niedrig und das Signal L2 ist hoch, während das Signal R1 hoch ist und das Signal R2 niedrig ist.

Es ist erforderlich, Fehlern abzuhelfen, wie sie erzeugt werden, wenn eine Zeilenadresse unter Verwendung des vorstehend angegebenen Speichers ausgewählt wird.

Nun wird ein Speicher mit Zeilenredundanzschaltung, die eine Zeilenadresse auslassen kann, gemäß dem Ausführungsbeispiel beschrieben.

Fig. 13 ist ein Blockdiagramm, das einen Speicher mit Zeilenredundanzschaltung zeigt, und Fig. 14 ist ein Blockdiagramm, das eine Einheitszelle desselben zeigt.

Wie es in den Fig. 13 und 14 dargestellt ist, verfügt dieser Speicher gemäß dem Ausführungsbeispiel über einen Hauptwortleitungstreiber 50; ein erstes und ein zweites Zellenarray 51 und 54; einen ersten und einen zweiten lokalen Wortleitungstreiber 52 und 53; einen lokalen X-Decodierer 55 und eine Redundanztreiberschaltung 56.

Beim vorliegenden Ausführungsbeispiel kann der Speicher mit Zeilenredundanzschaltung grob gesagt über einen Hauptwortleitungstreiber 50, einen Hauptzellenbereich, eine Zeilenredundanz-Treiberschaltung 56, einen Redundanzzellenbereich und einen lokalen X-Decodierer 55 verfügen.

Der Hauptzellenbereich beinhaltet ein erstes und zweites Zellenarray 51a und 54a sowie einen ersten und einen zweiten lokalen Wortleitungstreiber 52a und 53a. Der Redundanzzellenbereich beinhaltet eine Zeilenredundanz-Treiberschaltung 56, ein erstes und ein zweites Redundanzzellenarray 51b und 54b sowie einen ersten und zweiten lokalen Wortleitungstreiber 52b und 53b. Der lokale X-Decodierer 55 wird im Hauptzellenbereich und im Redundanzzellenbereich gemeinsam verwendet.

Das erste und zweite Zellenarray 51a und 54a sowie der erste und zweite lokale Wortleitungstreiber 52a und 53a im Hauptzellenbereich sowie der lokale X-Decodierer 55 sind hinsichtlich ihrer Konfiguration dieselben wie diejenigen in den Fig. 10 bis 12.

Das erste und zweite Redundanzzellenarray 51b und 54b im Redundanzzellenbereich sind hinsichtlich ihrer Grundkonfiguration dieselben wie das erste und zweite Zellenarray 51a und 54a im Hauptzellenbereich. Der erste und zweite lokale Redundanzwortleitungstreiber 52b und 53b sind hinsichtlich ihrer Grundkonfiguration dieselben wie der erste und zweite lokale Wortleitungstreiber 52a und 53a im Hauptzellenbereich.

Die Redundanztreiberschaltung 56 im Redundanzzellenbereich arbeitet so, dass sie ein inaktives Signal an den Hauptwortleitungstreiber 50 des Hauptzellenbereichs ausgibt, wenn beim Auswählen einer Zeilenadresse im Hauptzellenbereich Fehler auftreten, und sie arbeitet so, dass sie Steuersignale L1 und L2 oder R1 und R2 zum Aktivieren des ersten und zweiten lokalen Redundanzwortleitungstreibers 52b und 53b des Redundanzzellenbereichs ausgibt.

D. h., dass, wenn der Redundanzzellenbereich aktiv wird, diejenige Hauptzelle inaktiv wird, die der aktivierten Adresse entspricht.

Nun wird die oben genannte Zeilenredundanz-Treiberschaltung 56 unter Bezugnahme auf Fig. 15 näher beschrieben, gemäß der sie Folgendes aufweist: einen Ausfalladressencodierer 60 zum Codieren einer ausgefallenen Adresse im Hauptzellenbereich zum Erzeugen eines Abhilfeadresse-Aktivsignals, so dass der ausgefallenen Adresse im Redundanzzellenbereich abgeholfen wird; einen Abhilfeadressedetektor 61 zum Erfassen des Abhilfeadresse-Aktivsignals zum Ausgeben eines Abhilfeadressesignals an einen entsprechenden Aktivsignalgenerator 62 und einen Inaktivsignalgenerator 63; den genannten Aktivsignalgenerator 62 zum Erzeugen der Signale L1 und L2 oder R1 und R2 zum Aktivieren des ersten und zweiten lokalen Redundanzwortleitungstreibers 52b und 53b im Redundanzzellenbereich mittels des Abhilfeadressensignals; und den genannten Inaktivsignalgenerator 63 zum Ausgeben eines Inaktivsignals, das den ersten und zweiten lokalen Wortleitungstreiber 52a und 53a für die entsprechende Hauptzelle sowie den lokalen X- Decodierer 55 deaktivieren kann, um die im Hauptzellenbereich ausgefallene Hauptzelle zu deaktivieren.

Der Ausfalladressencodierer 60 verfügt über eine Anzahl von Ausfalladresse-Codierungssicherungen 60_1, 60_2, . . . . Jede der Ausfalladresse-Codiersicherungen kann eine ausgefallene Adresse auslassen. Demgemäß müssen so viele Ausfalladresse- Codiersicherungen vorhanden sein, wie ausgefallene Adressen vorliegen können.

Nun wird der Ausfalladressen-Codierer unter Bezugnahme auf die Fig. 16 und 17 detaillierter beschrieben, die eine Ausfalladresse-Codiereinheit bzw. ein detailliertes Schaltbild für diese zeigen.

Wie es in den Fig. 16 und 17 dargestellt ist, verfügt der Ausfalladressencodierer über eine Abhilfeaktivsignal-Steuerung 70, einen Adressensicherungs-Durchtrenncodierblock 71, einen Adressengenerator 72 und einen Adressendetektor 73.

Die Abhilfeaktivsignal-Steuerung 70 verfügt über eine Sicherung F1, einen Pull-up-Kondensator, einen ersten, zweiten und dritten Inverter IN1, IN2 und IN3 sowie einen ersten PMOS-Transistor MP1.

Der Pull-up-Transistor ist ein PMOS-Transistor, dessen eines Ende (Gateanschluss) mit einem Ende der Sicherung F1 verbunden ist und dessen anderes Ende (Source- und Drainanschluss) mit einem Anschluss Vcc verbunden ist. Der erste, zweite und dritte Inverter IN1, IN2 und IN3 sind ihrerseits mit einem Ende der Sicherung F1 in Reihe geschaltet. Der erste PMOS- Transistor MP1 ist zwischen dem Anschluss Vcc und einem Ende der Sicherung F1 ausgebildet, und das Ausgangssignal des ersten Inverters IN1 wird an den Gateanschluss des ersten PMOS-Transistors MP1 gegeben.

Der Adressensicherungs-Durchtrenncodierblock 71 verfügt über eine Anzahl von Adressensicherungs-Durchtrenncodierblockeinheiten. Dabei verfügt eine Adressensicherungs-Durchtrenncodierblockeinheit über acht NMOS-Transistoren und acht Sicherungen, die jeweils einzeln miteinander in Reihe geschaltet sind. Innerhalb der acht NMOS-Transistoren und Sicherungen bilden zwei NMOS-Transistoren und Sicherungen, die miteinander in Reihe geschaltet sind, ein Paar. Auch werden in die jeweiligen NMOS-Transistoren Adressenauswählsignale (X<0>, XB<0>, . . ., X<3>, XB<3>, . . ., Z<0>, ZB<0>, . . ., Z<3>, ZB<3>, . . .) eingegeben. In die jeweiligen NMOS-Transistoren werden paarweise Signale mit einander entgegengesetzten Phasen eingegeben. Die beiden Enden des NMOS-Transistors und der Sicherung, in Paaren, sind mit den beiden Enden des NMOS-Transistors und der Sicherung, in Paaren, verbunden. Ein Ende der jeweiligen Sicherung ist mit einem Ende des benachbarten Transistors oder den einen Enden der benachbarten Transistoren verbunden.

Der Adressengenerator 72 verfügt über eine Anzahl Adressengeneratoren, nämlich eines ersten, zweiten und n-ten Adressengenerators 72a, 72b und 72c. Jeder derselben verfügt über einen Pull-up-Schalter und einen PMOS-Transistor, die einander parallelgeschaltet sind. Der Pull-up-Schalter und der PMOS-Transistor sind mit dem Ausgangsanschluss des jeweiligen Adressensicherungs-Durchtrenncodierblocks verbunden.

Der Adressendetektor 73 beinhaltet ein erstes NOR-Gatter NOR1, das eine logische ODER-Verknüpfung von Signalen des jeweiligen Adressengenerators 72 ausführt und das Ergebnis invertiert. Über das erste NOR-Gatter NOR1 wird ein Abhilfeadressensignal MDISn ausgegeben.

Genauer gesagt, verfügt der jeweilige Adressensicherungs- Durchtrenncodierblock über einen ersten bis achten NMOS- Transistor und eine erste bis achte Sicherung. Die NMOS- Transistoren und die Sicherungen sind jeweils einzeln in Reihe geschaltet.

Ein Ende des ersten NMOS-Transistors ist mit einem Ende des zweiten NMOS-Transistors verbunden, die einen Enden der ersten bis vierten Sicherung sind miteinander verbunden, die einen Enden des dritten bis sechsten NMOS-Transistors sind miteinander verbunden, die einen Enden des fünften bis achten. NMOS-Transistors sind miteinander verbunden und die einen Enden des siebten und achten NMOS-Transistors sind mit einem Ausgangsanschluss verbunden.

Die Adressensignale (X<0>, XB<0>, X<1>, XB<1>, X<2>, XB<2>, X<3>, XB<3>) werden der Reihe nach in die NMOS-Transistoren eingegeben.

Der erste und zweite NMOS-Transistor verfügen übereinander entgegengesetzte Phasen, der dritte und vierte NMOS-Transistor verfügen über einander entgegengesetzte Phasen, der fünfte und sechste NMOS-Transistor verfügen über einander entgegengesetzte Phasen und der siebte und achte NMOS-Transistor verfügen über einander entgegengesetzte Phasen.

Wenn eine ausgefallene Adresse auftritt, wird die Sicherung F1 des Abhilfeaktivsignal-Generators 70 durchgetrennt. An einem Knoten des ersten PMOS-Transistors wird ein hohes Signal angelegt, und schließlich über den dritten Inverter ein niedriges Signal ausgegeben.

Die oben genannte Adressensicherungs-Durchtrenncodierblockeinheit hält die Verbindung der Sicherung mit einem NMOS- Transistor im Paar derselben aufrecht, an das ein Signal zu einer ausgefallenen Adresse angelegt wird, während sie die Sicherung durchtrennt, die mit dem anderen NMOS-Transistor mit der entgegengesetzten Phase verbunden ist. Auch trennt die Adressensicherungs-Durchtrenncodierblockeinheit die Sicherung durch, die mit einem NMOS-Transistor in einem Paar verbunden ist, an das ein Signal zu einer nicht ausgefallenen Adressen angelegt wird, während sie die Sicherung erhält, die mit dem anderen NMOS-Transistor mit der entgegengesetzten Phase verbunden ist.

Wenn der Abhilfeaktivsignal-Generator 70 und der Adressensicherungs-Durchtrenncodierblock auf die obige Weise betrieben werden, wird an die Adressensicherungs-Durchtrenncodierblockeinheit ein niedriges Signal ausgegeben, wenn eine ausgefallene Adresse auftritt. Wenn schließlich ein niedriges Signal an die Adressensicherungs-Durchtrenncodierblockeinheit ausgegeben wird, wird ein hohes Signal an den Adressendetektor 73 mit dem ersten NOR-Gatter NOR1 gelegt, wodurch die ausgefallene Adresse erkannt wird.

Als Nächstes werden der Abhilfeadressendetektor und der Aktivsignalgenerator sowie der Inaktivsignalgenerator in der Zeilenredundanz-Treiberschaltung unter Bezugnahme auf Fig. 18 detaillierter beschrieben.

Wie es in Fig. 18 dargestellt ist, wird eine Anzahl von Abhilfeadressensignalen MDIS1, MDIS2, MDIS3, MDIS4, . . ., MDISn vom Ausfalladressencodierer an den Abhilfeadressendetektor gelegt. Wenn sich mindestens ein hohes Signal unter den zugeführten Abhilfeadressensignalen befindet, wird ein hohes Signal ausgegeben. Beim Ausführungsbeispiel werden vier Abhilfeadressensignale MDIS1 bis MDIS4 an den Abhilfeadressendetektor gelegt.

Der Abhilfeadressendetektor 61 verfügt über ein zweites und drittes NOR-Gatter NOR2 und NOR3 sowie ein NAND-Gatter. Das zweite und dritte NOR-Gatter NOR2 und NOR3 führen eine logische ODER-Verknüpfung der Abhilfeadressensignale MDIS1 und MDIS2 bzw. eine logische ODER-Verknüpfung der Abhilfeadressensignale MDIS3 und MDIS4 aus, und sie invertieren dann die sich ergebenden Werte. Das NAND-Gatter führt eine logische UND-Verknüpfung der jeweiligen Signale des zweiten und dritten NOR-Gatters aus und invertiert dann den sich ergebenden Wert.

Der Aktivsignalgenerator 62 verfügt über einen vierten Inverter IN4 zum Invertieren des Signals vom NAND-Gatter im Abhilfeadressendetektor 61; ein viertes NOR-Gatter NOR4 zum Ausführen einer logischen ODER-Verknüpfung eines ersten externen Steuersignals PZLBT und des Ausgangssignals des vierten Inverters IN4, um dann den sich ergebenden Wert zu invertieren; ein fünftes NOR-Gatter NOR5 zum Ausführen einer logischen ODER-Verknüpfung des Ausgangssignals des vierten Inverters IN4 und eines zweiten externen Steuersignals PZRBT; ein sechstes NOR-Gatter NOR6 zum Ausführen einer logischen ODER-Verknüpfung eines dritten externen Steuersignals PZLBS und des Ausgangssignals des vierten Inverters IN4, um dann den sich ergebenden Wert zu invertieren; ein siebtes NOR-Gatter NOR7 zum Ausführen einer logischen ODER- Verknüpfung eines vierten externen Steuersignals PZRBS und des Ausgangssignals des vierten Inverters IN4, um dann den sich ergebenden Wert zu invertieren; einen fünften bis achten Inverter IN5 bis IN8 zum jeweiligen Invertieren von Signalen des vierten bis siebten NOR-Gatters; und einen neunten bis zwölften Inverter IN9 bis IN12 zum Invertieren der Signale bis fünften bis achten Inverters IN5 bis IN8.

Dabei werden schließlich Signale RGXTL und RGXTBL über den neunten und fünften Inverter, Signale RGXTR und RGXTBR über den zehnten und sechsten Inverter, Signale RGXBL und RGXBBL über den elften und siebten Inverter sowie Signale RGXBR und RGXBBR über den zwölften und achten Inverter ausgegeben. Die über das jeweilige Inverterpaar ausgegebenen Signale weisen entgegengesetzte Phasen auf, und sie arbeiten so, dass sie den ersten und zweiten lokalen Wortleitungstreiber steuern.

Der Inaktivsignalgenerator 63 verfügt über einen dreizehnten Inverter IN13 zum Invertieren des Signals des NAND-Gatters des Abhilfeadressendetektors 61 und zum Ausgeben eines Inaktivsignals RDTS an den Hauptwortleitungstreiber.

Wenn sich innerhalb der dem Abhilfeadressendetektor 61 zugeführten Abhilfeadressensignale mindestens ein hohes Signal befindet, gibt das NAND-Gatter ein hohes Signal an den Inaktivsignalgenerator 63 aus. Dieser gibt ein niedriges Signal zum Deaktivieren des Hauptwortleitungstreibers 50 aus.

Der Aktivsignalgenerator 62 gibt durch Zuordnen jeweiliger Operatoren ein Steuersignal an den ersten und zweiten lokalen Wortleitungstreiber aus.

Nun wird ein Verfahren zum Auslassen einer ausgefallenen Adresse im Speicher mit der oben genannten Zeilenredundanzschaltung beschrieben. Fig. 19 veranschaulicht hierzu einen Algorithmus betreffend ein Verfahren zu diesem Zweck.

Wie es in Fig. 19 dargestellt ist, verfügt dieses Verfahren zum Auslassen einer ausgefallenen Adresse über einen Schritt 5100 zum Ausführen eines Chiptests nach einem Waferprozess; einen Schritt S101 zum Erkennen einer ausgefallenen Adresse betreffend eine schlechte Zelle in einem Hauptzellenbereich; einen Schritt S102 zum Durchtrennen einer Adressensicherung, so dass ein Ausfalladressencodierer eine entsprechende Adresse codiert, wie sie auszulassen ist, wenn eine Zeilenadresse ausgefallen ist, d. h., wenn der ausgefallenen Adresse durch die Zeilenredundanzschaltung abgeholfen werden kann; Schritte S103_1 und S104_1 zum Erzeugen von Steuersignalen L1 und L2 oder R1 und R2 zum Ansteuern des ersten und zweiten lokalen Wortleitungstreibers 52b und 53b des Redundanzzellenbereichs und zum Ansteuern des ersten und zweiten lokalen Wortleitungstreibers des ersten und zweiten Zellenarrays, um die Teilwortleitungen zu aktivieren; und Schritte S103_2 und S104_2 zum Erzeugen von Signalen L1 und L2 oder R1 und R2 im ersten und zweiten lokalen Wortleitungstreiber 52b und 53b zur selben Zeit, um ein Inaktivsignal zum Deaktivieren des Hauptwortleitungstreibers 50 zu erzeugen.

D. h., dass dann, wenn im Hauptzellenbereich eine ausgefallene Zeilenadresse erkannt wird, nur die Zeilenredundanz-Treiberschaltung angesteuert wird, um die Hauptzelle zur entsprechenden ausgefallenen Adresse zu deaktivieren und die Redundanzzelle zu aktivieren.

Wie oben angegeben, verfügender erfindungsgemäße nicht- flüchtige ferroelektrische Speicher mit Zeilenredundanzschaltung und das erfindungsgemäße Verfahren zum Auslassen einer ausgefallenen Adresse desselben über folgende Vorteile:

  • - Erstens wird, wenn eine Zeilenadresse im Hauptzellenbereich ausgefallen ist, die Hauptwortleitung inaktiv und es wird nur die entsprechende Zeilenredundanz-Treiberschaltung angesteuert, um die ausgefallene Adresse auszulassen.
  • - Zweitens ist es möglich, da ein einzelner lokaler X-Decodierer gemeinsam für den Redundanzzellenbereich und den Hauptzellenbereich vorhanden ist, die Fläche des Speichers zu minimieren und die Geschwindigkeit des Abhilfevorgangs zu verbessern.
  • - Drittens ist es möglich, da der Redundanzzellenbereich hinsichtlich seiner Konfiguration mit dem Hauptzellenbereich übereinstimmt, den Konfigurationswirkungsgrad zu verbessern.
  • - Schließlich kann ein einfaches Layout realisiert werden, da der Sicherungsadressencodierer in der Zeilenredundanz- Treiberschaltung effizient konzipiert werden kann, und der Gesamtwirkungsgrad beim Zeilenadresse-Auslassbetrieb kann verbessert werden, wenn für die Teilwortleitungs-Treiberschaltung das vereinfachte Layout angewandt wird.


Anspruch[de]
  1. 1. Nichtflüchtiger ferroelektrischer Speicher mit Zeilenredundanzschaltung, mit:
    1. - einem Hauptzellenbereich mit einem ersten und einem zweiten Zellenarrayabschnitt (31, 34) mit einer Anzahl von Zellenarrays sowie einem ersten und einem zweiten lokalen Wortleitungstreiber (32, 33), die zwischen dem ersten und zweiten Zellenarrayabschnitt angeordnet sind, um ein Signal zum Ansteuern einer der Zellen des ersten und zweiten Zellenarrayabschnitts auszugeben;
    2. - einem Hauptwortleitungstreiber (50) zum Ausgeben eines Steuersignals zum Aktivieren des ersten oder zweiten lokalen Wortleitungstreibers (52, 53) für den Hauptzellenbereich;
    3. - einem Redundanzzellenbereich aus einem ersten und einem zweiten Redundanzzellenarrayabschnitt zum Abhelfen von Fehlern, wie sie erzeugt werden, wenn eine Zeilenadresse im Hauptzellenbereich ausgewählt wird, und mit einem ersten und einem zweiten lokalen Redundanzwortleitungstreiber;
    4. - einer Zeilenredundanz-Treiberschaltung (56) zum Ausgeben eines Inaktivsignals an den Hauptwortleitungstreiber, wenn beim Auswählen einer Zeilenadresse für den Hauptzellenbereich Fehler entstehen, und zum Ausgeben eines Steuersignals an den ersten und zweiten lokalen Redundanzwortleitungstreiber für den Redundanzzellenbereich; und
    5. - einem lokalen X-Decodierer (35) zum Ausgeben eines Ansteuerungssignals, das an erste und zweite Teilwortleitungen zu legen ist, die einer beliebigen Zelle des Hauptzellenbereichs und des Redundanzzellenbereichs entsprechen, an den ersten und zweiten lokalen Wortleitungstreiber des Hauptzellenbereichs oder des Redundanzzellenbereichs.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Zellen des Hauptzellenbereichs und des Redundanzzellenbereichs Folgendes aufweisen:
    1. - eine erste und eine zweite Teilwortleitung (SWL1, SWL2), die mit einem bestimmten Intervall in Zeilenrichtung ausgebildet sind;
    2. - eine erste und eine zweite Bitleitung (B/L1, B/L2), die die erste und zweite Teilwortleitung schneidend ausgebildet sind;
    3. - einen ersten Transistor (T1), dessen Gate mit der ersten Teilwortleitung verbunden ist und dessen Drain mit der ersten Bitleitung verbunden ist;
    4. - einen ersten ferroelektrischen Kondensator (FC1), der zwischen die Source des ersten Transistors und die zweite Teilwortleitung geschaltet ist;
    5. - einen zweiten Transistor (T2), dessen Gate mit der zweiten Teilwortleitung verbunden ist und dessen Drain mit der zweiten Bitleitung verbunden ist; und
    6. - einen zweiten ferroelektrischen Kondensator (FC2), der zwischen die Source des zweiten Transistors und die erste Teilwortleitung geschaltet ist.
  3. 3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der Hauptwortleitungstreiber (50) ein erstes und zweites Steuersignal zum Aktivieren des ersten oder zweiten lokalen Wortleitungstreibers (52, 53) sowie ein drittes und viertes Steuersignal zum Deaktivieren des anderen erzeugt.
  4. 4. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass das erste und zweite Steuersignal entgegengesetzte Phasen aufweisen.
  5. 5. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass das dritte und vierte Signal an den zweiten lokalen Wortleitungstreiber (53) geliefert werden, wenn das erste und zweite Steuersignal an den ersten lokalen Wortleitungstreiber (52) geliefert werden, und das dritte und vierte Steuersignal an den ersten lokalen Wortleitungstreiber geliefert werden, wenn das erste und zweite Steuersignal an den zweiten lokalen Wortleitungstreiber geliefert werden.
  6. 6. Speicher nach Anspruch 5, dadurch gekennzeichnet, dass eine Anzahl lokaler Wortleitungstreiber, die den ersten und zweiten lokalen Wortleitungstreiber (52, 53) bilden, an den das erste und zweite Steuersignal geliefert werden, Folgendes aufweisen:
    1. - erste Schaltelemente (10_1, 10_2) zum Schalten des vom ersten Hauptwortleitungstreiber (30) ausgegebenen ersten Steuersignals (L1);
    2. - zweite Schaltelemente (11_1, 11_2), die vom über die ersten Schaltelemente übertragenen ersten Steuersignal gesteuert werden, um vom lokalen X-Decodierer (55) ausgegebene Ansteuerungssignale zu schalten; und
    3. - dritte Schaltelemente (12_1, 12_2) zum selektiven Anlegen der Ansteuersignale an entsprechende Teilwortleitungen unter Steuerung durch das zweite Steuersignal.
  7. 7. Speicher nach Anspruch 6, dadurch gekennzeichnet, dass die Schaltelemente alle NMOS-Transistoren sind.
  8. 8. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass eine Anzahl lokaler Wortleitungstreiber, die den ersten und zweiten lokalen Wortleitungstreiber (52, 53) bilden, Ansteuerungssignale an eine Anzahl von Teilwortleitungspaaren anlegen.
  9. 9. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Zeilenredundanz-Treiberschaltung (56) Folgendes aufweist:
    1. - einen Ausfalladressencodierer (60) zum Codieren einer ausgefallenen Adresse im Hauptzellenbereich zum Erzeugen eines Abhilfesignals;
    2. - einen Abhilfeadressendetektor (61) zum Erfassen des vom Ausfalladressencodierer erzeugten Abhilfesignals zum Ausgeben eines Abhilfeadressensignals;
    3. - einen Aktivsignalgenerator (62) zum Erzeugen von Steuersignalen im ersten und zweiten lokalen Redundanzwortleitungstreiber (52b, 53b) des Redundanzzellenbereichs aus dem Abhilfeadressensignal; und
    4. - einen Inaktivsignalgenerator (63) zum Ausgeben eines Inaktivsignals an den Hauptwortleitungstreiber aus dem Abhilfeadressensignal.
  10. 10. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass der Ausfalladressencodierer (60) eine Anzahl von Ausfalladresse-Codiersicherungen zum Erzeugen eines Abhilfesignals zum Auslassen einer ausgefallenen Adresse aufweist.
  11. 11. Speicher nach Anspruch 10, dadurch gekennzeichnet, dass die Ausfalladresse-Codiersicherungen (60-1, 60-2) Folgendes aufweisen:
    1. - eine Abhilfeaktivsignal-Steuerung (70) zum Ausgeben eines Steuersignals zum Steuern eines Abhilfevorgangs;
    2. - einen Adressensicherungs-Durchtrenncodierblock (71) mit einer Anzahl von Adressensicherungs-Durchtrenncodierblöcken zum Durchtrennen von Sicherungen zum Codieren einer ausgefallenen Adresse mittels des Steuersignals;
    3. - einen Adressengenerator (72) zum Erzeugen eines Adressensignals, das über den Adressensicherungs-Durchtrenncodierblock ausgegeben wird; und
    4. - einen Adressendetektor (73) zum Erfassen von Adressen durch logische Operation an Signalen des Adressengenerators.
  12. 12. Speicher nach Anspruch 11, dadurch gekennzeichnet, dass die Abhilfeaktivsignal-Steuerung (70) Folgendes aufweist: eine Sicherung, die dann durchgetrennt wird, wenn beim Auswählen einer Zeilenadresse im Hauptzellenbereich Fehler auftreten; einen MOS-Kondensator, der zwischen einem der Sicherung und einem Anschluss Vcc ausgebildet; einen ersten, zweiten und dritten Inverter (IN1, IN2, IN3), die mit einem Ende der Sicherung in Reihe geschaltet sind; und einen ersten PMOS-Transistor (MP1), dem das Ausgangssignal des ersten Inverters zugeführt wird und der zwischen dem Anschluss Vcc und einem Ende der Sicherung ausgebildet ist.
  13. 13. Speicher nach Anspruch 11, dadurch gekennzeichnet, dass der Adressensicherungs-Durchtrenncodierblock (71) eine Anzahl von Adressensicherungs-Durchtrenncodierblockeinheiten aufweist, an die n-Bit-Adressensignale gelegt werden.
  14. 14. Speicher nach Anspruch 13, dadurch gekennzeichnet, dass die Adressensicherungs-Durchtrenncodierblockeinheiten einen ersten und einen zweiten NMOS-Transistor aufweisen, die mit der ersten und zweiten Sicherung paarweise, mit insgesamt n Paaren, in Reihe geschaltet sind.
  15. 15. Speicher nach Anspruch 14, dadurch gekennzeichnet, dass zwei benachbarte Paare der n Paare miteinander verbunden sind.
  16. 16. Speicher nach Anspruch 11, dadurch gekennzeichnet, dass der Adressengenerator (72) einen Pull-up-Schalter und einen PMOS-Transistor aufweist, die zwischen dem Anschluss Vcc und einem Ausgangsanschluss der Adressensicherungs-Durchtrenncodierblockeinheit parallel miteinander verbunden sind.
  17. 17. Speicher nach Anspruch 11, dadurch gekennzeichnet, dass der Adressendetektor (73) ein erstes NOR-Gatter (NOR1) aufweist, das eine logische ODER-Verknüpfung von Signalen der jeweiligen Adressensicherungs-Durchtrenncodierblöcke ausführt und den sich ergebenden Wert invertiert.
  18. 18. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass der Abhilfeadressedetektor (61) eine Anzahl von NOR-Gattern, die eine logische ODER-Verknüpfung einer Anzahl von im Ausfalladressencodierer (60) erzeugten Abhilfesignalen ausführen und dann den sich ergebenden Wert invertieren, und eine Anzahl von NAND-Gattern aufweist, die eine logische UND-Verknüpfung von Signalen der NOR-Gatter ausführen und dann die sich ergebenden Werte invertieren.
  19. 19. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass der Abhilfeadressendetektor (61) für den Fall, dass ein erstes bis viertes Abhilfesignal vom Ausfalladressencodierer (60) erzeugt werden, Folgendes aufweist: ein zweites NOR- Gatter, das eine logische ODER-Verknüpfung des ersten und zweiten Abhilfeadressensignals (MDIS1, MDIS2) ausführt und dann den sich ergebenden Wert invertiert; ein drittes NOR- Gatter (NOR3), das eine logische ODER-Verknüpfung des dritten und vierten Abhilfeadressensignals (MDIS3, MDIS4) ausführt und dann den sich ergebenden Wert invertiert; und ein NAND-Gatter, das eine logische UND-Verknüpfung von Signalen des zweiten und dritten NOR-Gatters ausführt und dann den sich ergebenden Wert invertiert.
  20. 20. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass der Aktivsignalgenerator (62) Folgendes aufweist: einen vierten Inverter (IN4) zum Invertieren des Ausgangssignals des Abhilfeadressendetektors (61); ein viertes bis siebtes NOR-Gatter (NOR4 bis NOR7) zum jeweiligen Ausführen einer logischen ODER-Verknüpfung des Signals des vierten Inverters und eines ersten bis vierten externen Steuersignals (PZLBT, PZRBT, PZLBS, PZRBS) der Reihe nach, und zum anschließenden Invertieren der sich ergebenden Werte; einen fünften bis achten Inverter (IN5 bis IN8) zum jeweiligen Invertieren der Signale des vierten bis siebten NOR-Gatters und zum Ausgeben der sich ergebenden Werte an den ersten und zweiten lokalen Redundanzwortleitungstreiber (52b, 53b) des Redundanzzellenbereichs; und einen neunten bis zwölften Inverter (IN9 bis IN12) zum jeweiligen Invertieren der Signale des fünften bis achten Inverters und zum Ausgeben invertierter Signale (RGXTL, RGXTR, RGXBL, RGXBR).
  21. 21. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass der Inaktivsignalgenerator (63) einen dreizehnten Inverter (IN13) zum Invertieren des vom Abhilfeadressendetektor (61) ausgegebenen Signals aufweist.
  22. 22. Verfahren zum Auslassen einer ausgefallenen Adresse eines nichtflüchtigen ferroelektrischen Speichers mit Zeilenredundanzschaltung, mit den folgenden Schritten:
    1. - Ausführen eines Chiptests nach einem Waferprozess (S100);
    2. - Erkennen einer ausgefallenen Adresse in einem Hauptzellenbereich (S101);
    3. - Erzeugen eines Abhilfeadresse-Aktivsignals durch Durchtrennen einer Adressensicherung, so dass ein Ausfalladressencodierer eine entsprechende Adresse codiert, wie sie auszulassen ist, wenn eine Zeilenadresse ausgefallen ist (S102)
    4. - Erfassen des Abhilfeadresse-Aktivsignals und Übertragen eines Abhilfeadressensignals an einen entsprechenden Aktivsignalgenerator und einen Inaktivsignalgenerator;
    5. - Erzeugen eines Steuersignals zum Aktivieren eines ersten und eines zweiten lokalen Wortleitungstreibers für den Redundanzzellenbereich aus dem Abhilfeadressensignal, um einen Teilwortleitungstreiber zu aktivieren (S103_1 und S104_1);
    und
    1. - Erzeugen eines Steuersignals im ersten und zweiten lokalen Wortleitungstreibers des Redundanzzellenbereichs und gleichzeitiges Erzeugen eines Inaktivsignals im Hauptwortleitungstreiber des Hauptzellenbereichs, damit der Hauptwortleitungstreiber inaktiv wird (S103_2 und S104_2).






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