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Dokumentenidentifikation DE69520673T2 02.08.2001
EP-Veröffentlichungsnummer 0766257
Titel Analogspeicher zur Speicherung eines Bildes QCIF oder ähnliche als elektrische ladung
Anmelder STMicroelectronics S.r.l., Agrate Brianza, Mailand/Milano, IT
Erfinder Gerna, Danilo, I-20059 Oreno Vimercate, IT;
Pasotti, Marco, I-27028 S. Martino Siccomario, IT;
Marchese, Stefano, I-27100 Pavia, IT
Vertreter Kador und Kollegen, 80469 München
DE-Aktenzeichen 69520673
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument EN
EP-Anmeldetag 27.09.1995
EP-Aktenzeichen 958303976
EP-Offenlegungsdatum 02.04.1997
EP date of grant 11.04.2001
Veröffentlichungstag im Patentblatt 02.08.2001
IPC-Hauptklasse G11C 27/00
IPC-Nebenklasse G11C 27/02   

Beschreibung[de]

Die vorliegende Erfindung betrifft eine analoge Speichereinrichtung (Puffer) für schnelle Analogsignalrahmen. Die Erfindung ist insbesondere in neuronalen Netzen für die Früherkennungsverarbeitung (Early Vision), als ein intelligenter Sensor für die Übertragung von Bildern in ISDN-Netzen, in intelligenten Bewegungssensoren und in weiteren ähnlichen Systemen geeignet.

Ein neuartiger und wichtiger Bereich in der Entwicklung von Verarbeitungssystemen für Analogsignale besteht in der Realisierung von Breitbandalgorithmen, die keine hohe Genauigkeit erfordern; dies mit dem Ziel der Verwendung von analogen Schaltungen an Stelle von digitalen Schaltungen zur Leistungsverbesserung.

Eine mögliche Anwendung dieser Technik ist die Verwendung analoger Schaltungen für die Lösung der rechentechnischen Anforderungen eines intelligenten optischen Erfassungssystems (Früherkennungsverarbeitung (Early Vision)), um z. B. einen intelligenten Bewegungssensor zu realisieren. Eine geeignete Lösung der technischen und technologischen Probleme eines solchen Systems würde es ermöglichen, sowohl den Photosensor als auch die Verarbeitungsschaltung auf demselben Chip zu integrieren, damit die zwingendsten Anforderungen der Miniaturisierung solcher Strukturen erfüllt werden.

Eine wichtige Funktion der implementierten Algorithmen ist die Abschätzung der Bewegungsvektoren. Dieser Typ der Verarbeitung erfordert eine starke rechentechnische Parallelität, die, würde sie ausschließlich unter Verwendung digitaler Schaltungen realisiert werden, eine bedeutende Integrationsfläche benötigen würde. Typischerweise erfordert der Algorithmus, der die Bewegungsvektoren abschätzt, die Realisierung von vier Basisblöcken: eine Matrix aus Photodioden, eine Rechenmatrix zum Abschätzen der Bewegung und zwei Speicher zur Realisierung eines Rasters oder Rahmens des momentanen Bildes bzw. des vorherigen Bildes. Aufgrund der Tatsache, daß die Rechenmatrix ein analoges Eingangssignal benötigt, erfordert die Verwendung herkömmlicher digitaler Speicher einen Digital-Analog-Umsetzer. Durch die Verwendung eines analogen Speichers würde das analoge Signal, das der Rechenmatrix zuzuführen ist, dann vom Speicher direkt zur Verfügung stehen.

Der Artikel mit dem Titel "Random Access Analog Memory for Early Vision" von Eleonora Franchi, Marco Tartagni, Roberto Guerrieri und Giorgio Baccarani (Universität Bologna), veröffentlicht in IEEE Journal Solid-State Circuits, Bd. 37, Nr. 7, Juli 1992, beschreibt die Realisierung eines analogen Speichers, der gemäß der CMOS-Technologie mit einer Leitungsbreite von 1,6 Mikrometer realisiert ist und 176 · 144 kapazitive Zellen enthält. Der verwendete analoge Speicher (RAAM) besitzt eine Ladungshaltezeit, die ausreichend lang ist, um die minimale Forderung der Haltung von 1/30 Sekunde pro Rahmen zu erfüllen. Gemäß den Anforderungen des Rechenalgorithmus kann der Speicher während dieser Haltezeit mehrfach gelesen werden, ohne daß die Information zerstört wird. Das Beschreiben der Zellen erfolgt durch Aktivieren aller Zellen einer Zeile der Matrix zur selben Zeit, während die Spalten der Matrix gemäß der Anordnung der Eingangsdaten, die gewöhnlich von einem zeilenweisen Abtastsystem eines Bildes geliefert werden, sequentiell aktiviert werden.

Die Druckschrift EP-A-0 317 236 offenbart einen analogen Speicher, der eine Matrix aus kapazitiven Zellen enthält, die in Zeilen und Spalten organisiert sind und zerstörungsfrei einzeln beschreibbar und lesbar sind, wobei jeder Spalte der Matrix ein erster Vorabtastkondensator zugeordnet ist, wodurch eine Zeile Vorabtastkondensatoren gebildet ist. Konfigurationsmittel ermöglichen die Speicherung von Augenblickswerten des analogen Eingangssignals.

In wohlbekannten analogen Speichern mit kapazitiven Zellen (RAAM) erfolgt das Schreiben in einer sequentiellen Betriebsart. Der analoge Eingang ist seriell und wird in den ausgewählten kapazitiven Zellen der Speichermatrix jedesmal dann gespeichert, wenn das serielle Analogsignal am Eingang vorhanden ist. Diese Situation begrenzt die Schreibgeschwindigkeit und ist außerdem mit der Hypothese der Realisierung einer parallelen Übertragung von Daten, die von einer entsprechenden (176 · 144)-Matrix aus Photodioden kommen, nicht kompatibel.

Gemäß der vorliegenden Erfindung kann die Leistungsfähigkeit eines analogen Speichers aus kapazitiven Zellen (RAAM) in bezug auf Geschwindigkeit und Energieverbrauch bedeutend verbessert werden, indem eine Vorabtastung des analogen Eingangssignals an zwei Vorabtastreihen oder Vorabtastzeilen oder Vorabtastmatrizen aus Kondensatoren mit einer Anzahl von Kondensatoren, die gleich der Anzahl der Spalten der Speicherzellen der Matrix ist, eingeführt wird, und indem alle Zellen einer gesamten Zeile der Speichermatrix parallel beschrieben werden, indem die vorabgetastete Ladung, die in den jeweiligen Vorabtastkondensatoren einer der beiden Reihen gespeichert ist, in sie übertragen wird, während das serielle analoge Eingangssignal fortgesetzt an der anderen Zeile von Vorabtastkondensatoren vorabgetastet wird. In der Praxis wird eine Zeile oder eine Matrix aus Vorabtastkondensatoren zum Beschreiben der geradzahligen Zeilen des Speichers und die andere Vorabtastzeile zum Beschreiben der ungeradzahligen Zeilen des Speichers verwendet.

Gemäß einem weiteren wichtigen Aspekt dieser Erfindung wird die Übertragung der Ladung von einem Vorabtastkondensator zur entsprechenden kapazitiven Zelle der Speichermatrix, die während einer Schreibphase einer gesamten Zellenzeile parallel erfolgt, durch eine Integrationsstufe (Verstärker) ausgeführt, die vorzugsweise aus einer einzelnen Verzweigungskascodenschaltung mit Rückkopplung durch einen Integrationskondensator aufgebaut ist. Auf diese Weise ist die Stromaufnahme im Vergleich zur Verwendung einer gemeinsamen Pufferstufe an Stelle eines Integrators stark reduziert.

Der Speicher kann natürlich parallele Ausgänge von acht oder mehr Kanälen besitzen.

Gemäß der Erfindung ist die Schreibgeschwindigkeit des analogen Speichers in der Praxis lediglich durch die Zeit begrenzt, die für die Vorabtastung eines analogen Signals an den Eingangsvorabtastkondensatoren benötigt wird, und kann deswegen sehr groß sein.

In vielen Anwendungen kann diese Architektur des analogen Speichers mit kapazitiven Zellen bei einer weiteren Erhöhung der Systemgeschwindigkeit eine parallele Übertragung von Daten, die von einer entsprechenden Matrix aus Photozellen kommen, ermöglichen.

Die erhöhte Geschwindigkeit des Speichersystems unterstützt die Größenreduzierung der Vorrichtung durch die Verwendung von fortschrittlicheren Herstellungstechnologien zugunsten einer verbesserten Integrierbarkeit des gesamten Systems auf einem einzelnen Chip.

Die verschiedenen Aspekte und die jeweiligen Vorteile dieser Erfindung werden noch deutlicher durch die nachfolgende Beschreibung einiger wichtiger Ausführungsformen und durch die Bezugnahme auf die beigefügte Zeichnung, worin:

Fig. 1 ein höherer Blockschaltplan eines RAAM ist, der gemäß der Erfindung realisiert ist;

Fig. 2 den elektrischen Schaltplan einer einzelnen Zelle der Speichermatrix erläutert;

Fig. 3 ein Layout einer einzelnen Speicherzelle ist;

Fig. 4 ein elektrischer Schaltplan der Schreibschaltung einer Speicherzelle gemäß der Erfindung ist;

Fig. 5 und 6 teilweise und schematisch die Schaltungskonfiguration von Fig. 4 während einer Rücksetzphase und während einer Integrationsphase (Übertragung) hervorheben; und

Fig. 7, 8, 9 und 10 die Betriebscharakteristiken eines Speichers, der gemäß der vorliegenden Erfindung realisiert ist, erläutern.

Um die Effektivität der neuartigen Architektur, die Aufgabe der vorliegenden Erfindung ist, zu untersuchen, wurde ein analoger Schreib-Lese-Speicher mit der Größe 176 (Spalten) · 144 (Zeilen) realisiert, der die entsprechenden 176 · 144 Pixel eines Bildrahmens in einem QCIF-Format verarbeiten kann. Der beispielhaft verwendete Rechenalgorithmus (H262) erreicht bei Bedarf eine Genauigkeit von 6 Bits, wohingegen die Echtzeitbetriebsanforderungen des Systems die Fähigkeit benötigen, ein Bild (Rahmen) während einer minimalen Haltezeit von 1/15 Sekunde zu speichern, während der jede kapazitive Zelle des RAAM-Speichers fünfmal gelesen werden kann.

Der Speicher wurde in CMOS-Technologie mit einer Leitungsbreite von 0,7 Mikrometer realisiert.

Ein höherer Blockschaltplan der Speichervorrichtung ist in Fig. 1 gezeigt.

Der dargestellte Speicher besitzt einen seriellen Eingang und einen parallelen Ausgang. Während einer Lesephase liefert der Speicher an seinem Ausgang die analogen Werte von acht benachbarten Zellen, die zu einer im voraus gewählten Zeile gehören.

Fig. 2 erläutert den elektrischen Schaltplan einer einzelnen Speicherzelle. Der Speicherkondensator, in dem elektrische Ladung gespeichert ist, beispielsweise die elektrische Ladung, die dem Strom entspricht, der durch eine photoleitende Diode eines QCIF-Sensors photogeneriert wurde, ist in Form einer MOS-Kondensatorstruktur CS realisiert.

Der MOS-Transistor Mw bildet den Wählschalter der Zelle zum Beschreiben der Zelle, der MOS-Transistor Mwt bildet einen zweiten Wählschalter der Zelle, der sowohl während der Schreib- als auch während der Lesephase verwendet wird. Der Schalter Mefbildet einen Entkoppelschalter der Kapazität Cs während der Lesephase, um die Zerstörung der in der kapazitiven Zelle Cs gespeicherten Information während der wiederholten Lesevorgänge, die im Halteintervall des momentanen Rahmens stattfinden, zu vermeiden.

Verlustströme, die durch den P+/N-Wanne-Übergang des Drainbereichs des Transistors Mw fließen, verschlechtern die in Cs in Form einer elektrischen Ladung gespeicherte Information gemäß dem folgenden Ausdruck:

Erv = (Iverlust/Cs) Tspeicherung (Volt)

Wie ersichtlich ist, schwächt ein hoher Kapazitätswert von Cs diesen Verschlechterungsmechanismus ab.

Das Öffnen des Schalters "Schreiben", d. h. das Abschalten des MOS-Transistors Mw, verursacht die Integration einer sogenannten elektrischen Ladung der "Taktdurchführung", deren Wert sich von Zelle zu Zelle ändern kann, in der Kapazität CS, wodurch in dem in der Kapazität Q gespeicherten analogen Wert ein Fehler eingeführt wird. Auch in diesem Fall kann der Fehler durch die Erhöhung des Werts der Kapazität Q reduziert werden.

Deswegen besteht eine zusätzliche Aufgabe darin, eine Zelle derart aufzubauen, daß der Wert der Kapazität Q maximiert ist, während die spezifizierten maximalen Abmessungen der Zelle eingehalten werden.

Fig. 3 ist ein Layout einer RAAM-Speicherzelle. Die Abmessungen der Einheitszelle betragen 22 · 21,2 Mikrometer. Der abgedunkelte Bereich stellt die Fläche des Kondensators CS dar.

Das Lesen des Ladungszustands der kapazitiven Zellen CS erfolgt über den Leseverstärker Mef, der durch den Schalter Mwt freigegeben wird, derart, daß die in Form einer elektrischen Ladung im Kondensator Q gespeicherte Information im wesentlichen nicht zerstört wird.

Im Blockschaltplan von Fig. 1 wird gemäß der vorliegenden Erfindung ein analoges Eingangssignal an zwei Zeilen oder Reihen aus Vorabtastkondensatoren vorabgetastet. Jede Reihe oder Zeile enthält eine Anzahl von Vorabtastkondensatoren, die gleich der Anzahl (176) der Matrixspalten ist. Das Beschreiben des analogen Speichers erfolgt in den ausgewählten Zellenzeilen auf einmal, indem die in den Vorabtastkondensatoren von einer der beiden Reihen oder Zeilen gespeicherten elektrischen Ladungen parallel in die Speicherzellen der ausgewählten Zeile der adressierbaren Speichermatrix übertragen werden. Gleichzeitig wird die Vorabtastung des analogen Eingangssignals fortgesetzt, die an der anderen Reihe oder Zeile aus Vorabtastkondensatoren ausgeführt wird, deren Ladungspegel daraufhin in die nachfolgend ausgewählte Zeile der Speicherzellen der Matrix übertragen werden usw.

Die Architektur des Schreibsystems gemäß einer bevorzugten Ausführungsform der Erfindung ist in Fig. 4 gezeigt.

Jede Spalte der Matrix ist im wesentlichen von den anderen Spalten unabhängig. In Fig. 4 ist lediglich eine Zelle einer Spalte dargestellt, in dem oben betrachteten Fall gibt es jedoch in jeder Spalte 144 Zellen. Das Lesen einer der gewählten Zellen der Spalte wird über einen einzigen Leseverstärker bewirkt, wie später genauer beschrieben wird.

Jede Speicherzelle wird durch das Schließen der Schalter Mw und Mwt gewählt. Zu einem Zeitpunkt kann immer nur eine einzelne Zelle pro Spalte ausgewählt sein.

Die in Fig. 4 verwendeten Bezeichnungen sind nachfolgend gezeigt.

Index n Gibt die ansteigende Nummer der Zeilen der Speichermatrix an.

Index j Gibt die ansteigende Nummer der Spalten der Speichermatrix an. Wenn der Index J nicht vorhanden ist, bedeutet dies, daß das logische Signal für den gesamten Speicher gemeinsam gilt, und wenn lediglich der Index n vorhanden ist, bedeutet dies, daß das logische Signal lediglich für alle Zellen einer einzelnen Zeile der Matrix gemeinsam gilt.

N Wenn angezeigt, gibt es an, daß das logische Signal umgekehrt ist.

C1j, C2j Gibt die Vorabtastkondensatoren an.

Cij Gibt einen Integrationskondensator an.

Coffj Gibt einen Offset-Kompensationskondensator an.

CSj Gibt einen Spaltenwähltransistor an. Dieser Transistor dient dazu, die Spalte mit einer Vorspannung zu beaufschlagen.

Lwn In einem logischen Tiefpegelzustand aktiv; es hilft bei der Wahl einer Zelle während einer Schreibphase.

Lwm In einem logischen Hochpegelzustand aktiv; es hilft bei der Wahl einer Zelle sowohl während einer Schreibphase als auch während einer Lesephase.

Die Leitungen "Zelleneingang" und "Zellenausgang" des Diagramms von Fig. 4 stellen die 176 · 2 Leitungen dar, die von der Verstärkeranordnung kommen, d. h. von der Matrix der Ladungsintegratoren des Diagramms von Fig. 1.

Die Integrationsstufe (Verstärker), die zum Beschreiben der Speicherzellen der entsprechenden Spalte der Matrix verwendet wird, ist aus einer einzelnen Verzweigungskascodenstufe aufgebaut, die durch einen Integrationskondensator Cij realisiert ist. Der Eingang des Verstärkers wird wahlweise durch die elektrische Ladung angesteuert, die in einem der beiden Vorabtastkondensatoren C1j, C2j gespeichert ist, wobei jeder von ihnen jeweils zu einer der beiden Reihen oder Zeilen aus 176 Vorabtastkondensatoren des seriellen analogen Eingangssignals (analoge Eingabe) gehört.

Die Konfigurationsschemen der Integrationsstufe während einer Rücksetzphase und während einer Integrationsphase oder mit anderen Worten einer Schreibphase einer ausgewählten Zelle der jeweilige Spalte (j) sind in den Fig. 5 bzw. 6 gezeigt.

Während einer Vorabtastphase des analogen Eingangssignals werden die Schalter, die durch die logischen Signale S1jC1 für eine erste Reihe oder Zeile aus Vorabtastkondensatoren C1j oder S1jC2 für die andere Reihe oder Zeile aus Vorabtastkondensatoren C2j angesteuert werden, bei jeder Taktflanke sequentiell geöffnet oder geschlossen. Dieser Vorgang setzt sich fort bis die jeweiligen Momentanwerte des analogen Eingangssignals an allen Vorabtastkondensatoren einer vollständigen Reihe oder Zeile gespeichert sind.

Während sich die Vorabtastung des analogen Eingangssignals in ähnlicher Weise in der zweiten Reihe oder Zeile der Vorabtastkondensatoren fortsetzt, werden die in den Vorabtastkondensatoren der ersten Reihe gespeicherten Werte parallel in die kapazitiven Speicherzellen einer ausgewählten Zeile der Speichermatrix "geschrieben".

Die Kondensatoren C1j werden zum Schreiben in ungeradzahlige Zeilen der Speichermatrix verwendet, wohingegen die Vorabtastkondensatoren C2j zum Schreiben in geradzahligen Zeilen des Speichers verwendet werden.

In dem betrachteten Beispiel benötigt das Vorabtasten eines Signals auf einer gesamten Vorabtastreihe oder Zeile 176 Taktzyklen und ein Intervall von vier Taktzyklen, bevor das Vorabtasten auf der anderen Reihe oder Zeile der Vorabtastkondensatoren aufgenommen wird. Wenn eine Abtasttaktfrequenz des analogen Eingangssignals von 2,5 MHz angenommen wird, hat der "Schreib"- Verstärker, der jeder Spalte der Speichermatrix zugeordnet ist, für die Ausführung des Beschreibens der Zelle der entsprechenden ausgewählten Speicherzeile 72 us zur Verfügung. Aus dieser Information ist ersichtlich, daß die Geschwindigkeitsleistung des "Schreib"-Verstärkers (Integrator) keinen besonders kritischen Parameter darstellt.

Die Schreibgeschwindigkeit der Eingabe kann sogar über 2,5 MHz hinaus erhöht werden, denn sie ist ausschließlich durch die Zeit begrenzt, die für die Signalvorabtastung an den Kondensatoren einer Vorabtastreihe benötigt wird.

Eine Integrationsstufe (Ladungsverstärker) kann als "Schreib"-Verstärker für jede Spalte der Speichermatrix verwendet werden. Der Rückkopplungsintegrationskondensator des Ladungsverstärkers Cij kann den selben Wert der Vorabtastkondensatoren C1j und C2j besitzen, die abwechselnd den Verstärkereingang ansteuern, um die Verstärkung der Stufe auf eins zu bringen. Die Verwendung einer Integrationsstufe an Stelle eines Puffers mit Einheitsverstärkung schafft eine bedeutende Reduzierung des Stromverbrauchs. Insbesondere in dem Fall des gezeigten Beispiels, bei dem die Integrationsstufe aus einer einzelnen Verzweigungskascodenschaltung aufgebaut ist, kann jede Kascode mit einem Strom von 1 uA vorgespannt sein.

Schreiben

Das analoge Signal, das dem Abtasten einer Zeile eines optischen Sensors mit Photodioden entspricht, ist in den Vorabtastkondensatoren C1j (oder C2j) durch das Schließen von S1jC1 (oder S2jC2) gespeichert. Der analoge Wert, der die Abtastung der nachfolgenden Zeile der Photodioden betrifft, wird in den Kondensatoren C2j (oder C1j) der anderen Vorabtastzeile gespeichert.

Wie aus den Diagrammen der Fig. 5 und 6 ersichtlich ist, werden während einer Rücksetzphase die Anfangszustände der Ladungsverstärker (Integratoren) wiederhergestellt und während einer Integrationsphase wird das in einem Eingangskondensator C1j gespeicherte Vorabtastsignal in die entsprechende kapazitive Zelle der ausgewählten Zeile der Speichermatrix übertragen (geschrieben).

Vorausgesetzt, daß der Wert Vin des analogen Eingangssignals zuvor am Kondensator Cij vorabgetastet wurde, nehmen die logischen Signale S2C1, S2, SCj (wobei 1 ≤ J ≤ 176) und Lwm während der Integrationsphase einen logischen Hochpegelwert ein, während das Signal Lwn einen logischen Tiefpegelwert einnimmt. In dieser Situation und unter Berücksichtigung eines Anfangszustands, bei dem der Knoten "A" von Fig. 4 mit einer Spannung Vref1 (4 Volt) und der Knoten "B" mit einer Spannung Vref2 (1 Volt) voraufgeladen sind, lädt sich der Integrationskondensator Cij auf eine Spannung, die durch die Differenz zwischen den Spannungen Vref1 und Vref2 gegeben ist, d. h. auf ungefähr 3 Volt auf.

Das Schreiben beginnt, wenn die Schalter S2C1, S2, SCj, Lwn und Lw geschlossen sind und der Schalter 52 N geöffnet ist. Die Schleife schließt sich und der Knoten "A" nimmt einen geringen Impedanzwert an. Eine elektrische Ladung, deren Wert (Vref1 - Vint) · Clj beträgt, fließt in die Integrationskondensatoren Cij. Am Ende der Schreibphase lädt sich der Kondensator Cij auf die Spannung Vref1 selbst auf und die Ausgangsspannung Vout nimmt den folgenden Wert an:

Vout = (Vref1 + Vref2 - Vin)

Selbst wenn gewisse Schwellenwertdifferenzen unter den verschiedenen MOS-Transistoren Mef vorhanden sind, würden sie in jedem Fall auf diese Weise durch die Rückkopplungsschleife ausgeglichen werden.

Tatsächlich wird eine Ladungsinformation (Vout) gespeichert, die gleich dem Ergebnis der obenerwähnten Gleichung ist, das um den Wert der Gate/Source- Spannung Vgs des Transistors Mef in Cs vergrößert ist.

Das Lesen der gespeicherten Informationen wird ausgeführt, indem die jeweilige Spalte mit einem Strom vorbelastet wird, der gleich dem Strom ist, der in der Schreibphase verwendet wird, deswegen bleibt die oben angezeigte Gleichung am Sourceknoten von Mef unverändert.

Um ihren Abschluß zu erreichen stehen gemäß den im voraus eingestellten Bedingungen der Integrationsphase 51,2 us zur Verfügung.

Während einer Rücksetzphase sind die obenerwähnten digitalen Signale umgekehrt, die Schleife der Integrationsstufe öffnet und die Information wird in der kapazitiven Zelle CS in Form einer elektrischen Ladung gehalten. Im Gegensatz dazu werden der Integrationskondensator Cif und der Vorabtastkondensator C1j auf den ursprünglichen Ladungszustand zurückgesetzt.

Lesen

Das Lesen kann ausgeführt werden, indem acht benachbarte Spalten angeregt werden (8 benachbarte Schalter SCI werden geschlossen) und indem eine Zeile ausgewählt wird (Lwm auf Hochpegel). Wenn wieder unter Bezugnahme auf Fig. 4 ein Lesen ausgeführt wird, sind die jeweilige Zeile SC1 und die jeweilige Leitung Lwm auf einem logischen Hochpegelzustand, die Spalte j ist vorgespannt und der Vorspannungsstrom fließt durch den Leseverstärker, der durch den Transistor Mefgebildet ist.

Der in der kapazitiven Zelle gespeicherte analoge Wert, vermindert um die Emitter/Gate-Spannung des Transistors Mef, wird am Ausgangsknoten der Zelle reproduziert. Dieser analoge Wert kann über einen normalen analogen Puffer, der eine relativ hohe kapazitive Last (30 pF) ansteuern kann, in einfacher Weise extern zur Verfügung gestellt werden.

Der Ausgangsknoten (Zellenausgang) kann sich normalerweise durch eine parasitäre Kapazität von ungefähr 1 pF aufladen. Es ist möglich, daß während des Lesens einer Zelle der Ausgang auf einen höheren Wert als der Wert der ausgewählten Zelle voraufgeladen ist. Folglich wird der Strom, der zum Vorspannen von Mef vorgesehen war, statt dessen zum Entladen des Ausgangs verwendet. Falls die Differenz zwischen der Spannung, die die in der ausgewählten Zelle gespeicherte Information betrifft, und dem Voraufladungswert relativ groß ist, kann eine übermäßige Leseverzögerung die Folge sein.

Dieser Nachteil kann überwunden werden, indem der Ausgangsknoten vor jedem Lesen mit Hilfe eines geeigneten Rücksetzschalters entladen wird. Auf diese Weise wird der Strom, der benötigt wird, um die parasitäre Kapazität des Ausgangsknotens aufzuladen, mit dem resultierenden Effekt der Erhöhung der Lesegeschwindigkeit durch Mef geliefert.

In dem betrachteten Beispiel ist die I/O-Charakteristik des Speichers in einem dynamischen Ausgangsbereich, der ungefähr 1 bis 3 Volt umfaßt, im wesentlichen linear. Dies entspricht einem dynamischen Eingangsbereich, der ungefähr 2 bis 4 Volt umfaßt.

Fig. 7 zeigt die I/O-Charakteristik des Speichers. Die im Diagramm von Fig. 7 gezeigten Daten beziehen sich auf den mittleren Wert, der unter Berücksichtigung aller Speicherzellen berechnet wurde. Es gibt einen Unterschied zwischen der theoretischen und der gemessenen Charakteristik. Dies ist der Fall infolge des Phänomens, das unter der Bezeichnung "Ladungsdurchführung" bekannt ist und während des Öffnens und des Schließens der Zellenwählschalter Mw auftritt. Überdies werden Offset- und Verstärkungsfehler eingeführt, diese stellen jedoch im Hinblick auf den verwendeten Rechenalgorithmus kein Problem dar.

Fig. 8 zeigt die I/O-Charakteristiken des Speichers, wenn der gleiche analoge Eingangswert in alle Speicherzellen geschrieben wird und anschließend alle Zellen gelesen werden. Der Ausgangswert wurde bestimmt, indem der Mittelwert aller Lesevorgänge berechnet wurde.

Durch Bezugnahme auf die beschriebene Ausführungsform besteht eine weitere wichtige Änderung, die ausgeführt wurde, in der Bestimmung des Einflusses der Temperatur auf den Verluststrom durch den Drain-Source-Übergang (P&spplus;/N-Wanne) des Schalters Mw. Dieser Einfluß ist im Diagramm von Fig. 9 gezeigt und kann in Form eines Spannungsfehlers von weniger als 6 mV für eine Temperatur, die unter 65ºC bleibt, bewertet werden.

In bezug auf die Spannung beträgt der Fehler, der durch den Verluststrom nach einer Halteperiode von 66 ms bei einer Temperatur von 27ºC eingeführt wird, weniger als 1 mV und kann somit als im wesentlichen vernachlässigbar betrachtet werden.

Der dynamische Bereich des Ausgangs ist ein weiterer wichtiger Parameter.

Er wird bestimmt, indem der selbe analoge Wert in alle Speicherzellen geschrieben und der Ausgabewert gelesen wird, wobei die Zellen so betrachtet werden, daß sie zu unterschiedlichen Fenstern von jeweils 16 · 16 Pixeln gehören. In der Abtastrealisierung des Speichers dieser Erfindung wurde eine Genauigkeit von 7 Bits erfaßt.

Die erfaßten Daten sind in Fig. 10 diagrammförmig gezeigt.


Anspruch[de]

1. Analoger Speicher, der eine Matrix (Zellenmatrix) aus kapazitiven Zellen (Mw, CS, Mef, Mwr) umfaßt, die in Zeilen (n) und Spalten (1) organisiert sind, die einzeln in der Weise beschreibbar und lesbar sind, daß die gespeicherten Informationen nicht zerstört werden, dadurch gekennzeichnet, daß er umfaßt:

ein Paar Vorabtast-Kondensatoren (C1j, C2j), die jeder Spalte der Matrix zugeordnet sind, wobei erste Kondensatoren (C1j) der Paare eine erste Vorabtastzeile bilden und zweite Kondensatoren (C2j) der Paare eine zweite Vorabtastzeile bilden;

Konfigurationsmittel (S1jC1N, S1jC1, S1jC2N, S1jC2, S2C1N, S2C1, S2C2N, 52C2) zum Speichern momentaner Werte eines analogen Eingangssignals zu aufeinanderfolgenden Vorabtast-Zeitpunkten an den Kondensatoren einer der Zeilen aus Vorabtastkondensatoren (Clj, C2j) während des Zeitintervalls, in dem vorabgetastete Werte, die in den Kondensatoren der anderen Vorabtastzeile (C2j, C1j) gespeichert sind, parallel in die entsprechenden Zeilen (Nw, Cs, Mef, Mwr) einer ausgewählten Zeile der Speichermatrix geschrieben werden.

2. Analoger Speicher nach Anspruch 1, dadurch gekennzeichnet, daß er eine rücksetzbare Ladungsintegrationsstufe umfaßt, wovon ein Ausgang mit einer entsprechenden Spalte der Matrix gekoppelt ist und die durch einen Differenzverstärker gebildet ist, der durch ein Integrationskondensator (C1j) rückgekoppelt ist und dessen Eingang während einer Schreibphase einer Zelle der Matrix wahlweise durch die Ladung angesteuert wird, die in dem einen oder dem anderen Kondensator (C1j) eines entsprechenden Paars Vorabtastkondensatoren (C1j, C2j) gespeichert ist.

3. Analoger Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die Ladungsintegrationsstufe eine Verzweigungskaskodenschaltung umfaßt.

4. Analoger Speicher nach Anspruch 2, dadurch gekennzeichnet, daß der Integrationskondensator (Cij) die gleiche Kapazität wie die Vorabtastkondensatoren (C1j, C2j) besitzt.

5. Verfahren zum parallelen Beschreiben eines analogen Speichers aus kapazitiven Zellen, die in Zeilen und Spalten organisiert sind, dadurch gekennzeichnet, daß es die folgenden Schritte umfaßt:

Vorabtasten eines analogen Eingangssignals an zwei Zeilen von Vorabtastkondensatoren (C1, C2), wovon jede aus der gleichen Anzahl von Kondensatoren wie die Spalten der Matrix aufgebaut ist;

Beschreiben jeder Zeile der Matrix in paralleler Weise durch Übertragen der in den entsprechenden Vorabtastkondensatoren einer der beiden Zeilen (C1j, C2j) gespeicherten elektrischen Ladung in die entsprechenden kapazitiven Zellen der Zeile, während das Eingangssignal fortgesetzt an der anderen Zeile von Kondensatoren vorabgetastet wird.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das parallele Beschreiben jeder kapazitiven Zelle einer Zeile mittels einer einzigen Verzweigungskaskodenintegrationsstufe ausgeführt wird, die durch einen Integrationskondensator (CIj) rückgekoppelt ist, der jeder Spalte (j) der Matrix zugeordnet ist und wahlweise durch die in den Vorabtastkondensatoren (C1j, C2j) der beiden Zeilen gespeicherte elektrische Ladung angesteuert wird.

7. Optische Sensorvorrichtung, mit einer Matrix aus Photodioden, die in Zeilen und Spalten angeordnet sind und während eines Abtastlesens des in jeder Photodiode (Pixel) photoerzeugten Stroms einzeln adressierbar sind, und wenigstens einem analogen Speicher für ein abgetastetes Bild, der eine Matrix aus kapazitiven Zellen umfaßt, die in Zeilen und Spalten angeordnet sind und nicht zerstörend beschreibbar und lesbar sind, dadurch gekennzeichnet, daß die Matrix aus Photodioden und die Matrix aus kapazitiven Zellen des analogen Speichers in bezug auf die Anzahl der Zeilen und Spalten eine völlig gleiche Anordnung besitzen, wobei der analoge Speicher ein Paar Vorabtastkondensatoren umfaßt, die jeder Spalte der Matrix zugeordnet sind, wobei erste Kondensatoren des Paars eine erste Vorabtastzeile bilden und zweite Kondensatoren des Paars eine zweite Vorabtastzeile bilden;

Konfigurationsmittel zum Speichern momentaner Werte eines analogen Eingangssignals zu aufeinanderfolgenden Vorabtastzeitpunkten in den Kondensatoren einer der Zeilen aus Vorabtastkondensatoren während eines Zeitintervalls, in dem vorabgetastete Werte, die in den Kondensatoren der anderen Vorabtastzeile gespeichert sind, in die entsprechenden Zeilen einer ausgewählten Zeile der Speichermatrix geschrieben werden;

die Folge erfaßter analoger Werte am Ende des Abtastens einer Zeile der Matrix aus Photodioden in einer der beiden Zeilen aus Vorabtastkondensatoren gespeichert wird und während des Abtastens und der Vorabtastung der analogen Werte einer folgenden Zeile der Matrix aus Photodioden in der anderen Zeile der Vorabtastkondensatoren parallel in eine entsprechende Zeile des analogen Speichers geschrieben wird.







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