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Dokumentenidentifikation DE69612783T2 30.08.2001
EP-Veröffentlichungsnummer 0737982
Titel Leseverfahren eines ferroelektrischen Speichers
Anmelder Ramtron International Corp., Colorado Springs, Col., US
Erfinder Chern, Wen Foo, Wayland, US;
Wilson, Dennis, Colorado Springs, US
Vertreter Strehl, Schübel-Hopf & Partner, 80538 München
DE-Aktenzeichen 69612783
Vertragsstaaten DE, GB
Sprache des Dokument EN
EP-Anmeldetag 12.03.1996
EP-Aktenzeichen 963016688
EP-Offenlegungsdatum 16.10.1996
EP date of grant 16.05.2001
Veröffentlichungstag im Patentblatt 30.08.2001
IPC-Hauptklasse G11C 11/22

Beschreibung[de]
HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft allgemein alternative Leseverfahren für eine ferroelektrische Speicherzelle.

In Fig. 1 ist die Grundkonfiguration 10 einer ferroelektrischen Speicherzelle 12 dargestellt. Fig. 1 enthält eine 1- Transistor-1-Kondensator-Speicherzelle 12 mit einem als M1 bezeichneten MOS-Transistor 14 und einem als CZelle bezeichneten ferroelektrischen Kondensator 16, die an einem internen Zellenknoten 15 miteinander verbunden sind. Die ferroelektrische Speicherzelle 12 ist ein Bauelement mit drei Anschlüssen, bei dem ein Ende des ferroelektrischen Kondensators 16 mit einer aktiven Plattenleitung 18 verbunden ist, das Gate des Transistors 14 mit einer Wortleitung 20 verbunden ist und der Source/Drain-Anschluss des Transistors 14 mit einer Bitleitung 22 verbunden ist. Die Bitleitung 22 ist auch mit einem Leseverstärker 26 verbunden. Der Leseverstärker 26 empfängt an einem Knoten 28 eine Bezugsspannung VR und an einem Knoten 30 ein Aktivierungssignal SAE. Die Bezugspannung VR wird so ausgewählt, dass sie ungefähr in der Mitte zwischen der Spannung, die auf den logischen Zustand null auf der Bitleitung 22 entwickelt wird und der Spannung liegt, die auf den logischen Zustand 1 auf der Bitleitung 22 entwickelt wird. Bei bekannten Leseverfahren wird die Bitleitung 22 im Allgemeinen auf die Massespannung (0 V) "vorab-geladen". Der Leseverstärker 26 löst die Differenz zwischen den Spannungen (oder Ladungen) auf der Bitleitung 22 und dem Bezugsspannungsknoten 28 zu einer vollständigen logischen Spannung auf der Bitleitung 22, im Allgemeinen 5 V oder die Massespannung, auf. Das Aktivierungssignal am Knoten 30 schaltet eine Schaltungsanordnung im Leseverstärker 26 ein, um den Spannungsvergleich zu bewerkstelligen. Die Speicherzelle 12 ist typischerweise Teil eines in Fig. 1 nicht dargestellten Speicherarrays, das in Zeilen und Spalten angeordnet ist.

Die Speicherzelle 12 kann auch eine komplementäre 2-Transistor-2-Kondensator-Speicherzelle sein, die mit einer Differenzbitleitung (in Fig. 1 nicht dargestellt) verbunden ist. In diesem Fall wird die Bezugsspannung VR nicht verwendet, und der Knoten 28 ist mit einer komplementären Bitleitung der Speicherzelle verbunden.

In den Fig. 2A und 2B ist ein erstes bekanntes Leseverfahren veranschaulicht, das als "Auf-ab"-Leseverfahren bekannt ist. Fig. 2A zeigt ein Timingdiagramm für eine ferroelektrische Speicherzelle 12 im Zustand des logischen Datenwerts 1. In ferroelektrischen Speichern ist der Datenzustand durch den Polarisationsvektor des im Kondensator 16 verwendeten ferroelektrischen Materials bestimmt. Das Timingdiagramm der Fig. 2A beinhaltet Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Auch ist in Fig. 2A ein entsprechendes Hystereseschleife-Diagramm enthalten, das die Polarisationszustände des ferroelektrischen Kondensators 16 veranschaulicht. Wie es in der Technik bekannt ist, repräsentiert die x-Achse der Hystereseschleife die an den ferroelektrischen Kondensator angelegte Spannung (V), wohingegen die y-Achse der Hystereseschleife die Polarisation oder Ladung (Q) betreffend den ferroelektrischen Kondensator repräsentiert. Das Timingdiagramm der Fig. 2A ist an verschiedenen Zeitpunkten mit t1 bis t7 markiert. Dieselben Timingmarkierungen sind auch im entsprechenden Hystereseschleife-Diagramm verwendet, um das Verhalten der ferroelektrischen Speicherzelle 12 während des Auf-ab-Leseverfahrens zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wortleitung, die Plattenleitung und die Bitleitung der ferroelektrischen Speicherzelle 12 alle auf 0 V gesetzt. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Logikzustand 1, was auch im entsprechenden Hysteresediagramm veranschaulicht ist. Der Übereinkunft gemäß der Punkte t1 auf der negativen "Q"-Achse, um den Logikzustand 1 der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20 von der anfänglichen Spannung logisch null auf eine Spannung logisch eins, im Allgemeinen fünf Volt, gestuft. Wenn nur die Spannung der Wortleitung 20 geändert wird, ändert sich der Ort des Arbeitspunkts auf der Hystereseschleife nicht, der ebenfalls mit t2 markiert ist. Zu einem Zeitpunkt t3 wird die Plattenleitung durch einen Impuls in positiver Richtung auf die Spannung logisch eins gepullt, und auf der Bitleitung 22 wird eine Spannung aufgebaut. Der Arbeitspunkt im Hysteresediagramm bewegt sich von t1, t2 auf t3 (der eine angelegte positive Spannung und eine entsprechende Ladung repräsentiert). Zu einem Zeitpunkt t4 wird die Plattenleitungsspannung auf die Spannung logisch null zurückgeführt, wobei auf der Bitleitung ein geringer Spannungsverlust auftritt. Der neue Arbeitspunkt ist auch im Hysteresediagramm mit t4 markiert. Zwischen den Zeitpunkten t4 und t5 wird das Leseverstärkersignal aktiviert, und die Spannung auf der Bitleitung 22 wird zur vollständigen Spannung für logisch eins, um Vergleich zu einer geeigneten ausgewählten Bezugsspannung VR aufgelöst. Zum Zeitpunkt t5 ist daher die Spannung der Wortleitung 20 hoch, die Spannung der Plattenleitung 18 ist niedrig und die Spannung der Bitleitung 22 ist hoch. Dieser Betriebszustand entspricht dem Anliegen einer negativen Spannung am ferroelektrischen Kondensator 16, was im Hysteresediagramm ebenfalls dargestellt und mit t5 markiert ist. Zu einem Zeitpunkt t6 wird die Plattenleitung erneut mit einem Impuls in positiver Richtung gepulst, der zu einem Zeitpunkt t7 auf den Pegel logisch null zurückkehrt. Der zweite Plattenleitungsimpuls ist nur dann erforderlich, wenn zwischen den Zeitpunkten t4 und t5 ein neuer Datenwert in die Speicherzelle 12 eingeschrieben wird. Zum Zeitpunkt t7 ist der ursprüngliche Datenzustand wiederhergestellt, und es verbleibt eine lineare oder "DRAM"-(Ladung in der Zelle. Im Verlauf der Zeit leckt die DRAM-Ladung jedoch aus und die Spannung am internen Knoten 15 nimmt ab, wodurch der ursprüngliche Arbeitspunkt t1 im Hystereseschleife-Diagramm wiederhergestellt wird.

Fig. 2B enthält ein Timingdiagramm für die ferroelektrische Speicherzelle 12 im Zustand des logischen Datenwerts null, erneut für den Auf-ab-Lesemodus. Das Timingdiagramm der Fig. 2B enthält ebenfalls Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Das Timingdiagramm der Fig. 2B enthält mit t1 bis t7 markierte Zeitpunkte, die auch im entsprechenden Hystereseschleife- Diagramm verwendet sind, um das Verhalten der ferroelektrischen Speicherzelle 12 während des Auf-ab-Leseverfahrens zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wortleitung, die Plattenleitung und die Bitleitung der ferroelektrischen Speicherzelle 12 erneut alle auf null Volt gesetzt. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Logikzustand null, der auch im entsprechenden Hysteresediagramm veranschaulicht ist. Der Übereinkunft entsprechend liegt der Punkt t1 auf der positiven Q-Achse, um den Logikzustand null der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20 von der anfänglichen Spannung für logisch null auf eine Spannung für logisch eins, im Allgemeinen fünf Volt, umgestuft. Wenn nur die Spannung der Wortleitung 20 geändert wird, wird der Ort des Arbeitspunkts im Hysteresediagramm nicht geändert, der ebenfalls mit t2 markiert ist. Zu einem Zeitpunkt t3 wird die Plattenleitung mit einem Impuls in positiver Richtung auf die Spannung für logisch eins gepulst und auf der Bitleitung 20 entsteht eine Spannung. Der Arbeitspunkt im Hysteresediagramm bewegt sich von t1, t2 auf t3 (erneut repräsentiert dieser eine angelegte positive Spannung und die entsprechende Ladung). Zu einem Zeitpunkt t4 wird die Plattenleitungsspannung auf die Spannung für logisch null zurückgeführt, mit einem entsprechenden Spannungsabfall an der Bitleitung. Der neue Arbeitspunkt ist auch im Hysteresediagramm mit t4 markiert. Zwischen den Zeitpunkten t4 und t5 wird das Leseverstärkersignal aktiviert und die Spannung auf der Bitleitung 22 wird auf die vollständige Spannung für logisch null, im Vergleich mit einer geeignet ausgewählten Bezugsspannung VR, aufgelöst. Zum Zeitpunkt t5 ist daher die Spannung der Wortleitung 20 hoch, die Spannung der Plattenleitung 18 ist niedrig und die Spannung der Bitleitung 22 ist ebenfalls niedrig. Dieser Betriebszustand entspricht dem Anliegen keiner Spannung am ferroelektrischen Kondensator 16 und dem ursprünglichen Polarisationszustand, der im Hysteresediagramm ebenfalls dargestellt und mit t5 markiert ist. Zu einem Zeitpunkt t6 wird die Plattenleitung erneut mit einem Impuls in positiver Richtung gepulst, wodurch sie zu einem Zeitpunkt t7 auf den Pegel logisch null zurückkehrt. Der zweite Plattenleitungsimpuls ist nur dann erforderlich, wenn zwischen den Zeitpunkten t4 und t5 ein neuer Datenwert in die Speicherzelle 12 eingeschrieben wird. Zu einem Zeitpunkt t7 ist der ursprüngliche Arbeitspunkt wiederhergestellt.

Ein zweites bekanntes Leseverfahren, das als "Nuraufwärts"- Leseverfahren bekannt ist, ist in den Fig. 3A und 3B veranschaulicht. Fig. 3A enthält ein Timingdiagramm für eine ferroelektrische Speicherzelle 12 mit dem Datenzustand logisch eins. Das Timingdiagramm der Fig. 3A enthält Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Auch ist in Fig. 3A ein entsprechendes Hystereseschleife-Diagramm enthalten, das die Polarisationszustände des ferroelektrischen Kondensators 16 veranschaulicht. Das Timingdiagramm der Fig. 3A ist an verschiedenen Zeitpunkten mit t1 bis t7 markiert. Im entsprechenden Hystereseschleife-Diagramm sind dieselben Zeitpunktsmarkierungen verwendet, um das Verhalten der ferroelektrischen Speicherzelle 12 während des Nur-aufwärts-Verfahrens zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wortleitung, die Plattenleitung und 'die Bitleitung der ferroelektrischen Speicherzelle 12 alle auf null Volt gesetzt. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Logikzustand eins, der auch im entsprechenden Hysteresediagramm veranschaulicht ist. Entsprechend der Übereinkunft liegt der Punkt t1 auf der negativen "Q"-Achse, um den Logikzustand eins der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20 von der Anfangsspannung für logisch null auf eine Spannung für logisch eins, im Allgemeinen fünf Volt, umgestuft. Wenn nur die Spannung der Wortleitung 20 geändert wird, wird der Ort des Arbeitspunkts im Hysteresediagramm nicht geändert, der ebenfalls mit t2 markiert ist. Zu einem Zeitpunkt t3 wird die Plattenleitung durch einen Impuls in positiver Richtung auf die Spannung für logisch eins gepulst und auf der Bitleitung 22 entsteht eine Spannung. Der Arbeitspunkt im Hysteresediagramm läuft von t1, t2 auf t3 (der eine angelegte positive Spannung und die entsprechende Ladung repräsentiert). Zwischen den Zeitpunkten t3 und t4 wird das Leseverstärkersignal aktiviert und die Spannung auf der Bitleitung 22 wird zur vollständigen Spannung für logisch eins, im Vergleich mit einer geeignet ausgewählen Bezugsspannung VR, aufgelöst. Zum Zeitpunkt t4 sind daher die Spannungen der Wortleitung 20, der Plattenleitung 18 und der Bitleitung 22 alle hoch. Dieser Betriebszustand entspricht keiner am ferroelektrischen Kondensator 16 anliegenden Spannung, jedoch mit umgekipptem Polarisationszustand, der im Hysteresediagramm ebenfalls dargestellt und mit t4 markiert ist. Zum Zeitpunkt t5 wird die Plattenleitung auf den Pegel für logisch null zurückgeführt. Der entsprechende Betriebszustand ist im Hysteresediagramm veranschaulicht und mit t5 markiert. Zum Zeitpunkt t5 ist der ursprüngliche Datenzustand wiederhergestellt, und in der Zelle verbleibt eine lineare oder DRAM-Ladung. Im Verlauf der Zeit leckt jedoch die DRAM-Ladung aus und die Spannung am internen Knoten 15 nimmt ab, wodurch der ursprüngliche Arbeitspunkt bei t1 im Hystereseschleife-Diagramm wiederhergestellt wird.

Fig. 3B enthält ein Timingdiagramm einer ferroelektrischen Speicherzelle 12 im Datenzustand für logisch null, erneut im Nur-aufwärts-Lesemodus. Das Timingdiagramm der Fig. 3B enthält ebenfalls Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Das Timingdiagramm der Fig. 3B enthält mit t1 bis t7 markierte Zeitpunkte, die auch im entsprechenden Hystereseschleife-Diagramm verwendet sind, um das Verhalten der ferroelektrischen Speicherzelle 12 während des Nur-aufwärts-Leseverfahrens zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wortleitung, die Plattenleitung und die Bitleitung der ferroelektrischen Speicherzelle 12 erneut alle auf null Volt gesetzt. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Zustand logisch null, was auch im entsprechenden Hysteresediagramm veranschaulicht ist. Gemäß der übereinkunft liegt der Punkt t1 auf der positiven Q-Achse, um den Zustand logisch null der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20 von der Anfangsspannung für logisch null auf eine Spannung für logisch eins, im Allgemeinen fünf Volt, umgestuft. Wenn nur die Spannung der Wortleitung 20 geändert wird, ändert sich der Ort des Arbeitspunkte im Hysteresediagramm nicht, der ebenfalls mit t2 markiert ist. Zu einem Zeitpunkt t3 wird die Plattenleitung durch einen Impuls in positiver Richtung auf die Spannung für logisch eins gepulst und auf der Bitleitung 22 entsteht eine kleine Spannung. Der Arbeitspunkt im Hysteresediagramm bewegt sich von t1, t2 auf t3 (der erneut eine angelegte positive Spannung und die entsprechende Ladung repräsentiert). Es wird darauf hingewiesen, dass der Arbeitspunkt 3 dahingehend dargestellt ist, dass er nicht vollständig gesättigt ist, was auf der kleinen Spannung beruht, auf der sich die Bitleitung 22 befindet. Zwischen den Zeitpunkten t3 und t4 wird das Leseverstärkersignal aktiviert und die Spannung auf der Bitleitung 22 wird zur vollständigen Spannung für logisch null, im Vergleich mit einer geeignet ausgewählten Zugspannung VR, aufgelöst. Zum Zeitpunkt t4 ist daher die Spannung auf der Wortleitung 20 und der Plattenleitung 18 hoch, und die Spannung auf der Bitleitung 22 ist niedrig. Dieser Betriebszustand entspricht dem Anliegen einer vollständigen Logikspannung am ferroelektrischen Kondensator 16, jedoch mit dem ursprünglichen Polarisationszustand, was im Hysteresediagramm ebenfalls dargestellt und mit t4 markiert ist. Zu einem Zeitpunkt t5 wird die Plattenleitung auf den Pegel für logisch null zurückgeführt, und es ist der ursprüngliche Betriebspunkt wiederhergestellt.

Das "Auf-ab"-Leseverfahren gemäß den Fig. 2A und 2B ist ein robustes Leseverfahren, da es relativ unempfindlich auf die Eigenschaften des verwendeten ferroelektrischen Materials reagiert, z. B. ein "kompensiertes" ferroelektrisches Material, wie es sich in einer Verschiebung und Verzerrung der entsprechenden Hystereseschleife zeigt. Das "Auf-ab"-Leseverfahren gemäß den Fig. 2A und 2B ist jedoch relativ langsam, da der Plattenleitungsimpuls Übergänge nach sowohl hoch als auch niedrig ausführen muss, bevor der Leseverstärker aktiviert werden kann. Das "Nuraufwärts"-Leseverfahren der Fig. 3A und 3B ist schneller als das "Auf-ab"-Leseverfahren, da nur ein Übergang für die Plattenleitung anfällt, jedoch auf Kosten eines weniger robusten Leseverfahrens.

Es ist ein alternatives robustes Leseverfahren für eine ferroelektrische Speicherzelle erwünscht, das schneller als das bekannte "Auf-ab"-Leseverfahren ist.

EP-A-0 600 434 (Matsushita Electric Ind. Co. Ltd.) betrifft ein Leseverfahren für einen Halbleiterspeicher unter Verwendung eines Leseverstärkers. Bei einem der Ausführungsbeispiele werden sowohl die Bitleitung als auch die Plattenleitung anfangs auf den Pegel logisch eins gesetzt.

US-A-5 121 353 (Natori Kenji) betrifft eine Speicherschaltung mit mehreren ferroelektrischen Kondensatoren. Eine Zelle wird dann gelesen, wenn sich die Bitleitung durch Pulsen der Wortleitung auf dem Pegel logisch eins befindet.

US-A-4 397 003 (Wilson Dennis R. et al.) betrifft ein Verfahren zum Lesen eines dynamischen Direktzugriffsspeichers, bei dem eine Platte des Kondensators einer Speicherzelle mit Masse verbunden wird.

Keines der drei oben genannten Dokumente beschäftigt sich mit dem Vorspannen von Bereichen, in denen die Leseverstärker ausgebildet sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist wünschenswert, den Inhalt einer ferroelektrischen Speicherzelle in der minimal möglichen Zeit zu lesen, während die robusten Fähigkeit des Leseverfahrens zum Lesen einer "kompensierten" Speicherzelle aufrechterhalten sind.

Es ist ein Vorteil einer Ausführungsform der Erfindung, dass die Plattenleitung nur auf hoch angesteuert werden muss, was die Zeit zum Abschließen eines Lesevorgangs minimiert.

Durch die Erfindung ist ein Leseverfahren für eine ferroelektrische Speicherzelle geschaffen, wie es im Anspruch 1 dargelegt ist.

Durch die Erfindung ist auch ein Leseverfahren für eine ferroelektrische Speicherzelle geschaffen, wie es im Anspruch 4 dargelegt ist.

Die Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung, die unter Bezugnahme auf die beigefügten Zeichnungen abläuft, besser ersichtlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein schematisches Diagramm der Konfiguration einer bekannten ferroelektrischen Speicherzelle mit Wortleitungs-, Plattenleitungs- und Bitleitungsanschlüssen sowie eines mit der Bitleitung verbundenen Leseverstärkers;

Fig. 2A - B sind kombinierte Timing/Hysterese-Diagramme, die den Betrieb des bekannten "Auf-ab"-Leseverfahrens für ferroelektrische Speicher veranschaulichen;

Fig. 3A - B sind kombinierte Timing/Hysterese-Diagramme, die den Betrieb des bekannten "Nuraufwärts"-Leseverfahrens für ferroelektrische Speicher veranschaulichen;

Fig. 4 ist ein schematisches Diagramm der Konfiguration einer ferroelektrischen Speicherzelle, die für die Erfindung modifiziert ist und Wortleitungs-, Plattenleitungs- und Bitleitungsanschlüsse und auch einen mit der Bitleitung verbundenen Leseverstärker enthält;

Fig. 5A - C sind kombinierte Timing/Hysterese-Diagramme, die den Betrieb eines ersten "modifizierten Nur-aufwärts"-Leseverfahrens für ferroelektrische Speicher veranschaulichen;

Fig. 6A - C sind kombinierte Timing/Hysterese-Diagramme, die den Betrieb eines zweiten "modifizierten Nur-aufwärts"-Leseverfahrens für ferroelektrische Speicher veranschaulichen;

Fig. 7 ist eine Schnittdarstellung eines Teils eines integrierten Speichers zum Veranschaulichen eines Vorspannungszustands für optimales Funktionsvermögen bei den Leseverfahren; und

Fig. 8 ist eine schematische Darstellung eines Nurlese-n-Kanal-Verstärkers, der für optimales Funktionsvermögen bei den Leseverfahren verwendet werden kann.

DETAILLIERTE BESCHREIBUNG

In Fig. 4 ist die Grundkonfiguration 10' einer für die Erfindung modifizierten Speicherzelle 12 dargestellt. Fig. 4 verfügt über eine 1-Transistor-1-Kondensator-Speicherzelle 12 mit einem mit M1 gekennzeichneten MOS-Transistor 14 und einem mit CZelle gekennzeichneten ferroelektrischen Kondensator 16, die an einem internen Zellenknoten 15 miteinander verbunden sind. Die ferroelektrische Speicherzelle 12 ist ein Bauelement mit zwei Anschlüssen, bei dem ein Ende des ferroelektrischen Speichers 16 mit einer aktiven Plattenleitung 18 verbunden ist, und das Gate des Transistors 14 mit einer hochgeladenen Wortleitung 20' verbunden ist und der Source/Drain-Anschluss des Transistors 14 mit einer Bitleitung 22' verbunden ist. Bei der in Fig. 4 dargestellten Konfiguration wird die Bitleitung 22' auf fünf Volt vorab-geladen (die typische Versorgungsspannung oder Spannung für logisch eins, wobei jedoch abhängig von der verwendeten Anwendung oder Übereinkunft andere Spannungen, wie 3,3 Volt, verwendet werden können), und sie ist auch mit einem Leseverstärker 26 verbunden. Der Leseverstärker 26 empfängt an einem Knoten 28 eine Bezugsspannung VR und an einem Knoten 30 ein Aktivierungssignal SAE. Der Leseverstärker 26 löst die Differenz der Spannungen (oder Ladungen) der Bitleitung 22' und des Bezugsspannungsknotens 28 zu einer vollständigen Logikspannung auf der Bitleitung 22', im Allgemeinen fünf Volt oder die Massespannung, auf. Das Aktivierungssignal am Knoten 30 schaltet eine Schaltungsanordnung im Leseverstärker 26 ein, um den Spannungsvergleich zu bewerkstelligen. Die Speicherzelle 12 ist typischerweise Teil eines in Fig. 4 nicht dargestellten Speicherarrays, das in Zeilen und Spalten angeordnet ist.

Es wird nun auf die Fig. 5A - C Bezug genommen, in denen ein erstes alternatives "Modifiziertes-nur-aufwärts"(MUP = modified up)-Leseverfahren mit drei kombinierten Timing/Hysteresediagrammen veranschaulicht ist. Fig. 5A enthält ein Timingdiagramm einer ferroelektrischen Speicherzelle 12 im Datenzustand logisch eins und mit einem Anfangszustand von fünf Volt am internen Knoten 15. Das Timingdiagramm der Fig. 5A enthält die Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). In Fig. 5A ist auch ein entsprechendes Hystereseschleife-Diagramm enthalten, das die Polarisationszustände des ferroelektrischen Kondensators 16 veranschaulicht. Das Timingdiagramm der Fig. 5A ist an verschiedenen Zeitpunkten mit t1 bis t5 markiert. Dieselben Zeitpunktsmarkierungen sind im entsprechenden Hystereseschleifediagramm verwendet, um das Verhalten der ferroelektrischen Speicherzelle 12 während des ersten modifizierten Nur-aufwärts-Leseverfahrens zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wort- und die Plattenleitung der ferroelektrischen Speicherzelle 12 beide auf null Volt gesetzt und die Bitleitung wird auf fünf Volt vorab-geladen. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Zustand logisch eins, der auch im entsprechenden Hysteresediagramm veranschaulicht ist. Der Punkt t1 liegt im unteren linken Teil der Hysteresekurve, und er repräsentiert, entsprechend der Übereinkunft, den Zustand logisch eins der Speicherzelle 12. Zu einem Zeitpunkt t2 wird die Wortleitung 22' von der Anfangsspannung für logisch null auf eine hochgeladene Spannung für logisch eins umgestuft. Nur eine Änderung der Spannung auf der Wortleitung 20 ändert den Ort des Betriebspunkts im Hysteresediagramm nicht, der auch mit t2 markiert ist. Zu einem Zeitpunkt t3 wird die Plattenleitung durch einen Impuls in positiver Richtung auf die Spannung für logisch eins gepulst, und auf der Bitleitung 22' baut sich eine Spannung auf. Es wird darauf hingewiesen, dass die inkrementelle Bitleitungsspannung die Spannung auf der Bitleitung 22' auch einen höheren Wert bringt, als es der Nennbetriebsspannung von fünf Volt entspricht. Der Arbeitspunkt im Hysteresediagramm bewegt sich von t1, t2 auf t3 (der eine angelegte positive Spannung und die entsprechende inkrementelle positive Spannung auf der Bitleitung 22' repräsentiert). Zwischen den Zeitpunkten t3 und t4 wird das Leseverstärkersignal aktiviert, und die Spannung auf der Bitleitung 22 wird zu einer vollständigen Spannung für logisch eins, im Vergleich mit einer geeignet ausgewählten Bezugsspannung VR, aufgelöst. Zum Zeitpunkt t4 sind daher die Spannungen der Wortleitung 20', der Plattenleitung 18 und der Bitleitung 22' alle hoch. Dieser Betriebszustand entspricht dem Anliegen von null Volt am ferroelektrischen Kondensator 16, was im Hysteresediagramm ebenfalls veranschaulicht und mit t4 markiert ist. Zu einem Zeitpunkt t5 ist der ursprüngliche Datenwert wiederhergestellt und in der Zelle verbleibt eine lineare oder DRAM-Ladung. Im Verlauf der Zeit leckt jedoch die DRAM-Ladung aus und die Spannung am internen Knoten 15 fällt, was den Arbeitspunkt zu t4 im Hystereseschleife-Diagramm verschiebt, der auch der anfängliche Arbeitspunkt t1 beim Ausführungsbeispiel der Fig. 5C ist.

Fig. 5B enthält ein Timingdiagramm für eine ferroelektrische Speicherzelle 12 mit dem Datenzustand logisch null und dem Anfangszustand von null Volt am internen Knoten 15, erneut im modifizierten Nur-aufwärts-Lesemodus. Das Timingdiagramm der Fig. 5B enthält auch Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Das Timingdiagramm der Fig. 5B enthält mit t1 bis t7 markierte Zeitpunkte, die auch im entsprechenden Hystereseschleife- Diagramm verwendet sind, um das Verhalten der ferroelektrischen Speicherzelle 12 während des modifizierten Nur-aufwärts-Leseverfahrens zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wort- und Plattenleitung der ferroelektrischen Speicherzelle 12 erneut auf null Volt gesetzt, wobei die Bitleitung auf fünf Volt vorabgeladen wird. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Zustand logisch null, der auch im entsprechenden Hysteresediagramm veranschaulicht ist. Der übereinkunft entsprechend befindet sich der Punkt t1 auf der positiven Q-Achse, um den Zustand logisch null der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20 von der Anfangsspannung für logisch null auf eine Spannung für logisch eins umgestuft. Wenn sich die Spannung der Wortleitung 20 ändert, ändert dies in diesem Fall den Ort des mit t2 markierten Arbeitspunkt im Hysteresediagramm, da die Spannung auf der Bitleitung 22' fällt.

Zu einem Zeitpunkt t3 wird die Plattenleitung durch einen Impuls in positiver Richtung auf die Spannung für logisch null gepulst, und auf der Bitleitung 22' baut sich eine zusätzliche Spannung auf. Der Arbeitspunkt im Hysteresediagramm bewegt sich von t1 auf t2 auf t3 (wobei er wiederum die Änderungen der Spannungen auf der Wort-, der Platten- und der Bitleitung repräsentiert). Zwischen Zeitpunkten t3 und t4 wird das Leseverstärkersignal aktiviert und die Spannung auf der Bitleitung 22 wird zu einer vollständigen Spannung für logisch null, im Vergleich mit einer geeignet ausgewählten Bezugsspannung VR, aufgelöst. Zum Zeitpunkt t4 sind daher die Spannungen auf der Wortleitung 20 und der Plattenleitung 18 hoch, und die Spannung auf der Bitleitung 22' ist niedrig. Dieser Betriebszustand entspricht dem Anliegen einer vollständigen Logikspannung am ferroelektrischen Kondensator 16, was im Hysteresediagramm ebenfalls veranschaulicht und mit t4 markiert ist. Zu einem Zeitpunkt t5 wird die Plattenleitung auf den Pegel für logisch null zurückgestellt, und es ist der ursprüngliche Arbeitspunkt wiederhergestellt.

Fig. 5C enthält ein Timingdiagramm einer ferroelektrischen Speicherzelle 12 mit dem Datenzustand logisch null und einem Anfangszustand von null Volt am internen Knoten 15. Das Timingdiagramm der Fig. 5C enthält Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Auch ist in Fig. 5C ein entsprechendes Hystereseschleife-Diagramm zum Veranschaulichen der Polarisationszustände des ferroelektrischen Kondensators 16 enthalten. Das Timingdiagramm der Fig. 5C ist an verschiedenen Zeitpunkten t1 bis t5 markiert. Dieselben Zeitpunktsmarkierungen sind im entsprechenden Hystereseschleife-Diagramm verwendet, um das Verhalten der ferroelektrischen Speicherzelle 12 während des ersten modifizierten Nur-aufwärts-Leseverfahrens veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wort- und die Plattenleitung der ferroelektrischen Speicherzelle 12 beide auf null Volt gesetzt, und die Bitleitung wird auf fünf Volt vorab-geladen. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Zustand logisch eins, der auch im entsprechenden Hysteresediagramm veranschaulicht ist. Gemäß der Übereinkunft liegt der Punkt t1 auf der negativen "Q"-Achse, um den Zustand logisch eins der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 22' von der anfänglichen Spannung für logisch null auf eine hochgeladene Spannung für logisch eins umgestuft. Das Ändern der Spannung auf der Wortleitung 20' ändert in diesem Fall auch den Ort des Arbeitspunkts im Hysteresediagramm; der ebenfalls mit t2 markiert ist (auf Grund der geringen Abnahme der Bitleitungsspannung). Zu einem Zeitpunkt t3 wird die Plattenleitung durch einen Impuls in positiver Richtung auf eine Spannung für logisch eins gepulst, und es werden die ursprüngliche Bitleitungsspannung und der Arbeitspunkt wiederhergestellt. Zwischen Zeitpunkten t3 und t4 wird das Leseverstärkersignal aktiviert, und die Spannung auf der Bitleitung 22 wird zu einer vollständigen Spannung für logisch eins, im Vergleich mit einer geeignet ausgewählen Bezugsspannung VR, aufgelöst. Zum Zeitpunkt t4 sind daher die Spannungen auf der Wortleitung 20', der Plattenleitung 18 und der Bitleitung 22' alle hoch. Dieser Betriebszustand entspricht dem Anliegen von null Volt am ferroelektrischen Kondensator 16, was auch im Hysteresediagramm veranschaulicht und mit t4 markiert ist. Zu einem Zeitpunkt t5 ist der ursprüngliche Datenzustand wiederhergestellt, und in der Zelle verbleiben lineare oder DRAM-Ladungen. Im Verlauf der Zeit leckt jedoch die DRAM-Ladung aus und die Spannung am internen Knoten 15 fällt, und es wird der anfängliche Arbeitspunkt t1 auf der Hystereseschleife wiederhergestellt.

Es wird nun auf die Fig. 6A - C Bezug genommen, in denen in drei kombinierten Timing/Hysterese-Diagrammen ein zweites alternatives "Modifiziertes-nur-aufwärts"(MUP)-Leseverfahren veranschaulicht ist. Fig. 6A enthält ein Timingdiagramm der ferroelektrischen Speicherzelle 12 mit dem Datenzustand logisch eins und einem Anfangszustand von fünf Volt am internen Knoten 15. Das Timingdiagramm der Fig. 6A enthält Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). In Fig. 6A ist auch ein Hystereseschleife-Diagramm enthalten, das die Polarisationszustände des ferroelektrischen Kondensators 16 veranschaulicht. Das Timingdiagramm der Fig. 6A ist an verschiedenen Zeitpunkten mit t1 bis t5 markiert. Dieselben Zeitpunktsmarkierungen sind im entsprechenden Hystereseschleife-Diagramm dazu verwendet, das Verhalten der ferroelektrischen Speicherzelle 12 während des zweiten modifizierten Nur-aufwärts- Leseverfahrens zu veranschaulichen.

Zu einem Zeitpunkt t1 werden die Wort- und die Plattenleitung der ferroelektrischen Speicherzelle 12 beide auf null Volt gesetzt und die Bitleitung wird auf fünf Volt vorab-geladen. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Logikzustand eins, der auch im entsprechenden Hysteresediagramm veranschaulicht ist. Entsprechend der Übereinkunft befindet sich der Punkt t1 auf der negativen "Q"-Achse, um den Logikzustand eins der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20' von der anfänglichen Spannung für logisch null auf eine hochgeladene Spannung für logisch eins umgestuft. Wenn sich nur die Spannung auf der Wortleitung 20 ändert, ändert sich der Ort des Arbeitspunkts im Hysteresediagramm, der ebenfalls mit t2 markiert ist, nicht. Zwischen den Zeitpunkten t2 und t3 wird das Leseverstärkersignal aktiviert und die Spannung auf der Bitleitung 22 wird zu einer vollständigen Spannung für logisch eins, im Vergleich mit einer geeignet ausgewählen Bezugsspannung VR, aufgelöst. Zum Zeitpunkt t3 sind daher die Spannungen auf der Wortleitung 20' und der Bitleitung 22' hoch, wohingegen die Spannung auf der Plattenleitung 18 niedrig ist. Dieser Betriebszustand entspricht dem Anliegen eines vollständigen Logikpegels am ferroelektrischen Kondensator 16, was im Hysteresediagramm ebenfalls veranschaulicht und t3 markiert ist (wobei es sich auch um den anfänglichen Arbeitspunkt handelt). Zu einem Zeitpunkt t4 wird die Plattenleitung auf hoch gepulst, falls dies erwünscht ist, was dazu führt, dass am ferroelektrischen Kondensator 16 keine Spannung anliegt. Zu einem Zeitpunkt t5 ist die Plattenleitung auf die Spannung für logisch null wiederhergestellt und es ist der ursprüngliche Arbeitspunkt t1 im Hystereseschleife-Diagramm wiederhergestellt.

Fig. 6B enthält ein Timingdiagramm für eine ferroelektrische Speicherzelle 12 mit dem Datenzustand logisch null und dem Anfangszustand null Volt am internen Knoten 15, erneut im zweiten modifizierten Nur-aufwärts-Lesemodus. Das Timingdiagramm der Fig. 6B enthält auch Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Das Timingdiagramm der Fig. 5B enthält mit t1 bis t5 markierte Zeitpunkte, die auch im entsprechenden Hystereseschleife-Diagramm dazu verwendet sind, das Verhalten der ferroelektrischen Speicherzelle 12 während des modifizierten Nur-aufwärts-Leseverfahrens zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wort- und die Plattenleitungen der ferroelektrischen Speicherzelle 12 erneut auf null Volt gesetzt, wobei die Bitleitung auf fünf Volt vorab-geladen wird. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Logikzustand null, was auch im entsprechenden Hysteresediagramm veranschaulicht ist. Entsprechend der Übereinkunft befindet sich der Punkt t1 auf der positiven Q-Achse, um den Logikzustand null der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20 von der anfänglichen Spannung für logisch null auf eine Spannung für logisch eins umgestuft. Das Ändern der Spannung auf der Wortleitung 20 ändert in diesem Fall den Ort des mit t2 markierten Arbeitspunkts im Hysteresediagramm, da die Spannung auf der Bitleitung 22' gesenkt ist. Zwischen den Zeitpunkten t2 und t3 wird das Leseverstärkersignal aktiviert, und die Spannung auf der Bitleitung 22 wird zu einer vollständigen Spannung für logisch null, im Vergleich mit einer geeignet ausgewählten Bezugsspannung VR, aufgelöst. Zu einem Zeitpunkt t4 wird die Plattenleitung auf hoch gepulst, falls dies erwünscht ist, was zu einer vollständigen Logikspannung ferroelektrischen Kondensator 16 führt. Zu einem Zeitpunkt t5 ist die Plattenleitung auf die Spannung für logisch null wiederhergestellt und es ist der ursprüngliche Arbeitspunkt bei t1 im Hystereseschleife-Diagramm wiederhergestellt. Zu einem auf t5 folgenden Zeitpunkt wird die Bitleitungsspannung erneut auf fünf Volt vorab-geladen.

Fig. 6C enthält ein Timingdiagramm für eine ferroelektrische Speicherzelle 12 mit dem Datenzustand logisch eins und einem Anfangszustand von null Volt am internen Knoten 15. Das Timingdiagramm der Fig. 6C enthält Signalverläufe für die Wortleitung (WL), die Plattenleitung (PL) und die Bitleitung (BL). Auch ist in Fig. 6C ein entsprechendes Hystereseschleifediagramm zum Veranschaulichen der Polarisationszustände des ferroelektrischen Kondensators 16 enthalten. Das Timingdiagramm der Fig. 6C ist an verschiedenen Zeitpunkten mit t1 bis t5 markiert. Dieselben Zeitpunktsmarkierungen sind im entsprechenden Hystereseschleife-Diagramm dazu verwendet, das Verhalten der ferroelektrischen Speicherzelle 12 während des zweiten modifizierten Nur-aufwärts-Leseschemas zu veranschaulichen.

Zu einem Anfangszeitpunkt t1 werden die Wort- und die Plattenleitung der ferroelektrischen Speicherzelle 12 beide auf null Volt gesetzt, und die Bitleitung wird auf fünf Volt vorab-geladen. Zum Anfangszeitpunkt t1 befindet sich die Speicherzelle 12 im Logikzustand eins, was auch im entsprechenden Hysteresediagramm veranschaulicht ist. Der Übereinkunft entsprechend befindet sich der Punkt t1 auf der negativen "Q"-Achse, um den Zustand logisch eins der Speicherzelle 12 zu repräsentieren. Zu einem Zeitpunkt t2 wird die Wortleitung 20' von der Anfangsspannung für logisch null auf eine hochgeladene Spannung für logisch eins umgestuft. Das Ändern der Spannung auf der Wortleitung 20' ändert in diesem Fall auch den Ort des mit t2 markierten Arbeitspunkts im Hysteresediagramm (auf Grund der geringen Abnahme der Bitleitungsspannung). Zwischen den Zeitpunkten t2 und t3 wird das Leseverstärkersignal aktiviert, und die Spannung auf der Bitleitung 22 wird zu einer vollständigen Spannung für logisch eins, im Vergleich mit einer geeignet ausgewählten Bezugsspannung VR, aufgelöst. Zum Zeitpunkt t3 sind daher die Spannungen auf der Wortleitung 20' und der Bitleitung 22' hoch, und die Spannung auf der Plattenleitung 18 ist niedrig. Dieser Betriebszustand entspricht dem Anliegen einer vollständigen Logikspannung am elektrischen Kondensator 16, was auch im Hysteresediagramm veranschaulicht und mit t3 markiert ist. Zu einem Zeitpunkt t4 wird die Plattenleitung auf hoch gepulst, falls dies erwünscht ist, was zu null Volt am ferroelektrischen Kondensator 16 führt. Zu einem Zeitpunkt t5 ist die Plattenleitung auf die Spannung für logisch null wiederhergestellt und die vollständige Logikspannung liegt am ferroelektrischen Kondensator 16 an. Zum Zeitpunkt t5 ist der ursprüngliche Datenzustand wiederhergestellt und in der Zelle verbleiben lineare oder DRAM-Ladungen. Im Verlauf der Zeit leckt jedoch die DRAM-Leitung aus und die Spannung am internen Knoten 15 hält, und es ist der anfängliche Arbeitspunkt t1 auf der Hystereseschleife wiederhergestellt.

Es ist zu beachten, dass die vorstehend beschriebenen Verfahren dazu führen können, dass die Bitleitungen positiver als die Versorgungsspannung werden; siehe hierzu insbesondere Fig. 5A zum Zeitpunkt t3. Eine derartige Spannungsauslenkung kann bei in Durchlassrichtung vorgespannten Transistorübergängen Probleme erzeugen und zum Injizieren eines Stroms in das Substrat einer integrierten Speicherschaltung führen kann. Um diese Möglichkeit zu vermeiden, werden zwei Lösungen vorgeschlagen. In Fig. 7 ist ein Teil 40 einer integrierten Speicherschaltung mit einem Siliciumsubstrat 52, einem n-Graben oder n-Wanne 44 und einem n&spplus;-Kontakt 56 mit entsprechendem Knoten 58 dargestellt. In der n-Wanne 44 ist ein p-Kanal-Transistor mit p&spplus;-Source/Drain-Diffusionsbereichen 46 und entsprechenden Knoten 48 ausgebildet. Ein Gateoxid 50, eine Gateelektrode 52 und ein entsprechender Knoten 54 vervollständigen diesen p-Kanal-Transistor. Der Knoten 58 in Fig. 7 wird auf eine VCC&spplus;-Spannung vorgespannt, die positiver als der größte positive Ausschlag der Bitleitung 22' ist. Wenn z. B. der positivste Bitleitungsausschlag 5,5 Volt beträgt, würde die Spannung am Knoten 58 mindestens 5,5 Volt betragen. Auf diese Weise kann gewährleistet werden, dass kein Übergang innerhalb der integrierten Schaltung in unerwünschter Weise in Durchlassrichtung vorgespannt wird, und es wird kein Strom in das Substrat injiziert. Es können herkömmliche Leseverstärker mit einer p-Kanal-Lade/Pullup-Schaltung verwendet werden.

In Fig. 8 ist eine alternative vorgeschlagene Lösung dargestellt. Ein Leseverstärker 60 verfügt über zwei n-Kanal- Transistoren 66 und 68, die kreuzweise verbunden sind, um eine Latchstufe zu bilden, die ihrerseits mit komplementären Bitleitungen 62 und 64 verbunden ist. Eine n-Kanal-Lade/Pullup-Schaltung 70 enthält nur n-Kanal-Transistoren, so dass das Problem von in Durchlassrichtung vorgespannten Übergängen und der Injektion eines Substratstroms vermieden ist.

Nachdem die Prinzipien der Erfindung durch ein bevorzugten Ausführungsbeispiel derselben beschrieben wurden, ist vom Fachmann zu beachten, dass die Erfindung hinsichtlich der Anordnung und Einzelheiten modifiziert werden kann, ohne von derartigen Prinzipien abzuweichen. Zum Beispiel funktioniert das vorstehend beschriebene Verfahren gleich gut bei einer ferroelektrischen 1-Transistor-1-Kondensator-Speicherzelle mit einzelner Bitleitung oder einer ferroelektrischen 2- Transistor-2-Kondensator-Speicherzelle mit Differenzbitleitung.


Anspruch[de]

1. Leseverfahren für eine ferroelektrische Speicherzelle mit einer Platten-Leitung (18), einer Wortleitung (20') und einer Bitleitung (22'), wobei die Bitleitung (22') mit einem Leseverstärker (26) verbunden ist, und wobei das Verfahren folgende Schritte aufweist:

Vorspannen aller N-Gräben (44) in dem Leseverstärker (26) auf eine größere Spannung (VCC+) als die am stärksten positive Spannungsauslenkung der Bitleitung (22'),

Vorladen der Bitleitung (22') auf eine Spannung für eine logische Eins,

Setzen der Wortleitung und der Plattenleitung (20', 18) auf eine anfängliche Spannung für eine logische Null,

Umstufen der Wortleitung (20') von der anfänglichen Spannung für eine logische Null auf die Spannung für eine logische Eins,

Umstufen der Platten-Leitung (18) von der anfänglichen Spannung für eine logische Null auf die Spannung für eine logische Eins,

Aktivieren des Leseverstärkers (26), um eine sich auf der Bitleitung (22') entwickelnde Spannung auf eine volle logische Spannung aufzulösen, während sich die Wortleitung und die Plattenleitung (20', 18) bei der Spannung für eine logische Eins befinden, und

Zurückführen der Wortleitung und der Plattenleitung (20', 18) auf die anfängliche Spannung für eine logische lull.

2. Verfahren nach Anspruch 1, wobei der Schritt zum Umstufen der Spannung für die Wortleitung (20') von der anfänglichen Spannung für eine logische Null auf die Spannung für eine logische Eins den Schritt des Umstufens der Spannung der Wortleitung (20') von der anfänglichen Spannung für eine logische Null auf eine hochgeladene Spannung für eine logische Eins, die größer als die Spannung für eine logische Eins ist, beinhaltet.

3. Verfahren nach Anspruch 1 mit einem Schritt zum Verbinden der Bitleitung (22') mit einem Leseverstärker (26), der Lediglich aus N-Kanal-Transistoren (66, 68) besteht.

4. Leseverfahren für eine ferroelektrische Speicherzelle mit einer Plattenleitung, einer Wortleitung und einer Bitleitung, wobei die Bitleitung mit einem Leseverstärker verbunden ist und das Verfahren die folgenden Schritte aufweist:

Vorspannen aller N-Gräben (44) in dem Leseverstärker auf eine größere Spannung (VCC+) als die am stärksten positive Spannungsauslenkung der Bitleitung (22'),

Vorladen der Bitleitung (22') auf eine Spannung für eine logische Eins,

Setzen der Wortleitung und der Plattenleitung (20', 18) auf eine anfängliche Spannung für eine logische Null,

Umstufen der Wortleitung (20') von der anfänglichen Spannung für eine logische Null auf die Spannung für eine logische Eins,

Aktivieren des Leseverstärkers (26), um eine sich auf der Bitleitung (22') entwickelnde Spannung auf eine volle logische Spannung aufzulösen, während sich die Wortleitung (20) bei der Spannung für eine logische Eins und die Plattenleitung (18) bei der Spannung für eine logische Null befinden,

Beaufschlagen der Platten-Leitung (18) mit einem Impuls positiver Richtung, und

Rückführen der Wortleitung (20') auf die anfängliche Spannung für eine logische Null.

5. Verfahren nach Anspruch 4, wobei der Schritt zum Umstuen der Spannung der Wortleitung (20') von der anfänglichen Spannung für eine logische Null auf die Spannung für eine logische Eins einen Schritt zum Umstufen der Spannung der Wortleitung (20') von der anfänglichen Spannung für eine logische Null auf eine hochgeladene Spannung für eine logische Eins, die größer als die Spannung für eine logische Eins ist, beinhaltet.

6. Verfahren nach Anspruch 4 mit einem Schritt zum Verbinden der Bitleitung mit einem Leseverstärker (26), der lediglich aus N-Kanal-Transistoren (66, 18) besteht.







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