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Dokumentenidentifikation DE10010456A1 20.09.2001
Titel Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Kandolf, Helmut, 81669 München, DE;
Röhr, Thomas, Dr., 82178 Puchheim, DE;
Hoenigschmid, Heinz, 82319 Starnberg, DE;
Lammers, Stefan, 81739 München, DE
Vertreter Patentanwälte MÜLLER & HOFFMANN, 81667 München
DE-Anmeldedatum 03.03.2000
DE-Aktenzeichen 10010456
Offenlegungstag 20.09.2001
Veröffentlichungstag im Patentblatt 20.09.2001
IPC-Hauptklasse G11C 11/22
IPC-Nebenklasse G11C 5/14   
Zusammenfassung Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern, dadurch gekennzeichnet, dass mit logisch "0" und logisch "1" beaufschlagte Referenzzellen (R1, R2) am Ende der Wortleitung (WLT, WLC) entlang einer Referenzbitleitung (BLT, BLC) angeordnet sind.

Beschreibung[de]

Die Erfindung betrifft eine Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern.

Um bei Speichern die gespeicherte Information auszulesen und hinsichtlich ihres Informationsgehalts zu bewerten, wird neben dem eigentlichen Signal noch eine Referenzspannung benötigt. Bei DRAM-Speicherbausteinen ergibt sich die Referenzspannung automatisch aus der auf eine Mittenspannung VBLEQ vorgeladenen Bitleitung BL. Dieser Sachverhalt ist in den Impulsdiagrammen der beiliegenden Fig. 1A und 1B jeweils für eine logische "1" und eine logische "0" dargestellt.

Bei ferroelektrischen Speichern hingegen bewirkt sowohl eine logische "0" als auch eine logische "1" des Informationssignals einen Anstieg der Bitleitungsspannung, so dass das Referenzniveau für den zum Auslesen verwendeten Differenzverstärker generiert werden muss.

Die Impulszeitdiagramme der beiliegenden Fig. 2A und 2B veranschaulichen jeweils die Verhältnisse für eine logische "0" und eine logische "1" auf der Bitleitung. Die zu erzeugende Referenzspannung URef muss so generiert werden, dass sie etwa in der Mitte zwischen den Spannungsniveaus für die logische "0" und die logische "1" liegt.

Bekannte Lösungen sind in "1999 Symposium an VLSI Circuits", Seite 97, ff beschrieben, bei denen a) die Referenzspannung entweder über eine externe Spannungsquelle eingespeist oder b) über ein paar von Dummyzellen am Ende der Bitleitung erzeugt wird.

Die im Stand der Technik vorgeschlagenen Lösungen haben folgende Nachteile:

  • 1. 1.) Ein Spannungsgenerator verhält sich bei technologischen Schwankungen anders als Speicherzellen und kann somit nicht die optimale Spannung erzielen.
  • 2. 2.) Referenz- oder Dummyzellen auf der Bitleitung können durch eine Vielzahl von Zugriffen anders altern als die eigentlichen Speicherzellen. Im schlimmsten Fall kann es vorkommen, dass auf die Referenz- oder Dummyzelle 1015 mal zugegriffen wird und danach die erzeugte Referenzspannung mit einer noch nicht benutzten Speicherzelle verglichen wird.

Es ist deshalb Aufgabe der Erfindung, eine Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern anzugeben, die zum einen unempfindlich auf technologische Schwankungen und zum andern bezogen auf die Speicherzellen in seinen Alterungsbedingungen ausgeglichen ist.

Durch die vorgeschlagene Lösung, bei der die Referenzzellen zur Erzeugung der Referenzspannung am Ende der Wortleitung entlang einer Referenzbitleitung angeordnet sind, lässt sich eine gleiche Anzahl von Zugriffen auf die Referenzzellen wie auf die eigentlichen Speicherzellen verwirklichen und somit für die die Referenzspannung generierenden Referenzzellen gleiche Alterungsbedingungen herstellen, wie für den übrigen ferroelektrischen Speicher.

Bei einem vorteilhaften Ausführungsbeispiel sind für einen "selective read"-Speicher, bei dem eine "pulsed plate" parallel zur Bitleitung angeordnet ist, und bei dem nur 8 Bits pro aktiver Wortleitung gelesen werden, jeweils eine Referenzzelle für eine logische "0" und eine logische "1" jeweils an der wahren Wortleitung und der komplementären Wortleitung angeordnet. Das erfindungsgemäß vorgeschlagene Konzept lässt sich jedoch auch für VDD/2 als auch bei "pulsed plate" parallel zur Wortleitung anwenden.

Der Kern der vorliegenden Erfindung liegt somit in der Kombination der Maßnahmen, einerseits Referenzzellen zur Erzeugung der Referenzspannung zu verwenden, um technologische Schwankungen richtig abzubilden und des weiteren diese Referenzzellen entlang der Wortleitung anzuordnen, so dass sie genauso oft angesprochen werden wie die eigentlichen Speicherzellen.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Impulszeitdiagramm zur Erläuterung der Referenzspannungserzeugung bei DRAMs,

Fig. 2 ein Impulszeitdiagramm zur Erläuterung der Referenzspannungslage bei ferroelektrischen Speichern,

Fig. 3 ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern und

Fig. 4A, B, C Impulszeitdiagramme zur Erläuterung der Funktion der in Fig. 3 gezeigten Schaltung.

Die Impulsdiagramme der Fig. 1 und 2 sind bereits erläutert worden.

Fig. 3 zeigt beispielhaft eine Schaltungsanordnung eines ferroelektrischen Speichers in MOS-Technologie, bei dem eine "pulsed plate" PL <0> parallel zur Bitleitung angeordnet ist und der einen "selective read"-Speicher bildet, bei dem nur 8 bits pro aktiver Wortleitung ausgelesen werden. In Fig. 3 ist beispielhaft angenommen, dass in der ersten Zelle ganz links eine "1" gespeichert ist. Am Ende jeder Wortleitung WLT, WLC sind Referenz- oder Dummyzellen R1T, R2T und R1C, R2C angeordnet. Diese Referenzzellen sind jeweils entlang einer Referenzbitleitung BLTREF1, BLTREF2, BLCREF1, BLCREF2 angeordnet. Die Referenzzellen R1T, R2T werden mit dem Taktsignal φ1 über einen ersten MOS-Schalter S1 miteinander kurzgeschlossen und mit der Wortleitung WLT verbunden. Die Referenzzellen R1C und R2C werden über einen zweiten MOS- Schalter S2 mit dem Taktsignal φ2 miteinander kurzgeschlossen. Durch diese Verbindung entsteht auf der Bitleitung BL jeweils die gewünschte Referenzspannung. Die Wortleitung aktiviert die Speicherzelle, wird jedoch nicht mit der Bitleitung verbunden.

Die Impulszeitdiagramme in Fig. 4A, B und C zeigen jeweils Signale, die in der in Fig. 3 gezeigten Schaltungsanordnung mit der erfindungsgemäßen Referenzspannungserzeugung auftreten. Der Vorgang beginnt zum Zeitpunkt t1 (Fig. 4B) mit der Vorderflanke des Wortleitungssignals WLT. Nach einer gewissen Zeitverzögerung geht MUX C tief, danach kommt die Vorderflanke des Taktsignals φ1, der den MOS-Schalter S1 durchschaltet, und damit die beiden Referenzzellen R1T und R2T durch die Dummybitleitung miteinander verbindet.

Der linke Teil der Fig. 4C zeigt das Informationssignal "1" auf der wahren Bitleitung BLT und die mit Hilfe der erfindungsgemäßen Referenzzellen R1T und R2T erzeugte Referenzspannung während der Zeit des Taktes φ1.


Anspruch[de]
  1. 1. Vorrichtung zur Referenzspannungserzeugung bei ferroelektrischen Speichern, dadurch gekennzeichnet, dass mit logisch "0" und logisch "1" beaufschlagte Referenzzellen (R1, R2) am Ende der Wortleitung (WLT, WLC) entlang einer Referenzbitleitung (BLT, BLC) angeordnet sind.
  2. 2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass bei einem "selective read"-Speicher, bei dem eine "pulsed plate" (PPL) parallel zur Bitleitung (BL) angeordnet ist, eine Referenzzelle (R1T, R2T und R1C und R2C) jeweils für eine logische "0" und eine logische "1" mit der wahren Wortleitung (WLT) und der komplementären Wortleitung (WLC) gekoppelt sind.
  3. 3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die mit der wahren Wortleitung (WLT) gekoppelten Referenzzellen (R1T, R2T) mit einem ersten Taktsignal (φ1), mit dem die komplementäre Bitleitung (BLC) getaktet wird, und die mit der komplementären Wortleitung (WLC) verbundenen Referenzzellen (R1C, R2C) mit einem zweiten Taktsignal (φ2), mit dem die wahre Bitleitung (BLT) getaktet wird, über jeweils einen MOS- Schalter (S1, S2) miteinander kurzgeschlossen werden.






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