PatentDe  


Dokumentenidentifikation DE10016726A1 18.10.2001
Titel Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Röhr, Thomas, Dr., 82178 Puchheim, DE;
Hoenigschmid, Heinz, 82319 Starnberg, DE
Vertreter Patentanwälte MÜLLER & HOFFMANN, 81667 München
DE-Anmeldedatum 04.04.2000
DE-Aktenzeichen 10016726
Offenlegungstag 18.10.2001
Veröffentlichungstag im Patentblatt 18.10.2001
IPC-Hauptklasse G11C 11/22
Zusammenfassung Die Erfindung betrifft ein Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung, die eine Vielzahl von Speicherzellen aufweist, die jeweils mindestens einen Auswahltransistor, einen Speicherkondensator (C) und einen parallel zum Speicherkondensator (C) liegenden Kurzschlusstransistor (SH) aufweisen, der nach einem Lese- oder Schreibvorgang, bei dem die Speicherzellen oder Wortleitungen (WL0, WL1 usw.) und über Bitleitungen (BL) angesteuert werden, angesteuert wird und dabei die Elektroden (BE, TE) des Speicherkondensators (C) kurzschließt, und ist dadurch gekennzeichnet, dass jede Ansteuerphase (STB) des Kurzschlusstransistors zeitlich mit dem PRE-Schritt zusammenfällt, während dem die Auswahltransistoren gesperrt sind.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung, die eine Vielzahl von Speicherzellen aufweist, die jeweils mindestens einen Auswahltransistor, einen Speicherkondensator und einen parallel zum Speicherkondensator liegenden Kurzschlusstransistor aufweisen, der nach einem Lese- oder Schreibvorgang, bei dem die Speicherzellen über Wortleitungen und über Bitleitungen angesteuert werden, angesteuert wird, und dabei die Elektroden des Speicherkondensators kurzschließt, sowie eine nach diesem Verfahren betriebene ferroelektrische Speicheranordnung.

Eine ferroelektrische Speicheranordnung, die mit einem derartigen Verfahren betrieben wird, ist aus der DE 198 32 994 (Siemens AG) bekannt. Mit dem bekannten Verfahren kann ein ferroelektrischer Speicher, der eine Vielzahl von Speicherzellen aufweist, im VDD/2-Betrieb ohne Refreshzyklen betrieben werden.

Allgemein besteht bei derartigen nichtflüchtigen Speichern, die als integrierte Schaltungen implementiert sind, die Gefahr, daß durch parasitäre Bauelemente Spannungsdifferenzen an den Elektroden von ferroelektrischen Speicherkondensatoren auftreten. Je nach Polarisation des Dielektrikums des Speicherkondensators und nach Polarität der Spannungsdifferenzen verstärken diese die Polarisation des Dielektrikums oder schwächen sie.

Im schlimmsten Fall kann es somit beim Lesen der Speicheranordnung zu einer Fehlbewertung der Information kommen, was einem Datenverlust entspricht.

Bei der in der oben genannten Druckschrift beschriebenen Speicheranordnung wird mit dem Kurzschlusstransistor, der parallel zum Speicherkondensator in jeder Speicherzelle vorgesehen ist, der Speicherknoten mit der oberen oder Topelektrodenplatte des Speicherkondensators verbunden und damit der Junction-Leckstrom des Speicherknotens ausgeglichen.

Die beiliegende Fig. 1 zeigt schematisch eine Schnittdarstellung durch eine mit einem solchen Kurzschlusstransistor ausgestattete bekannte Speicherzelle einer ferroelektrischen Speicheranordnung. Es ist deutlich, daß bei dieser beispielhaften Speicherzelle der Speicherkondensator C unter der Bitleitung BL gelegen ist. Der Speicherkondensator C weist eine obere Platte oder Topelektrode TE und eine untere Platte oder Bottomelektrode BE auf. Zwischen der oberen Platte TE und der unteren Platte BE des Speicherkondensators C befindet sich ein ferroelektrisches Dielektrikum D, beispielsweise aus PZT (Bleizirkoniumtitanat). In einem Halbleiterkörper, der z. B. ein P-Substrat ist, sind n+-leitende Zonen eindiffundiert, und über dem Substrat liegen zwischen den n+-leitenden Zonen Wortleitungen WL0, WL1, WL2, WL3, usw., die in der Schnittdarstellung der Fig. 1 senkrecht zur Papierebene verlaufen. Zwischen benachbarten Wortleitungen, in Fig. 1 zwischen WL0 und WL1; WL2 und WL3, bilden die n+-leitenden Zonen Common Nodes CN.

Ein Kurzschlusstransistor SH, der z. B. ein Feldeffekttransistor vom Verarmungstyp ist, liegt unter der Wortleitung WL2 zwischen dem Speicherknoten SN, der mit der unteren Kondensatorelektrode BE verbunden ist, und dem benachbarten n+ -Bereich, der mit der oberen Kondensatorelektrode BE verbunden ist. Bei Vorliegen eines entsprechenden Ansteuersignals verbindet der Kurzschlusstransistor SH die obere Kondensatorelektrode TE mit der unteren Kondensatorelektrode BE, d. h., er schließt die beiden Elektroden kurz. Über die gesamte Speicheranordnung betrachtet, kann ein Kurzschluss sämtlicher Speicherkondensatoren C den gesamten Junction-Leckstrom Ijct kompensieren.

Fig. 2 erläutert in Form eines Signal-Zeitdiagramms das in der obigen Druckschrift vorgeschlagene Verfahren für den VDD/2-Betrieb der ferroelektrischen Speicheranordnung mit Ausgleich des Junction-Leckstroms Ijct jedes Speicherknotens SN dar.

Beim Einschalten der Speicheranordnung befinden sich alle Wortleitungen WL auf Null Volt. Zuerst wird sodann in einer Phase STB eine allen Speicherkondensatoren C gemeinsame Elektrode, die mit TE des Kondensators C verbindbar oder verbunden ist, auf die Spannung VDD/2 hochgefahren, z. B. auf 0,9 Volt. Da nun die Einsatzspannung der Kurzschlusstransistoren SH entsprechend stark negativ gewählt ist, leiten diese Kurzschlusstransistoren SH auch dann noch, wenn die allen Speicherkondensatoren C gemeinsame Elektrode auf VDD/2 aufgeladen wurde. Somit sind während der Anfangsphase STB die beiden Elektroden sämtlicher ferroelektrischer Speicherkondensatoren C kurzgeschlossen. Dabei findet der erwähnte Ausgleich der Junction-Leckströme Ijct statt. Bei einer herkömmlichen 4M- Speicheranordnung fließt dabei ein Standby-Strom von



Istb1 = 222 . Ijct + 221 . Ijct (1)

In Gleichung (1) ist der erste Term bedingt durch die Speicherknoten SN und der zweite Term durch die Common Nodes CN.

Setzt man typische Werte der 256 M DRAM Technologie voraus (Ijct = 20 fA) so erhält man für den Standby-Strom



Istb1 = 125 nA.



Dieser den Speicherkondensator C kurzschließenden Phase STB folgt ein Prechargeschritt PRE, indem zunächst alle anzusprechenden BL auf Null Volt gelegt werden und die Auswahltransistoren gesperrt sind. Nach dem Prechargeschritt PRE erfolgt ein Zugriff zu gewählten Speicherzellen, z. B. zu dem in Fig. 1 dargestellten Speicherknoten SN. Dadurch, daß die entsprechende Wortleitung WL, also im Beispiel der Fig. 1 die Wortleitung WL1, von Null Volt auf die volle Versorgungsspannung VDD oder höher aufgeladen wird, werden die gewünschten ferroelektrischen Speicherkondensatoren C mit den entsprechenden Bitleitungen verbunden. Dadurch, daß die angesprochenen BL durch den Prechargeschritt PRE auf OV vorgeladen sind, kann ein Verschiebestrom durch den Ferrokondensator C fließen und ein Ladungsausgleich zwischen den selektierten ferroelektrischen Speicherkondensatoren und den zugehörigen Bitleitungen erfolgen. Dieser Schritt ist in Fig. 2 durch den Schritt READ symbolisiert Bevor dies aber geschieht, müssen die Gates der Kurzschlusstransistoren, die die selektierten ferroelektrischen Speicherkondensatoren C kurzschließen, abgeschaltet werden. Dies geschieht durch ein negatives Potential an der dem Kurzschlusstransistor SH entsprechenden Wortleitung, also im Beispiel der Fig. 1 an der Wortleitung WL2. Durch dieses negative Potential werden lediglich die gewünschten Feldeffekttransistoren vom Verarmungstyp abgeschaltet. Feldeffekttransistoren vom Anreicherungstyp, die ebenfalls mit der Wortleitung WL2 verbunden sind, waren bereits durch das Bereitschaftspotential im Preschritt abgeschaltet und werden durch das negative Potential nur noch hochohmiger gemacht.

Nach Bewerten des Lesesignals READ und dessen Verstärkung im Schritt SENSE wird die selektierte Wortleitung, also beispielsweise WL1, wieder auf Null Volt entladen, was die selektierten Speicherzellen wieder von den Bitleitungen BL abtrennt. Um den Kurzschluss der Elektroden des ferroelektrischen Speicherkondensators C wieder herzustellen, wird durch Entladen der dem Kurzschlusstransistor SH entsprechenden Wortleitung WL2 auf Null Volt der Kurzschlusstransistor SH eingeschaltet. Schließlich wird dann die Wortleitung WL1 auf Null Volt entladen, um die selektierten Speicherzellen wieder von den Bitleitungen BL zu trennen. Fig. 1 zeigt, daß außer dem Leckstrom Ijct auch ein Subthresholdleckstrom Isth in der Prechargephase PRE fließt, der jedoch geringer ist als der Junction-Leckstrom Ijct.

Es ist Aufgabe der Erfindung, ein Verfahren anzugeben, durch das der im Standby einer ferroelektrischen Speicheranordnung fließende Gesamtstandbystrom reduziert werden kann.

Der durch die Erfindung vorgeschlagene Verfahrensschritt liegt darin, bei einem ferroelektrischen im VDD/2-Betrieb betriebenen Speicher, der bereits eine Leckstromkompensation mittels des geschilderten Kurzschlusstransistors enthält, diesen auch zur Kompensation des Subthresholdleckstroms Isth zu verwenden.

Dabei wird der STB-Schritt mit dem Prechargeschritt PRE verknüpft, so daß jede Ansteuerphase des Kurzschlusstransistors, während der dieser den entsprechenden ferroelektrischen Speicherkondensator C kurzschließt, zeitlich mit dem Prechargeschritt zusammenfällt.

Da dadurch die herkömmlich zur Kompensation dienende STB- Phase im zeitlichen Ablauf vermieden wird, kann außer der Verringerung des Gesamtstandbystroms (um 30% bei einer 4M- Speicheranordnung) auch die Betriebsgeschwindigkeit der Speicheranordnung erhöht werden.

Sinngemäß kann das erfindungsgemäße Verfahren auch bei andersartigen Speichern, die eine Hysteresekennlinie haben, angewendet werden.

Das erfindungsgemäße Verfahren wird nachstehend bezogen auf ein in Fig. 3 dargestelltes Signalzeitdiagramm erläutert, welches das neue erfindungsgemäße Timing veranschaulicht. Gemäß Fig. 3 wird der Schritt STB, in dem die ferroelektrischen Speicherkondensatoren durch die Kurzschlusstransistoren kurz geschlossen werden, zeitlich mit dem Prechargeschritt PRE zusammengelegt, wodurch der separate STB-Schritt, wie er oben geschildert wurde, entfällt. Die weiteren zeitlichen Abläufe während eines Ansteuerzyklus einer Speicherzelle können mit denen des Standes der Technik, wie sie oben anhand der Fig. 1 und 2 erläutert würden, identisch sein.

Es ist zu erwähnen, daß die Struktur des Speicherarrays einer ferroelektrischen Speicheranordnung, bei der das erfindungsgemäße Verfahren durchführbar ist, dieselbe sein kann, wie sie in der eingangs erwähnten Druckschrift offenbart ist, und daß nur ein Steuerinterface für die Ausführung des erfindungsgemäßen Timings angepasst sein muss.

Während des mit dem Prechargeschritt zeitlich zusammenfallenden STB-Schritts fließt ein Subthresholdstrom Isth durch jeden gesperrten Auswahl- oder Arraytransistor, dennoch wird der gesamte Standby-Strom verringert, da Isth viel kleiner als Ijct ist, bei einer beispielhaft angenommen 4M-Speicheranordnung um 30%.

Die Zugriffszeit wird um die Zeitdauer der STB-Phase gemäß Fig. 2 verringert. Die nachstehende Gleichung (2) gibt den durch das erfindungsgemäße Verfahren ermöglichten Gesamtstandbystrom an



Istb2 = 222 . Ijct + 222 . Isth. (2)

Setzt man auch hier typische Werte der 256 M DRAM-Technologie voraus, so erhält man für den Gesamtstandbystrom



Istb2 = 85 nA.


Anspruch[de]
  1. 1. Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung, die eine Vielzahl von Speicherzellen aufweist, die jeweils mindestens einen Auswahltransistor, einen Speicherkondensator (C) und einen parallel zum Speicherkondensator (C) liegenden Kurzschlusstransistor (SH) aufweisen, der nach einem Lese- oder Schreibvorgang, bei dem die Speicherzellen über Wortleitungen (WL0, WL1, usw.) und über Bitleitungen (BL) angesteuert werden, angesteuert wird, und dabei die Elektroden (BE, TE) des Speicherkondensators (C) kurzschließt, dadurch gekennzeichnet, daß jede Ansteuerphase (STB) des Kurzschlusstransistors (SH) zeitlich mit dem Prechargeschritt (PRE) zusammenfällt, während dem die Auswahltransistoren gesperrt sind.
  2. 2. Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß nach der Auswahl von Speicherzellen die Ansteuerphase der entsprechenden Kurzschlusstransistoren (SH) dieser ausgewählten Speicherzellen durch ein negatives Potential an der entsprechenden Wortleitung jedes Kurzschlusstransistors (SH) (z. B. WL2) beendet wird.
  3. 3. Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß zum Wiederherstellen des Kurzschlusses der Elektroden (BE, TE) des ferroelektrischen Speicherkondensators (C) mit den selektierten Speicherzellen die Wortleitung (WL2), die mit dem entsprechenden Kurzschlusstransistor (SH) verbunden ist, wieder auf Null Volt entladen wird.
  4. 4. Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die obere Elektrode aller ferroelektrischer Speicherkondensatoren (C) mit einer gemeinsamen Elektrodenleitungen verbunden oder verbindbar ist.
  5. 5. Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Kurzschlusstransistoren (SH) an Source und Drain mit einer gemeinsamen Elektrode verbindbar sind.
  6. 6. Speicheranordnung mit Hystereseeigenschaft, insbesondere ferroelektrische Speicheranordnung, die zur Anwendung des Verfahrens nach einem der Ansprüche 1 bis 5 eingerichtet ist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com