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Dokumentenidentifikation DE10031947A1 24.01.2002
Titel Schaltungsanordnung zum Ausgleich unterschiedlicher Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Esterl, Robert, 81827 München, DE;
Manyoki, Zoltan, 81739 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 30.06.2000
DE-Aktenzeichen 10031947
Offenlegungstag 24.01.2002
Veröffentlichungstag im Patentblatt 24.01.2002
IPC-Hauptklasse G11C 11/22
IPC-Nebenklasse G11C 29/00   H01L 23/58   H01L 27/105   
Zusammenfassung Die Erfindung betrifft eine Schaltungsanordnung zum Ausgleich von unterschiedlichen Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen, bei der zwischen der Bitleitung und der Plateleitung ein Spannungsausgleichstransistor vorgesehen ist, der im Normalbetrieb der Halbleiterschaltung durch ein Steuersignal niederohmig schaltbar ist, um die unterschiedlichen Spannungen auf den Leitungen auszugleichen.

Beschreibung[de]

Die Erfindung betrifft eine Schaltungsanordnung zum Ausgleich von unterschiedlichen Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen, insbesondere der Bitleitungsspannung hohen Pegels auf der Bitleitung und der Plateleitungsspannung hohen Pegels auf der Plateleitung eines ferroelektrischen RAM-Speichers.

Bislang wird die Schreib- und die Lesespannung auf einer Plateleitung und Bitleitung eines ferroelektrischen RAM-Speichers durch ein Generatorsystem erzeugt, das die Plateleitung und die Bitleitung zu gleichen Teilen versorgt.

Wenn ein solcher Spannungsgenerator eine einzige Ausgangsspannung erzeugt, kann es mit hoher Wahrscheinlichkeit vorkommen, daß die über die getrennten Bitleitungen und Plateleitungen zu mehreren Speicherbänken oder -segmenten verteilten Spannungen an bestimmten Punkten oder bei bestimmten Betriebszuständen der Speicherschaltung differierende Pegel aufweisen, die z. B. im Testmodus detektiert werden können.

Es ist Aufgabe der Erfindung, eine einfache Schaltungsanordnung zum Ausgleich von unterschiedlichen Spannungen auf Leitungszügen in integrierten Halbleiterschaltungen, insbesondere der Bitleitungsspannung hohen Pegels und der Plateleitungsspannung hohen Pegels eines ferroelektrischen RAM-Speichers so anzugeben, daß sich die unterschiedlichen Spannungen (insbesondere Schreib- und Lesespannung) im Normalbetrieb ausgleichen und außerdem im Testmodus unabhängig voneinander bewerten lassen.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zwischen der Bitleitung und der Plateleitung ein Spannungsausgleichstransistor vorgesehen ist, der im Normalbetrieb der Halbleiterschaltung durch ein Steuersignal niederohmig schaltbar ist, um die unterschiedlichen Spannungen auf den Leitungen auszugleichen.

Der Spannungsausgleichstransistor kompensiert den unterschiedlichen Spannungspegel bei einem ferroelektrischen RAM- Speicher auf der Plate- und Bitleitung und kann im Testmodus hochohmig geschaltet werden, so daß dann ein getrenntes Detektieren der Plate- und Bitleitungsspannungen möglich ist.

Bevorzugt ist der Spannungsausgleichstransistor ein MOS-Transistor, der mit seinem Source- und Drainanschluß jeweils mit der Bitleitung und der Plateleitung verbunden ist und an dessen Gateanschluß das Steuersignal, d. h. im Normalbetrieb das invertierte Testmodesignal, anlegbar ist.

Auf diese Weise ist der Spannungsausgleichstransistor im Testmodus hochohmig schaltbar, so daß im Testmodus eine Trennung der Plate- und Bitleitungsspannung erreicht ist. Dadurch ist bei einem ferroelektrischen RAM-Speicher eine bessere Charakterisierung der ferroelektrischen Speicherzelle möglich.

Nachstehend wird ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung anhand der einzigen Zeichnungsfigur näher beschrieben.

Die Figur zeigt - teilweise als Blockschaltbild - eine in einem integrierten ferroelektrischen RAM-Speicher 10 vorgesehene erfindungsgemäße Schaltungsanordnung. Die über eine Bitleitung 1 zu verteilende Bitleitungsspannung hohen Pegels VBL_H und die über eine Plateleitung 2 zu verteilende Plateleitungsspannung hohen Pegels VPL_H werden von einem VBL_H- Generator 3 und einem davon separaten VPL-Generator 4 separat erzeugt. Der VBL_H-Generator 3 und der VPL-Generator 4 werden von einer externen Spannung Vext 7 und 8 gespeist.

Erfindungsgemäß ist ein Spannungsausgleichstransistor 5 vorgesehen, der im Normalbetrieb eine niederohmige Brücke zwischen der Bitleitung 1 und der Plateleitung 2 bildet und der im Testmodus durch ein seinem Steueranschluß 6 zugeführtes Signal TESTMODE hochohmig schaltbar ist, so daß im Testmodus die Plate- und Bitleitungsspannung getrennt sind. Dadurch lassen sich die Plateleitungsspannung und die Bitleitungsspannung getrennt detektieren und somit die mit der Bitleitung und der Plateleitung verbundene ferroelektrische Speicherzelle (in der Figur nicht gezeigt) besser charakterisieren.

Im Ausführungsbeispiel ist der Spannungsausgleichstransistor ein MOS-Transistor 5, der in der in der Figur dargestellten Weise mit seinem Source- und Drainanschluß jeweils an der Bitleitung 1 und der Plateleitung 2 angeschlossen ist. Der MOS-Transistor 5 erhält an seinem Gateanschluß im Normalbetrieb das invertierte Testmode-Signal TESTMODE-C und wird dadurch niederohmig geschaltet. Bezugszeichenliste 1 Bitleitung

2 Plateleitung

3 VBL_H-Generator

4 VPL-Generator

5 Spannungsausgleichstransistor

6 Steuersignal TESTMODE-C

7, 8 externe Spannung Vext

10 ferroelektrischer RAM-Speicher

VBL_H Bitleitungsspannung hohen Pegels

VPL_H Plateleitungsspannung hohen Pegels


Anspruch[de]
  1. 1. Schaltungsanordnung zum Ausgleich von unterschiedlichen Spannungen (VBL_H, VPL_H) auf Leitungszügen (1, 2) in integrierten Halbleiterschaltungen, insbesondere der Bitleitungsspannung (VBL-H) hohen Pegels auf einer Bitleitung (1) und der Plateleitungsspannung (VPL_H) hohen Pegels auf der Plateleitung (2) eines ferroelektrischen RAM-Speichers (10), dadurch gekennzeichnet, daß zwischen der Bitleitung (1) und der Plateleitung (2) ein Spannungsausgleichstransistor (5) vorgesehen ist, der im Normalbetrieb der Halbleiterschaltung durch ein Steuersignal (6) niederohmig schaltbar ist, um die unterschiedlichen Spannungen auf den Leitungen (1, 2) auszugleichen.
  2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Spannungsausgleichstransistor (5) ein MOS-Transistor ist, der mit seinem Sourceanschluß und seinem Drainanschluß jeweils an der Bitleitung (1) und der Plateleitung (2) angeschlossen ist und an dessen Gateanschluß das Steuersignal (6) anlegbar ist.
  3. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß im Falle des ferroelektrischen RAM-Speichers das Steuersignal (6) das invertierte Testmode-Signal (TESTMODE-C) ist.
  4. 4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Spannungsausgleichstransistor (5) im Testmodus, wenn kein Normalbetrieb herrscht, durch das wahre Testmode-Signal hochohmig schaltbar ist.
  5. 5. Ferroelektrischer RAM-Speicher (10), gekennzeichnet durch eine Schaltungsanordnung nach einem der Ansprüche 1 bis 4.






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