PatentDe  


Dokumentenidentifikation DE69612676T2 07.02.2002
EP-Veröffentlichungsnummer 0724265
Titel Ferroelektrischer Direktzugriffspeicher
Anmelder NEC Corp., Tokio/Tokyo, JP
Erfinder Koike, Hiroki, Minato-ku, Tokyo, JP
Vertreter Glawe, Delfs, Moll, Patentanwälte, 80538 München
DE-Aktenzeichen 69612676
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 26.01.1996
EP-Aktenzeichen 961011202
EP-Offenlegungsdatum 31.07.1996
EP date of grant 09.05.2001
Veröffentlichungstag im Patentblatt 07.02.2002
IPC-Hauptklasse G11C 11/22

Beschreibung[de]
HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft einen ferroelektrischen Direktzugriffsspeicher.

Es ist bekannt, einen ferroelektrischen Kondensator als einen Hauptteil einer nichtflüchtigen Speicherzelle zu verwenden, nämlich einer Speicherzelle, die die gespeicherten Daten selbst dann hält, wenn der Strom abgeschaltet wird. Ein ferroelektrisches Material, welches durch Bleizirkonattitanat (PZT) repräsentiert wird, hat eine sehr hohe relative Permittivität (Dielektrizitätskonstante), bildet eine spontane Polarisation und verfügt über eine Hysterese der Polarisation bei Änderungen der Polarisationsrichtung. Ein ferroelektrischer Kondensator hat einen ferroelektrischen Film, der schichtartig zwischen ein Paar Elektrodenplatten angeordnet ist.

Nichtflüchtige ferroelektrische Direktzugriffsspeicher sind beispielsweise in USP 4,873,664, JP-A-1-158691 und in dem ISSCC (International Solic-State Circuits Conference), Digest of Technical Papers, Februar 1994, S. 268-269, beschrieben. Bekannte ferroelektrische Speicher verwenden entweder eine 1T/1C-Speicherzelle, bestehend aus einem ferroelektrischen Kondensator und einem Feldeffekttransistor, oder einer 2T/2C-Speicherzelle mit zwei ferroelektrischen Kondensatoren und zwei Feldeffekttransistoren. Im allgemeinen wird die 1T/1C-Zelle für die Verbesserung des Integrationsniveaus vorgezogen.

Fig. 1 zeigt eine 1T/1C-Speicherzelle 10 mit einem ferroelektrischen Kondensator 12 und einem Feldeffekttransistor 14 zum Schalten. Eine Elektrodenplatte des Kondensators 12 ist an eine Bitleitung BL über den Source-Drain-Pfad des Transistors 14 gekoppelt und die andere Platte des Kondensators ist an eine Plattenleitung PL gekoppelt. Die Gateelektrode des Transistors 14 ist an eine Wortleitung WL gekoppelt.

Der Kondensator 12 kann entweder logisch "1" oder logisch "0" in Übereinstimmung mit dem Zustand der Polarisation des ferroelektrischen Materials (nicht dargestellt) zwischen den zwei Platten speichern. Die Fig. 2 zeigt eine Hystereseschleife der Polarisation des ferroelektrischen Materials im Kondensator 12. Die Abszisse repräsentiert die externe Spannung V, die an den zwei Platten des Kondensators angelegt ist, und die Ordinate repräsentiert die Polarisationsladung Q am ferroelektrischen Material zwischen den zwei Platten. Es wird davon ausgegangen, daß das ferroelektrische Material am Punkt A der Hystereseschleife einen stabilen Zustand einnimmt und am Punkt E einen weiteren stabilen Zustand einnimmt. So kann der Punkt A logisch "0" und der Punkt E logisch "1" repräsentieren. Wenn eine Spannung -Ve an die zwei Platten des Kondensators 12 angelegt wird, während der Transistor 14 leitend ist, wird die Ladung, welche im Kondensator gespeichert ist, in die Bitleitung BL ausgeleitet. Das Maß der Ladung beträgt Q&sub0;, wenn das ferroelektrische Material im Zustand am Punkt A ist, und Q&sub1;, wenn das ferroelektrische Material im Zustand am Punkt E ist. Eine resultierende Spannungsänderung an der Bitleitung wird durch einen Leseverstärker detektiert, der ein Differenzverstärker ist, und zwar durch Vergleich mit einer Referenzspannung, mit der eine weitere Bitleitung (nicht dargestellt) beaufschlagt ist. Die Referenzspannung liegt zwischen einer Spannung, die sich an der Bitleitung BL durch die Ladung Q&sub1; entwickelt und einer weiteren Spannung, die sich an der Bitleitung BL durch die Ladung Q&sub0; entwickelt.

Als ein Ergebnis der Übertragung der Ladung Q&sub1; oder Qo vom Kondensator 12 auf die Bitleitung BL ändert sich der Polarisationszustand des Kondensators auf den Punkt H in der Fig. 2, das heißt, daß das ursprünglich gespeicherte Datum verloren ist. Das verlorene Datum wird wiedergewonnen, indem an den Kondensator 12 eine positive Spannung Ve oder 0 Volt angelegt wird.

Fig. 7 zeigt eine 2T/2C-Speicherzelle 10A mit zwei ferroelektrischen Kondensatoren 12, 12' und zwei Transistoren 14, 14'. Der Kondensator 12 ist an eine Bitleitung BL1 über den Source-Drain-Pfad des Transistors 14 gekoppelt und der Kondensator 12' ist an eine weitere Bitleitung BL2 über den Source-Drain-Pfad des Transistors 14' gekoppelt. Die zwei Transistoren haben eine gemeinsame Wortleitung WL und die zwei Kondensatoren haben eine gemeinsame Plattenleitung PL. Bei dieser Speicherzelle werden die zwei Kondensatoren zwangsweise in entgegengesetzte Richtungen polarisiert. Beispielsweise speichert die Speicherzelle logisch "1", wenn der Polarisationszustand des Kondensators 12 am Punkt E gemäß Fig. 2 ist, während der Zustand des Kondensators 12' am Punkt A ist, und speichert logisch "0", wenn die Zustände der zwei Kondensatoren umgekehrt sind. Wenn an die zwei Platten der beiden Kondensatoren eine Spannung -Ve angelegt wird, während beispielsweise die Speicherzelle logisch "1" speichert, wird die Ladung Q&sub1; vom Kondensator 12 auf die Bitleitung BL1 und die Ladung Q&sub0; vom Kondensator 12' auf die Bitleitung BL2 geleitet. Eine daraus resultierende Spannungsdifferenz zwischen den Bitleitungen BL1 und BL2 wird durch einen Leseverstärker detektiert und verstärkt. Wenn die Ladungen Q&sub1; und Q&sub0; auf die Bitleitungen BL1 und BL2 gehen, ändert sich der Polarisationszustand beider Kondensatoren 12 und 12' auf den Punkt H in Fig. 2, was den Verlust der ursprünglich gespeicherten Daten bedeutet. Um die verlorenen Daten wiederherzustellen, werden eine positive Spannung Ve und 0 Volt an die Kondensatoren 12 bzw. 12' angelegt.

In bekannten ferroelektrischen Speichern werden positive und negative Spannungen abwechselnd an die zwei Platten des Kondensators (der Kondensatoren) der zugegriffenen Speicherzellen angelegt, um die gespeicherten Daten auszulesen und die Daten wiederherzustellen. Zu diesem Zweck ist es üblich, das Plattenleitungspotential vom niedrigen Pegel auf den hohen Pegel oder umgekehrt mittels einer genauen Taktschaltung zu schieben. Aus dem folgenden Grund ist jedoch die Taktschaltung des Plattenleitungspotentials für die Verbesserung der Betriebsgeschwindigkeit nicht zu favorisieren. Ferroelektrische Kondensatoren haben große Kapazitanzwerte, da ferroelektrische Materialien große Dielektrizitätskonstanten haben. In der Praxis ist die Plattenleitung ein Metallfilm, der üblicherweise aus einem Edelmetall, wie beispielsweise Au, Pt oder Ru, mit Bezugnahme auf die Kompatibilität mit den ferroelektrischen Materialien gebildet ist. Die Dicke des Plattenleitungsfilms ist begrenzt, da dicke Filme dieser Edelmetalle eine ziemlich schwierige Verarbeitbarkeit haben, während der Vergrößerung der Plattenleitungsbreite der Wunsch für höhere Integration der Speicherzellen entgegensteht. Somit hat die Plattenleitung einen relativ großen Widerstandswert und mit ferroelektrischen Kondensatoren gekoppelt, die große Kapazitanzwerte haben, eine relativ große Zeitkonstante. Daher werden Zeitverzögerungen, die für die Taktschaltung des Plattenleitungspotentials benötigt werden, signifikant. Nebenbei gesagt, wird für das Schieben des Plattenleitungspotentials eine relativ hohe Energie verbracht.

Um die vorstehenden Nachteile zu beseitigen, gibt es Vorschläge für die Fixierung des Plattenleitungspotentials auf einen geeigneten Pegel. Beispielsweise schlägt die JP-A-2- 110895 die folgende Technik vor.

Das Plattenleitungspotential ist immer auf eine mittlere Spannung zwischen dem niedrigen Pegel (Massepotential) und dem hohen Pegel (Pegel der Versorgungsspannung) festgelegt. Während der Bereitschaftsperioden werden Bitleitungen (oder Bitleitungspaare) auf der mittleren Spannung gehalten. Während des Lesevorgangs wird die Spannung an der Bitleitung (oder dem Bitleitungspaar) für die zugegriffene Speicherzelle auf den niedrigen Pegel oder den hohen Pegel verschoben, um die zwei Platten des Kondensators mit einer Spannung -Ve oder +Ve zu beaufschlagen, um dadurch eine Ladung entsprechend dem Polarisationszustand vom Kondensator auf die Bitleitung zu übertragen. Danach wird das Datum durch Anlegen einer Spannung in der umgekehrten Richtung an den Kondensator regeneriert, und dann wird die Spannung an der Bitleitung auf die mittlere Spannung geschoben.

In diesem Fall ist es notwendig, kontinuierlich die mittlere Spannung zu erzeugen, indem die Versorgungsspannung behandelt wird, und die erzeugte Spannung der Plattenleitung zuzuführen. Daher ist eine beträchtliche Erhöhung des Stromverbrauches unvermeidbar.

In ferroelektrischen Speichern verursachen Lese- und/oder Schreiboperationen Umkehrungen der Polarisationsrichtung des ferroelektrischen Materials in den Kondensatoren. Eine Umkehr der Polarisationsrichtung bedeutet, daß der Polarisationszustand vom Punkt F (in Fig. 2) zum Punkt G oder vom Punkt B zum Punkt C geht. Bei den meisten bekannten ferroelektrischen Kondensatoren kann die Ladungsmenge, die aus dem Kondensator (Q&sub1; in der Fig. 2) genommen wird, sinken, wenn die Umkehr der Polarisationsrichtung unzählige Male wiederholt wird. Dieses Phänomen wird Ermüdung des ferroelektrischen Films genannt. Wenn die Ermüdung signifikant wird, werden die gespeicherten Daten zerstört.

Um die Ermüdung des ferroelektrischen Materials in ferroelektrischen Speichern zu verzögern, ist es möglich, den Speicher, ohne daß eine Umkehr der Polarisationsrichtung verursacht wird, zu betreiben, und zwar unter der Bedingung, daß die Stromversorgung eingeschaltet bleibt. Bei diesem Verfahren ist der Polarisationszustand des Kondensators der 1T/1C-Speicherzelle gemäß Fig. 1, beispielsweise - am Punkt D (in Fig. 2), um logisch "1" zu speichern, und am Punkt E, um logisch "0" zu speichern. Das Plattenleitungspotential ist auf Massepotential (oder Versorgungsspannung) fixiert und die Bitleitung BL wird auf eine Spannung zwischen der Versorgungsspannung und dem Massepotential zusammen mit einer komplementären Bitleitung, die nicht an die gewählte Speicherzelle gekoppelt ist, vorgeladen. Der Transistor 14 wird eingeschaltet, nachdem das Vorladen der Bitleitungen unterbrochen ist. Dann fließt ein Strom aus dem Kondensator auf die Bitleitung BL, wenn das gespeicherte Datum logisch "1" ist, und es fließt von der Bitleitung BL in den Kondensator ein Strom, wenn das gespeicherte Datum logisch "0" ist. Eine daraus resultierende Änderung der Spannung an der Bitleitung BL wird durch Vergleichen mit der mittleren Spannung an der komplementären Bitleitung detektiert. Durch diese Leseoperation geht der Polarisationszustand des Kondensators vom Punkt D oder vom Punkt E zum Punkt C, und der ursprüngliche Zustand es Punktes D oder E wird wieder eingenommen, wenn die Spannungen an der Bitleitung BL und der komplementären Bitleitung auf die Versorgungsspannung bzw. das Massepotential geschoben werden.

Bei diesem Verfahren sind die Spannungen über den Kondensator immer in einer spezifischen Richtung. Daher tritt keine Umkehr der Polarisationsrichtung des ferroelektrischen Materials auf. Das heißt, der ferroelektrische Kondensator wirkt als ein gewöhnlicher dielektrischer Kondensator, und die Speicherzelle funktioniert auf die gleiche Art und Weise wie Speicherzellen eines herkömmlichen DRAM. Dieses Verfahren betreibt ferroelektrische Speicherzellen in einem flüchtigen Modus, da die gespeicherten Daten zerstört werden, wenn die Netzversorgung abgeschaltet wird. Das heißt, wenn die Spannung am Kondensator 0 wird, geht der Polarisationszustand ungeachtet des ursprünglichen Zustandes zum Punkt E, und es wird daher unmöglich, zwischen logisch "1" und logisch "0" zu unterscheiden.

In der US-A-5,297,077 ist ein ferroelektrischer RAM, wie im Oberbegriff des Patentanspruches 1 angegeben, offenbar.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, einen ferroelektrischen Direktzugriffsspeicher zu schaffen, der eine hohe Betriebsgeschwindigkeit und einen geringen Stromverbrauch hat und der in einem nichtflüchtigen Modus arbeitet.

Eine weitere Aufgabe der Erfindung ist es, einen ferroelektrischen Direktzugriffsspeicher zu schaffen, der eine hohe Betriebsgeschwindigkeit und einen geringen Stromverbrauch hat und der in einem nichtflüchtigen Modus und einem flüchtigen Modus betrieben werden kann, um die Ermüdung des ferroelektrischen Materials zu verzögern.

Ein ferroelektrischer Direktzugriffsspeicher gemäß der Erfindung hat erste und zweite Speicherblöcke, die jeweils eine Vielzahl von in Zeilen und Spalten angeordnete Speicherzellen aufweisen. Jede Speicherzelle hat einen ferroelektrischen Kondensator mit ersten und zweiten Elektrodenplatten und einem ferroelektrischen Material, welches zwischen den zwei Elektrodenplatten angeordnet ist, und einen Feldeffekttransistor, der mit der Source oder dem Drain an die erste Elektrodenplatte des Kondensators gekoppelt ist. Jede Speicherzelle einer Vielzahl von Speicherzellen in einer Zeile hat ferner eine Vielzahl von Wortleitungen, die jeweils entlang einer Speicherzellenzeile angeordnet ist und an das Gate des Transistors gekoppelt ist, eine Vielzahl von Bitleitungen, die jeweils entlang einer Spalte von Speicherzellen angeordnet sind, und die an den Drain oder die Source des Transistors in der Vielzahl von Speicherzellen der Spalten gekoppelt sind, und eine Plattenleitung, die an die zweite Elektrodenplatte des Kondensators in jeder Speicherzelle des Speicherblockes gekoppelt ist. Ferner hat jede Speicherzelle eine Vorladeeinrichtung zum Vorladen der Bitleitung auf eine der ersten und zweiten Spannungen, die jeweils den zwei Pegeln der Binärdaten entsprechen, eine Vielzahl von Leseverstärkern, die jeweils eine Differenz zwischen einer Referenzspannung und einer Signalspannung, welche sich an einer Bitleitung durch eine zugegriffene Speicherzelle entwickelt hat, erfassen, und die Differenzspannung auf eine der ersten oder zweiten Spannungen verstärkt, und eine Ausgleichseinrichtung zum temporären Halten der Bitleitungen auf einer mittleren Spannung zwischen den ersten und zweiten Spannungen nach der Verstärkung der Differenzspannung. Der Speicher hat weiterhin eine Plattenleitungsspannungssteuereinrichtung zum Halten der Plattenleitung jedes Speicherblockes auf einer der ersten oder zweiten Spannungen während des Bereitschaftszustandes, Ändern der Spannung an der Plattenleitung eines der zwei Speicherblöcke, auf die jeweils andere der ersten und zweiten Spannungen, und Verbinden der Plattenleitungen der zwei Speicherblöcke während einer Übergangsperiode, die einer Betriebsperiode vorausgeht, um dadurch die geschalteten Plattenleitungen auf der oben erwähnten mittleren Spannung zu halten, und die Plattenleitungen in einer Bereitschaftsperiode, die auf eine Betriebsperiode folgt, abzuschalten.

Gemäß der Erfindung hat der Speicher eine hohe Betriebsgeschwindigkeit und einen geringen Stromverbrauch, weil das Plattenleitungspotential auf eine Spannung fixiert ist, die in der Mitte zwischen den vorstehend genannten ersten und zweiten Spannungen (in den meisten Fällen das Massepotential und die Versorgungsspannung) liegt, um getaktete Verschiebungen des Plattenleitungspotentials zu vermeiden. Der Stromverbrauch wird weiter reduziert, weil die mittlere Spannung für die Plattenleitungen erzeugt wird, indem die zwei Plattenleitungen, welche auf den ersten bzw. zweiten Spannungen gehalten worden sind, verbunden werden.

Der Speicher ist im Prinzip nichtflüchtig. Um jedoch die Ermüdung des ferroelektrischen Materials in den Kondensatoren zu verzögern, gibt es die Option, den Speicher mit einer Hilfssteuereinrichtung zu versehen, um den Speicher in einem flüchtigen Modus zu betreiben, ohne daß Umkehrungen der Polarisationsrichtung des ferroelektrischen Materials verursacht werden.

KURZE BESCHREIBUNG DER FIGUREN

Fig. 1 zeigt ein Schaltbild einer Speicherzelle, die bei der vorliegenden Erfindung verwendet wird;

Fig. 2 illustriert die Hysterese der Polarisation in dem ferroelektrischen Kondensator in der Speicherzelle gemäß Fig. 1;

Fig. 3 ist ein Schaltbild eines Speichers, der die vorliegende Erfindung verkörpert;

Fig. 4 ist ein Zeitablaufdiagramm zur Illustrierung des Betriebes des Speichers gemäß Fig. 3 in einem nichtflüchtigen Modus;

Fig. 5 zeigt eine Modifikation einer Spannungssteuerungsschaltung in Fig. 3;

Fig. 6 ist ein Zeitablaufdiagramm zur Illustrierung des Betriebes des Speichers gemäß Fig. 3 in einem flüchtigen Modus; und

Fig. 7 zeigt ein Schaltbild einer bekannten Speicherzelle mit zwei ferroelektrischen Kondensatoren und zwei Transistoren.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 3 zeigt den Hauptteil eines Direktzugriffsspeichers als eine Ausführungsform der Erfindung. Der Speicher hat erste und zweite Speicherblöcke 100 und 200, die jeweils eine geeignete Anzahl von Speicherzellen 101, 102, 111, 112, etc. aufweisen, welche in Zeilen und Spalten angeordnet sind. Die Speicherzellen sind vom in der Fig. 1 gezeigten 1T/1C-Typ. Die zwei Speicherblöcke 100 und 200 haben einen identischen Aufbau.

In jeder Zeile Speicherzellen bilden zwei benachbart positionierte Speicherzellen, beispielsweise 101 und 102, ein Speicherzellenpaar. Das heißt, das Speicherzellenarray in jedem Speicherblock 100, 200 besteht aus einer geeigneten Anzahl von Speicherzellenpaaren, die in Zeilen und Spalten angeordnet sind. Für die Zweckmäßigkeit der Beschreibung werden die zwei Speicherzellen 101 und 102 als erste bzw. zweite Speicherzellen bezeichnet. Die zweite Speicherzelle 102 ist invers zur ersten Speicherzelle 101 angeordnet. Für jede Zeile Speicherzellenpaare gibt es zwei Wortleitungen WL1 und WL2 und die ersten und zweiten Speicherzellen 101 und 102 sind mit dem Gate des Zugriffstransistors 14 an die Wortleitungen WL1 bzw. WL2 gekoppelt. Für jede Spalte Speicherzellenpaare gibt es ein Paar Bitleitungen BL1 und BL2, und die ersten und zweiten Speicherzellen 101 und 102 sind mit der Source oder dem Drain des Transistors 14 an die Bitleitungen BL1 bzw. BL2 gekoppelt. Die ersten und zweiten Speicherzellen 101 und 102 sind beide an eine Plattenleitung (PL1 im ersten Speicherblock 100 oder PL2 oder im zweiten Speicherblock 200) mit einer Elektrodenplatte des Kondensators 12 gekoppelt. Demgemäß ist jede der ersten und zweiten Speicherzellen 101 und 102 eines Speicherzellenpaares wahlweise zugreifbar.

Für jede Spalte des Speicherzellenpaares gibt es eine Vorlade- und Ausgleichsschaltung 20, die ein Vorladesteuersignal PC empfängt und die zwei Bitleitungen BL1 und BL2 auf eine vorbestimmte Spannung vorlädt, die eine der ersten und zweiten Spannungen ist, welche den hohen und niedrigen Pegeln der Binärdaten entsprechen. Bei dieser Ausführungsform ist die vorbestimmte Spannung entweder die Versorgungsspannung Vcc oder das Massepotential. Die Schaltung 20 hat eine Abgleichschaltung, die die zwei Bitleitungen BL1 und BL2 in Antwort auf ein Befehlssignal BLB verbindet und die Bitleitungen BL1, BL2 auf einer mittleren Spannung zwischen den vorstehend genannten ersten und zweiten Spannungen hält.

Für jede Spalte der Speicherzellenpaare gibt es eine Referenzpegelgeneratorschaltung 30, die einen Referenzpegel für eine der Bitleitungen BL1 und BL2 schafft; das heißt, für die Bitleitung BL2 in Antwort auf ein Befehlssignal RLG1, wenn über die Bitleitung BL1 auf die erste Speicherzelle 101 zugegriffen wird, und für die Bitleitung BL1 in Antwort auf ein anderes Befehlssignal RLG2, wenn über die Bitleitung BL2 auf die zweite Speicherzelle 102 zugegriffen wird.

Für jede Spalte der Speicherzellenpaare gibt es einen Leseverstärker 40, der durch ein Aktivierungssignal SE aktiviert wird. Der aktivierte Leseverstärker 40 detektiert eine Differenz zwischen dem Ausgangsdatenpegel an der Bitleitung (BL1 oder BL2), die mit der zugegriffenen Speicherzelle (101 oder 102) verbunden ist, und dem Referenzpegel einer anderen Bitleitung (BL2 oder BL1) und verstärkt die Differenzspannung auf eine der vorstehend erwähnten ersten und zweiten Spannungen.

Der Speicher hat eine Plattenleitungsspannungssteuerschaltung 50, um die Spannungen an den Plattenleitungen PL1 und PL2 zu steuern. Die Schaltschaltung 50 hat einen Transistor 52, an dessen Source die Versorgungsspannung Vcc angelegt ist, und einen weiteren Transistor 62, dessen Source an Masse gelegt ist. Das Spannungsversorgungssignal PVS1 für die Plattenleitung FU ist an das Gate des Transistors 52 gelegt, und ein weiteres Spannungsversorgungssignal PVS2 für die Plattenleitung PL2 ist an das Gate des Transistors 62 angelegt. Ein Transfergate 54, das mit einem Inverter 56 gekoppelt ist, steuert die Verbindung des Drains des Transistors 52 mit der Plattenleitung PL1 in Antwort auf ein Spannungsversorgungssignal PLC, und ein weiteres Transfergate 64, das mit einem Inverter 66 gekoppelt ist, steuert die Verbindung des Drains des Transistors 62 mit der Plattenleitung PL2 in Antwort auf das Steuersignal PLC. Die Steuerschaltung 50 hat einen Schalttransistor 60, dessen Source-Drain-Pfad zwischen zwei Leitungen PL1 und PL2 geschaltet ist. Ein Schaltsignal PLB ist an das Gate des Transistors 60 angelegt, die zwei Plattenleitungen PL1 und PL2 zu verbinden oder zu trennen.

Während der Bereitschaftsperioden hält die Steuerschaltung 50 die Plattenleitungen PL1 und PL2 auf einer der ersten oder zweiten Spannungen, wie vorstehend erwähnt (üblicherweise auf dem Massepotential). In einer Übergangsperiode zwischen einer Bereitschaftsperiode und einer Betriebsperiode wird eine der ersten und zweiten Spannungen an eine der Plattenleitungen FU und PL2 und die andere Spannung an die andere Plattenleitung angelegt, und dann werden die Plattenleitungen FU und PL2 durch Einschalten des Transistors 60 verbunden. Als ein Ergebnis werden die verbundenen Plattenleitungen PL1 und PL2 auf einer mittleren Spannung zwischen der ersten und der zweiten Spannung gehalten. In einer weiteren Übergangsperiode zwischen der Betriebsperiode und einer Bereitschaftsperiode werden die Plattenleitungen FU und PL2 getrennt und auf eine der ersten oder zweiten Spannungen zurückgetrieben.

Die Steuersignale PC, BLB, SE, PVS1, PVS2 und PLC können individuell mit vorbestimmter Zeitschaltung vom hohen Pegel (Pegel der Versorgungsspannung) auf den niedrigen Pegel (Pegel des Massepotentlals) und umgekehrt geändert werden. Eine gewählte Leitung der Wortleitungen WL1 und WL2 für jede Zeile der Speicherzellenpaare kann mit einer vorbestimmten Zeitschaltung auf einen hohen Pegel und zurück auf einen niedrigen Pegel aktiviert werden. Diese Verschiebungen werden durch allgemein bekannte Steuerschaltungen (in der Fig. 3 nicht dargestellt) durchgeführt.

Der Speicher gemäß Fig. 3 kann entweder in einem nichtflüchtigen Modus oder einem flüchtigen Modus verwendet werden.

Fig. 4 zeigt den Betrieb des Speichers gemäß Fig. 3 im nichtflüchtigen Modus, bezogen auf die Speicherzelle 101 im ersten Speicherblock 100. Die folgenden Illustrationen der Zeitschaltdiagramme zeigen den Zustand der Polarisation des ferroelektrischen Kondensators 12 der Speicherzelle 101 am Ende jeder Zeitspanne T1, T2, ..., T9, sowohl für den Fall, daß logisch "1" gespeichert ist, als auch für den Fall, daß logisch "0" gespeichert ist.

Anfänglich, das heißt im Bereitschaftszustand, sind die Bitleitungen BL1 und BL2 auf den niederen Pegel "L" (Massepotential) vorgeladen, und die Plattenleitungen PL1 und PL2 sind auf dem Massepotential gehalten.

In der Zeitspanne T1 werden die Plattenleitungsspannungsversorgungssignale PVS1 und PVS2 auf den hohen Pegel "H" bzw. den niedrigen Pegel geändert, und das Plattenleitungsspannungsversorgungssteuersignal PLC wird auf den hohen Pegel angehoben. Als ein Ergebnis wird die Plattenleitung PL1 auf die Versorgungsspannung Vcc angehoben, während die Plattenleitung PL2 auf dem Massepotential bleibt. In der Zeitspanne T2 wird das Steuersignal PLC auf den niederen Pegel geändert und das Schaltbefehlssignal PLB wird auf den hohen Pegel angehoben. Als Konsequenz werden die Plattenleitungen PL1 und PL2 verbunden und auf einer mittleren Spannung Vm gehalten, die nahezu in der Mitte zwischen der Versorgungsspannung V~ und dem Massepotential liegt, da die Plattenleitungen PL1 und PL2 nahezu die gleiche parasitäre Kapazitanz haben. Somit sind die Zeitspannen T1 und T2 Übergangsperioden, die den Lese- oder Schreiboperationsperioden vorausgehen.

In der Zeitspanne T3 wird das Vorladesteuersignal PC auf den niederen Pegel geändert, um das Vorladen der Bitleitungen BL1 und BL2 zu unterbrechen.

In der Zeitspanne T4 ist die Wortleitung WL1 auf den hohen Pegel aktiviert, um den Transistor 14 der Speicherzelle 101 einzuschalten. Zu diesem Zeitpunkt befindet sich die Plattenleitung PL1 auf der mittleren Spannung Vm und die Bitleitung BL1 auf Massepotential. Daher wird an den Kondensator 12 der Speicherzelle 101 eine Spannung ungefähr gleich -Vm (unter der Annahme, daß die positive Richtung der Spannung die Richtung von der Plattenleitung PL1 zur Bitleitung BL1 ist) beaufschlagt. Auf diese Art und Weise entwickelt sich eine Signalspannung, welche dem Polarisationszustand des Kondensators entspricht, an der Bitleitung BL1. Das heißt, das Datum, welches in der Speicherzelle 101 gespeichert ist, wird auf die Bitleitung BL1 geleitet. Gleichzeitig wird das Befehlssignal RLG1 der Referenzsignalgeneratorschaltung 30 zugeführt, um das Potential der Bitleitung BL2 auf einen vorbestimmten Referenzpegel zu ändern. In dieser Zeitspanne T4 wird der Polarisatiohszustand des Kondensators 12 der Speicherzelle 101 signifikant geändert. Auf diese Art und Weise verliert die Speicherzelle das gespeicherte Datum.

In der Zeitspanne T5 wird das Aktivierungssignal SE auf hohen Pegel verschoben, um den Leseverstärker 30 zu aktivieren. Dann detektiert und verstärkt der Leseverstärker 30 die Differenzspannung zwischen den Bitleitungen BL1 und BL2, um das Datum zu identifizieren, welches aus der Speicherzelle 101 herausgelesen worden ist.

Für den Fall des Einschreibens von neuen Daten (extern eingegebenen Daten) in die Speicherzelle 101, wird das Einschreiben in der Zeitspanne T6 durchgeführt, indem Spannungen entsprechend dem neuen Datum auf den Bitleitungen BL1 und BL2 entwickelt werden.

In der Zeitspanne T7 wird der Leseverstärker 40 deaktiviert, indem das Aktivierungssignal SE auf den niederen Pegel geschoben wird, und das Bitleitungsausgleichsbefehlssignal BLB wird auf den hohen Pegel geschoben, um das Potential der beiden Bitleitungen BL1 und BL2 auf die mittlere Spannung Vm zu ändern. Durch diesen Vorgang ist der Originalzustand der Polarisation (in der Zeitspanne T3) der Speicherzelle 101 wieder hergestellt, um das verlorene Datum wieder herzustellen.

In der Zeitspanne T8 wird das Potential der Wortleitung WL1 auf den niederen Pegel gesenkt, um den Transistor 14 der Speicherzelle 101 nichtleitend zu machen.

In der Zeitspanne T9 wird das Bitleitungsausgleichsbefehlssignal BLB auf den niederen Pegel geschoben, um die Bitleitungen BL1 und BL2 voneinander zu trennen, und das Vorladesteuersignal PC wird auf den hohen Pegel geschoben, um die Bitleitungen BL1 und BL2 auf das Massepotential vorzuladen. Dies ist das Ende eines Lese- und Wiederherstellzyklus.

Bei den vorstehend beschriebenen Lese- und Wiederherstelloperationen während der Zeitspannen T3 bis T9 ist das Potential der Plattenleitungen PL1 und PL2 auf eine mittlere Spannung Vm fixiert. Das heißt, es besteht keine Notwendigkeit der getakteten Verschiebung des Plattenleitungspotentials. Daher kann eine Betriebsgeschwindigkeit erhöht werden und es kann der Stromverbrauch verringert werden. Gemäß der Erfindung wird die mittlere Spannung Vm erhalten, indem eine Plattenleitung PL1, die auf der Versorgungsspannung gehalten wird, und eine weitere Plattenleitung PL2, die auf Massepotential gehalten wird, miteinander verbunden werden. Durch das herkömmliche Verfahren wird die mittlere Spannung Vm für das Anlegen an die Plattenleitung erzeugt, indem die Versorgungsspannung Vcc gesenkt wird, wodurch ein gewisser Energieverlust unvermeidlich ist. Bei der vorliegenden Erfindung ist ein derartiger Energieverlust vermieden.

Bei dem in der Fig. 4 gezeigten Vorgang nehmen die in der Fig. 4 gezeigten Plattenleitungen PL1 und PL2 in und nach der Zeitspanne T4 einen schwebenden Zustand ein. Daher könnte der Potentialpegel von PL1 und PL2 durch Lecken an undefinierten Orten unstabil werden. Bezugnehmend auf Fig. 5 kann als eine Option zur Stabilisierung des Plattenleitungspotentials die Plattenleitungsspannungssteuerschaltung 50 eine Kompensationsschaltung 70 für die mittlere Spannung mit zwei Transistoren 72 und 74 aufweisen. Die mittlere Spannung Vm an den Plattenleitungen PL1 und PL2 wird durch Verbinden der Leitungen PL1 und PL2, wie vorstehend beschrieben, erzeugt. Die Funktion der Kompensationsschaltung 70 ist die Korrektur kleiner Abweichungen der Spannung an den Plattenleitungen PL1 und PL2 gegenüber Vm. Um die Spannung Vm zur Kompensationsschaltung 70 zuzuführen, reicht es aus, eine Spannungsgeneratorschaltung (nicht dargestellt) zu verwenden, die sowohl ein kleines Stromtreibvermögen als auch einen geringen Stromverbrauch hat, weil keine Notwendigkeit für das Treiben von Plattenleitungen PL1 und PL2 vom Pegel der Versorgungsspannung Vcc oder dem Massepotential auf die mittlere Spannung Vm notwendig ist.

In Steuerschaltung 50 kann der Transistor 60 zum Steuern der Verbindung und Trennung der Plattenleitungen PL1 und PL2 durch ein Transfergate (nicht dargestellt) ersetzt sein, welches durch einen p-Transistor und einen n-Transistor, die parallel geschaltet sind, aufgebaut ist.

Fig. 6 zeigt die Operation des Speichers gemäß Fig. 3 im flüchtigen Modus, bezogen auf die Speicherzelle 101 des ersten Speicherblockes 100. Es wird angenommen, daß der Speicher vorher im nichtflüchtigen Modus betrieben worden ist, wie dies in der Fig. 4 dargestellt ist.

In der Zeitspanne T10, die auf die Zeitspanne T9 in Fig. 4 folgt, ist eine Vorladespannung VP (die der Vorladeschaltung 20, wie in Fig. 3 angezeigt, zugeführt wird) auf eine mittlere Spannung Vm gesetzt und ein Bitleitungsausgleichssignal BLB ist auf einen hohen Pegel geschoben, um das Potential der beiden Bitleitungen BL1 und BL2 auf die mittlere Spannung Vm zu ändern. Weiterhin wird das Schaltbefehlssignal PLB auf den niederen Pegel geschoben, um die Plattenleitungen PL1 und PL2 zu trennen, und das Steuersignal PLC wird geändert, um die erste Spannung (Versorgungsspannung Vcc) einer der Plattenleitungen PL1 oder PL2 aufzudrücken und die zweite Spannung (Massepotential) der anderen Plattenleitung aufzudrücken. (In Fig. 6 wird angenommen, daß die Plattenleitung PL1 auf dem Massepotential ist. Wenn die Plattenleitung PL2 auf der Versorgungsspannung gehalten wird, unterscheiden sich variierende Zustände der Polarisation der Speicherzelle 101 im ersten Speicherblock von den in der Fig. 6 gezeigten Illustrationen. In diesem Fall sind die Polarisationszustände für das Datum "1" durch eine 180º-Rotation jeder der Illustrationen in Fig. 6 für das Datum "0" repräsentiert und die Polarisationszustände für das Datum "0" sind durch eine 180º-Rotation jeder der Illustrationen für das Datum "1" repräsentiert.)

In der Zeitspanne T11 werden die Signale PC und BLB auf den niederen Pegel geschoben, um das Vorladen der Bitleitungen BL1 und BL2 zu unterbrechen.

In der Zeitspanne T12 ist die Wortleitung WL1 auf den hohen Pegel aktiviert, um auf die Speicherzelle 101 zuzugreifen. Dann fließt aus dem Kondensator 12 der Speicherzelle 101 ein Strom auf die Bitleitung BL1, wenn das gespeicherte Datum logisch "1" ist, und es fließt von der Bitleitung BL1 in den Kondensator ein Strom, wenn das gespeicherte Datum logisch "0" ist. Das Fließen des Stroms führt zu einer Änderung der Spannung an der Bitleitung BL1 und damit der Spannungsdifferenz zwischen den Bitleitungen BL1 und BL2.

In der Zeitspanne T13 verstärkt der Leseverstärker 40 die Differenzspannung zwischen den Bitleitungen BL1 und BL2, um das Datum zu identifizieren, welches aus der Speicherzelle 101 herausgelesen worden ist.

Für den Fall, daß ein neues Datum in die Speicherzelle 101 eingeschrieben wird, wird das Einschreiben in der Zeitspanne T13 durchgeführt, indem Spannungen entsprechend des neuen Datums an den Bitleitungen BL1 und BL2 entwickelt werden.

In der Zeitspanne T15 wird die Wortleitung WL auf den niederen Pegel deaktiviert. In der Zeitspanne T16 sind die Bitleitungen BL1 und BL2 auf die mittlere Spannung Vm vorgeladen.

Bei der in der Fig. 6 dargestellten Operation ist das Potential der Plattenleitung PL1 auf Massepotential (oder Versorgungsspannung) festgelegt, und die Spannungen an den Bitleitungen BL1 und BL2 variieren zwischen dem Massepotential und der Versorgungsspannung. Das heißt, daß bei dieser Operation die Spannungen, mit welchen die zwei Platten des ferroelektrischen Kondensators 12 beaufschlagt werden, immer in einer spezifischen Richtung sind. Daher tritt keine Umkehr der Polarisationsrichtung des ferroelektrischen Materials im Kondensator 12 auf, und aus diesem Grund bewirken wiederholte Lese- oder Einschreiboperationen keine Ermüdung des dielektrischen Films im Kondensator 12.

In diesem Betriebsmodus funktioniert der Speicher gemäß Fig. 3 auf die gleiche Art und Weise wie ein herkömmlicher DRAM. In diesem Modus werden die gespeicherten Daten zerstört, wenn die Netzversorgung abgeschaltet wird.

Im Betrieb mit flüchtigem Modus werden die Plattenleitungen PL1 und PL2 auf Massepotential bzw. der Versorgungsspannung gehalten. Dies ist für eine Verschiebung von dem flüchtigen Modus in den nichtflüchtigen Modus zweckmäßig, weil die mittlere Spannung Vm für die Plattenleitungen PL1 und PL2 im nichtflüchtigen Modus allein durch Verbinden der Leitungen PL1 und PL2 erhalten wird.

Bei der vorstehenden Beschreibung der Funktionsweise des Speichers gemäß Fig. 3 entweder im nichtflüchtigen Modus oder im flüchtigen Modus waren die ersten und zweiten Spannungen (hohe und niedere Pegel) die Versorgungsspannung Vcc und das Massepotential. Für den Fall der Verwendung einer positiven Spannung und einer negativen Spannung als Versorgungsspannungen für diesen Speicher ist es auch möglich, die positive und negative Versorgungsspannung als die erste und zweite Spannung zu verwenden. In diesem Fall kann die mittlere Spannung Vm auf das Massepotential gesetzt sein.


Anspruch[de]

1. Ferroelektrischer Direktzugriffsspeicher mit ersten und zweiten Speicherblöcken (100, 200), die jeweils eine Vielzahl von in Zeilen und Spalten angeordnete Speicherzellen aufweisen,

wobei jede Speicherzelle (101) aufweist einen ferroelektrischen Kondensator (12), mit ersten und zweiten Elektrodenplatten und einem ferroelektrischen Material zwischen den zwei Elektrodenplatten, und einen Feldeffekttransistor (14), der mit seiner Source oder seinem Drain an die erste Elektrodenplatte des Kondensators gekoppelt ist,

jeder Speicherblock ferner aufweist eine Vielzahl von Wortleitungen (WL1), die jeweils entlang einer Zeile Speicherzellen angeordnet sind und mit dem Gate des Transistors in der Vielzahl von Speicherzellen der Reihe gekoppelt sind, eine Vielzahl von Bitleitungen (BL1), die jeweils entlang einer Spalte Speicherzellen angeordnet sind und mit dem Drain oder der Source des Transistors in der Vielzahl von Speicherzellen der Spalte gekoppelt sind, und eine Plattenleitung (PL1, PL2) die mit der zweiten Elektrodenplatte des Kondensators in jeder Speicherzelle des Speicherblocks gekoppelt ist,

jeder Speicherblock ferner aufweist eine Vorladeeinrichtung (20) zum Vorladen der Bitleitungen auf eine von ersten und zweiten Spannungen, die jeweils den zwei Pegeln der Binärdaten entsprechen, eine Anzahl von Leseverstärkern (40), die jeweils eine Differenz zwischen einer Referenzspannung und einer Signalspannung, die sich an einer Bitleitung durch eine zugegriffene Speicherzelle entwickelt, erfassen und die Differenzspannung auf eine Spannung der ersten oder zweiten Spannungen verstärken, und eine Ausgleichseinrichtung (20) zum temporären Halten der Bitleitungen auf einer mittleren Spannung zwischen der ersten und zweiten Spannung nach der Verstärkung der Differenzspannung,

dadurch gekennzeichnet, daß

der Speicher weiterhin aufweist eine Plattenleitungs-Spannungssteuereinrichtung (50), um während der Standby-Perioden die Plattenleitung (PL1, PL2) jedes Speicherblocks auf der ersten oder zweiten Spannung zu halten, um die Spannung an der Plattenleitung eines der zwei Speicherblöcke auf die jeweils andere Spannung, die erste oder zweite Spannung, zu ändern und um die Plattenleitungen mit den zwei Speicherblöcken während einer Übergangsperiode, die einer Operationsperiode vorausgeht, zu verbinden (60), um dadurch die angeschlossenen Plattenleitungen auf der Zwischenspannung zu halten, und um die Plattenleitungen in einer Standby- Periode, die auf die Operationsperiode folgt, abzuschalten.

2. Speicher nach Anspruch 1, wobei die ersten und zweiten Spannungen das Massepotential bzw. die Versorgungsspannung sind.

3. Speicher nach Anspruch 1, wobei eine Vielzahl von Speicherzellenpaaren, die jeweils eine Kombination aus nebeneinander positionierten ersten und zweiten Speicherzellen sind, in Zeilen und Spalten in jedem der ersten und zweiten Speicherblöcke angeordnet sind,

wobei jede Zeile dieser Speicherzellenpaare versehen ist mit einer ersten Wortleitung, die an die ersten Speicherzellen gekoppelt ist und einer zweiten Wortleitung, die an die zweiten Speicherzellen gekoppelt ist, wobei jede Spalte der Speicherzellenpaare mit einer ersten Bitleitung versehen ist, die an die ersten Speicherzellen gekoppelt ist, und einer zweiten Bitleitung versehen ist, die an die zweiten Speicherzellen gekoppelt ist,

jeder Speicherblock ferner für jede Spalte Speicherzellenpaare eine Referenzspannungserzeugungsvorrichtung aufweist, um die erste oder zweite Bitleitung mit der Referenzspannung zu beaufschlagen, wenn auf eine Speicherzelle, die an die andere Bitleitung gekoppelt ist, zugegriffen wird,

in jedem Speicherblock einer der Leseverstärker jeder Spalte Speicherzellenpaare zugeordnet ist, um eine Spannungsdifferenz zwischen den ersten und zweiten Bitleitungen zu erfassen und zu verstärken.

4. Speicher nach Anspruch 3, wobei die Ausgleichsmittel in jeder Spalte Speicherzellenpaare vorgesehen sind, um die ersten und zweiten Bitleitungen zum temporären Halten der ersten und zweiten Bitleitungen auf der Zwischenspannung, anzuschließen.

5. Speicher nach Anspruch 1, wobei die Plattenleitungsspannungsteuereinrichtung eine Stabilisiereinrichtung zum Stabilisieren der Zwischenspannung an der angeschlossenen Plattenleitung aufweist, indem die Zwischenspannung den Plattenleitungen ergänzend zugeführt wird.

6. Speicher nach Anspruch 1, wobei die Plattenleitungsspannungssteuerungseinrichtung einen Feldeffekt-Transistor aufweist, dessen Source-Drain-Pfad die Plattenleitungen der ersten und zweiten Speicherblöcke verbindet.

7. Speicher nach Anspruch 1, weiterhin mit einer Hilfssteuerungseinrichtung zum Betreiben des Speichers in einem flüchtigen Modus, ohne daß eine Umkehr der Polarisationsrichtung des ferroelektrischen Materials in den Kondensatoren der entsprechenden Speicherzellen verursacht wird, wobei die Hilfssteuerungseinrichtung aufweist eine Hilfsvorladeeinrichtung zum Vorladen der Bitleitungen auf die Zwischenspannung für eine vorbestimmte Zeitspanne, die Plattenleitungsspannungssteuerungseinrichtung Mittel aufweist zum Abgeschaltet-Halten der Plattenleitungen des ersten und zweiten Speicherblocks und auf den ersten bzw. zweiten Spannungen während des Betriebs im flüchtigen Modus.







IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com