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Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, aufweisen - Dokument DE10034085C2
 
PatentDe  


Dokumentenidentifikation DE10034085C2 08.05.2002
Titel Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, aufweisen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Aigner, Robert, 81675 München, DE;
Elbrecht, Lüder, 80805 München, DE;
Marksteiner, Stephan, 85579 Neubiberg, DE
Vertreter Zimmermann & Partner, 80331 München
DE-Anmeldedatum 13.07.2000
DE-Aktenzeichen 10034085
Offenlegungstag 31.01.2002
Veröffentlichungstag der Patenterteilung 08.05.2002
Veröffentlichungstag im Patentblatt 08.05.2002
IPC-Hauptklasse H01L 21/70
IPC-Nebenklasse H01L 37/00   H01L 41/22   H03H 3/02   H03H 9/00   
Zusammenfassung Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, aufweisen.
Die Chips (C) werden auf einem Wafer (W) erzeugt. Pro Chip (C) wird mindestens ein zweites Halbleiterbauelement erzeugt. Die Schichten (S) der ersten Halbleiterbauelemente werden so erzeugt, daß sie zunächst nicht ihre volle Polarisation aufweisen. Es werden temporäre Leiterbahnen (TL) derart erzeugt, daß jede Schicht (S) zwischen zwei der temporären Leiterbahnen (TL) geschaltet ist und daß jede temporäre Leiterbahn (TL) mit Unterseiten oder Oberseiten der Schichten (S) mehrerer der Chips (C) verbunden ist. Die Schichten (S) werden gepolt, indem Spannungen an die temporären Leiterbahnen (TL) angelegt werden. Anschließend werden die temporären Leiterbahnen (TL) zumindest abschnittsweise entfernt. Zum Verschalten der ersten mit den zweiten Halbleiterbauelementen werden Leiterbahnen (L) einer Metallisierung der Chips (C) erzeugt. Die Chips (C) werden nach deren Fertigstellung vereinzelt.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, aufweisen.

Ein solches erstes Halbleiterbauelement kann z. B. mechanische oder thermische Strahlung in elektrische Spannungsänderungen umwandeln oder umgekehrt. Dazu besteht die Schicht des ersten Halbleiterbauelements, die in der Regel zwischen zwei Elektroden angeordnet ist, aus einem piezoelektrischen bzw. pyroelektrischen Material.

Je höher der elektrische Polarisationsgrad der Schicht ist, um so ausgeprägter sind die akustischen Schwingungen oder die thermische Strahlung bei einer bestimmten Spannungsänderung. Nach dem Abscheiden des Materials zur Erzeugung der Schicht befindet sich die Schicht jedoch in einem Zustand geringer elektrischer Polarisation. Zur Erhöhung des Polarisationsgrades ist demnach ein Polungsvorgang erforderlich. Dazu wird bei einer Temperatur von über 150°C ein hohes elektrisches Feld in der Schicht appliziert, was aufgrund des sogenannten ferroelektrischen Effekts zu einer permanenten Polarisation des Materials der Schicht führt. Dies kann durch Erzeugung eines Spannungsabfalls in der Schicht erfolgen, indem an den Elektroden geeignete Spannungen angelegt werden.

Es ist üblich, zur effektiven und kostengünstigen Produktion von Chips mit Halbleiterbauelementen eine große Anzahl an analog zueinander aufgebauten Chips auf einem Wafer aus Halbleitermaterial herzustellen, und die Chips anschließend zu vereinzeln. Bei der Anwendung eines solchen Verfahrens auf die Herstellung von Chips, die jeweils ein oben beschriebenes erstes Halbleiterbauelement aufweisen, stellt sich das Problem, die Schichten der ersten Halbleiterbauelemente auf dem Wafer zu polen. Wegen der Vielzahl der Halbleiterbauelemente ist es weder effektiv noch kostengünstig, für den Polungsvorgang jedes erste Halbleiterbauelement einzeln zu kontaktieren.

Umfasst jeder Chip lediglich ein oben beschriebenes erstes Halbleiterbauelement, so lässt sich ein Verfahren zur Herstellung mehrerer analog zueinander aufgebauter Chips mittels eines Wafers leicht realisieren, da alle erste Halbleiterbauelemente der Chips auf dem Wafer zur Polung ihrer Schichten parallel geschaltet werden können.

Problematisch ist jedoch die Herstellung von Chips auf diesem Weg, wenn jeder Chip neben dem ersten Halbleiterbauelement auch mindestens ein zweites Halbleiterbauelement aufweist, das mit dem ersten Halbleiterbauelement verschaltet werden soll. In der Regel wird eine Parallelverschaltung der ersten Halbleiterbauelemente mit der gewünschten Verschaltung der Halbleiterbauelemente untereinander unvereinbar sein. Aus diesem Grund ist bislang noch kein Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, und ein zweites Halbleiterbauelement aufweisen unter Verwendung eines Wafers bekannt.

Der Erfindung liegt folglich die Aufgabe zugrunde, ein Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, und ein zweites Halbleiterbauelement aufweisen, unter Verwendung eines Wafers anzugeben, das effektiv und kostengünstig ist.

Die Aufgabe wird gelöst durch ein Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils mindestens ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, aufweisen, bei dem die Chips auf einem Wafer erzeugt werden, wobei pro erstem Halbleiterbauelement die Schicht, die zunächst nicht ihre volle Polarisation aufweist, erzeugt wird. Pro Chip wird mindestens ein zweites Halbleiterbauelement erzeugt. Zur Erzeugung temporärer Leiterbahnen wird leitendes Material abgeschieden und derart strukturiert, daß jede Schicht der ersten Halbleiterbauelemente zwischen zwei der temporären Leiterbahnen geschaltet ist, und daß jede temporäre Leiterbahn mit Unterseiten oder Oberseiten der Schichten der ersten Halbleiterbauelemente mehrerer Chips auf dem Wafer verbunden ist. Die Schichten der ersten Halbleiterbauelemente werden gepolt, indem Spannungen an die temporären Leiterbahnen angelegt werden. Nach Polarisierung der Schichten der ersten Halbleiterbauelemente werden die temporären Leiterbahnen zumindest abschnittsweise entfernt. Zum Verschalten der ersten Halbleiterbauelemente mit den zweiten Halbleiterbauelementen werden Leiterbahnen einer Metallisierung der Chips erzeugt. Die Chips werden nach deren Fertigstellung vereinzelt.

Die Spannungen zum Polen der Schichten werden aufgrund der temporären Leiterbahnen an nur überschaubar wenigen Stellen auf dem Wafer angelegt, so daß das Verfahren effizient und kostengünstig ist.

Da die temporären Leiterbahnen zumindest abschnittsweise nach Polarisierung der Schichten wieder entfernt werden, können die Halbleiterbauelemente der Chips unabhängig von der Anordnung der temporären Leiterbahnen mit Hilfe der Leiterbahnen der Metallisierung miteinander verschaltet werden.

Das erste Halbleiterbauelement kann so erzeugt werden, daß es elektrische oder thermische Strahlung in elektrische Spannungsänderungen umwandelt oder umgekehrt. Dazu wird die Schicht des ersten Halbleiterbauelements aus einem piezo- oder pyroelektrischen Material erzeugt. Die Schicht des ersten Halbleiterbauelements kann beispielsweise aus PZT (Blei- Zirkonium-Titanat) erzeugt werden.

Beispielsweise ist das erste Halbleiterbauelement ein Bulk- Acoustic-Wave Resonator oder ein Surface-Acoustic-Wave Resonator.

Pro erstem Halbleiterbauelement kann eine untere Elektrode, darüber die Schicht und darüber eine obere Elektrode erzeugt werden. Zur Erzeugung der temporären Leiterbahnen kann leitendes Material abgeschieden und derart strukturiert werden, daß jede temporäre Leiterbahn mit unteren oder oberen Elektroden der ersten Halbleiterbauelemente mehrerer Chips verbunden ist. In diesem Fall werden die oberen und die unteren Elektroden der ersten Halbleiterbauelemente zugleich als Elektroden zum Polen der Schichten der ersten Halbleiterbauelemente verwendet.

Alternativ können pro erstem Halbleiterbauelement zunächst eine temporäre obere Elektrode gleichzeitig oder vor den temporären Leiterbahnen erzeugt werden. Nach der Polarisierung der Schichten der ersten Halbleiterbauelemente können die temporären oberen Elektroden entfernt werden, und anschließend neue obere Elektroden erzeugt werden.

Bei einem besonders effizienten und kostengünstigen ersten Verfahren wird über den ersten Halbleiterbauelementen und den zweiten Halbleiterbauelementen eine isolierende Zwischenschicht abgeschieden. Anschließend werden Kontaktlöcher in der Zwischenschicht zu den ersten und den zweiten Halbleiterbauelementen erzeugt. Dabei werden mindestens für die unteren und für die oberen Elektroden der ersten Halbleiterbauelemente Kontaktlöcher erzeugt. Es wird eine Diffusionsbarrierenschicht aus leitendem Material mit einer solchen Dicke abgeschieden, daß sie die Kontaktlöcher nicht ausfüllt. Zur Erzeugung von Kontakten wird leitendes Material einer solchen Dicke über der Diffusionsbarrierenschicht abgeschieden, daß sie die Kontaktlöcher ausfüllt. Dieses leitende Material wird soweit rückgeätzt, daß die Diffusionsbarrierenschicht teilweise freigelegt wird. Durch Strukturierung der Diffusionsbarrierenschicht werden die temporären Leiterbahnen erzeugt. Die temporären Leiterbahnen bestehen also aus Teilen der Diffusionsbarrierenschicht. Nach Polarisierung der Schichten der ersten Halbleiterbauelemente wird zur Erzeugung der Leiterbahnen der Metallisierung leitendes Material abgeschieden und strukturiert, wobei außerhalb der Leiterbahnen der Metallisierung liegende Teile der Diffusionsbarrierenschicht entfernt werden.

Bei diesem ersten Verfahren wird die Diffusionsbarrierenschicht, die üblicherweise für Kontakte vorgesehen ist, zugleich für die Erzeugung der temporären Leiterbahnen verwendet.

Die Entfernung der außerhalb der Leiterbahnen der Metallisierung liegenden Teile der Diffusionsbarrierenschicht erfolgt vorzugsweise durch Überätzen des leitenden Materials bei der Erzeugung der Leiterbahnen der Metallisierung. Die temporären Leiterbahnen werden beim Strukturieren des leitenden Materials zur Erzeugung der Leiterbahnen der Metallisierung abschnittsweise entfernt. Für die abschnittsweise Entfernung der temporären Leiterbahnen ist also keine zusätzliche Maske oder zusätzlicher Ätzschritt erforderlich.

Die Zwischenschicht besteht beispielsweise aus SiO2. Die Diffusionsbarrierenschicht besteht beispielsweise aus Titan, Titannitrid oder einer Kombination aus den beiden Materialien. Die Diffusionsbarrierenschicht ist vorzugsweise zwischen 20 und 50 nm dick. Das leitende Material zur Erzeugung der Kontakte enthält beispielsweise Wolfram. Das leitende Material zur Erzeugung der Leiterbahnen der Metallisierung enthält beispielsweise AlSiCu.

Gemäß eines zweiten Verfahrens können die temporären Leiterbahnen nach Polarisierung der Schichten der ersten Halbleiterbauelemente vollständig durch unmaskiertes selektives Ätzen entfernt werden. Die temporären Leiterbahnen werden also vor Abscheiden des leitenden Materials zur Erzeugung der Leiterbahnen der Metallisierung entfernt. Da die temporären Leiterbahnen vollständig entfernt werden, ist keine zusätzliche Maske für die Entfernung erforderlich.

Beispielsweise werden die temporären Leiterbahnen durch Sputtern von amorphem Silizium erzeugt. Um die temporären Leiterbahnen durch unmaskiertes selektives Trockenätzen vollständig zu entfernen, kann als Ätzmittel CF4 verwendet werden. Mit einem solchen Ätzmittel kann selektiv zu SiO2 geätzt werden.

Statt der vollständigen Entfernung der temporären Leiterbahnen können in einem dritten Verfahren die temporären Leiterbahnen nach Polarisierung der Schichten abschnittsweise derart entfernt werden, daß übrigbleibende Teile der temporären Leiterbahnen erste Teile der Leiterbahnen der Metallisierung bilden. Zur Erzeugung zweiter Teile der Leiterbahnen der Metallisierung wird leitendes Material abgeschieden und strukturiert.

Beispielsweise werden die temporären Leiterbahnen und die Leiterbahnen der Metallisierung aus demselben leitenden Material erzeugt. Zur Erzeugung der zweiten Teile der Leiterbahnen der Metallisierung wird das leitende Material derart strukturiert, daß die ersten Teile der Leiterbahnen der Metallisierung unter Teilen der zweiten Teile der Leiterbahnen der Metallisierung liegen. Bei der abschnittsweisen Entfernung der temporären Leiterbahnen wird eine erste Maske verwendet, die Stellen, an denen die Leiterbahnen der Metallisierung erzeugt werden sollen, bedeckt. Bei der Erzeugung der Leiterbahnen der Metallisierung wird eine zweite Maske verwendet, die dieselben Stellen bedeckt, die auch die erste Maske bedeckt hat. Die Leiterbahnen der Metallisierung sind in Bereichen, in denen auch Teile der temporären Leiterbahnen erzeugt wurden, besonders dick und weisen dort folglich einen besonders kleinen elektrischen Widerstand auf.

Alternativ werden die temporären Leiterbahnen und die Leiterbahnen der Metallisierung aus verschiedenen leitenden Materialien erzeugt. In diesem Fall kann zur Erzeugung der zweiten Teile der Leiterbahnen der Metallisierung das entsprechende leitende Material derart strukturiert werden, das die ersten Teile der Leiterbahnen der Metallisierung neben den zweiten Teilen der Leiterbahnen der Metallisierung liegen. Bei der Erzeugung der zweiten Teile der Leiterbahnen der Metallisierung wird eine Maske verwendet, die alle Bereiche, in denen die Leiterbahnen der Metallisierung erzeugt werden sollen bis auf Bereiche, in denen die ersten Teile der Leiterbahnen der Metallisierung erzeugt wurden, bedeckt, und es wird das Material der zweiten Teile selektiv zum Material der ersten Teile der Leiterbahnen der Metallisierung geätzt.

Die zweiten Halbleiterbauelemente können beispielsweise Transistoren oder Kondensatoren sein.

Alternativ sind die zweiten Halbleiterbauelemente ähnlich wie die ersten Halbleiterbauelemente aufgebaut. Dazu wird für die zweiten Halbleiterbauelemente jeweils eine Schicht mit einer definierten elektrischen Polarisation erzeugt. Die temporären Leiterbahnen werden so erzeugt, daß jede Schicht der zweiten Halbleiterbauelemente zwischen zwei der temporären Leiterbahnen geschaltet ist, und daß jede temporäre Leiterbahn mit Unterseiten oder Oberseiten der Schichten der zweiten Halbleiterbauelemente mehrerer der Chips verbunden ist. Jede temporäre Leiterbahn kontaktiert also sowohl erste als auch zweite Halbleiterbauelemente. Eine temporäre Leiterbahn kann z. B. Unterseiten von ersten und Unterseiten von zweiten Halbleiterbauelementen, oder Unterseiten von ersten und Oberseiten von zweiten Halbleiterbauelementen, oder Oberseiten von ersten und Unterseiten von zweiten Halbleiterbauelementen, oder Oberseiten von ersten und Oberseiten von zweiten Halbleiterbauelementen kontaktieren.

Für eine übersichtliche Anordnung der temporären Leiterbahnen ist es vorteilhaft, die Chips so zu erzeugen, daß sie in Felder, die in Reihen und Spalten auf dem Wafer angeordnet sind, gruppiert sind. Für jede Spalte der Felder können dann zwei der temporären Leiterbahnen erzeugt werden, die sich innerhalb der Felder zu den einzelnen Chips hin verästeln.

Es liegt im Rahmen der Erfindung, pro Chip weitere Halbleiterbauelemente zu erzeugen. Die weiteren Halbleiterbauelemente können beispielsweise Transistoren oder Kondensatoren oder ähnlich wie die ersten Halbleiterbauelemente aufgebaut sein.

Der Chip kann beispielsweise so hergestellt werden, daß er einen Bulk-Acoustic-Wave-Filter umfaßt.

Das Anlegen der Spannungen an die temporären Leiterbahnen findet vorzugsweise bei erhöhter Temperatur, z. B. bei über 150°C, statt.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren näher erläutert.

Fig. 1 zeigt eine Aufsicht auf einen Wafer mit zu Feldern gruppierten Chips.

Fig. 2 zeigt einen Ausschnitt eines Querschnitts durch den Wafer mit einem ersten Halbleiterbauelement eines Chips, nachdem eine isolierende Schicht, eine untere Elektrode, eine Schicht, eine obere Elektrode und eine Zwischenschicht erzeugt wurden.

Fig. 3 zeigt den Ausschnitt aus Fig. 2, nachdem eine Diffusionsbarrierenschicht und Kontakte erzeugt wurden.

Fig. 4a zeigt die Aufsicht auf den Wafer aus Fig. 1, nachdem temporäre Leiterbahnen erzeugt wurden und eine Spannungsquelle angeschlossen wurde.

Fig. 4b zeigt einen Ausschnitt der Aufsicht aus Fig. 4a mit den Chips eines Feldes.

Fig. 4c zeigt das Schaltbild eines Chips mit den temporären Leiterbahnen.

Fig. 5a zeigt den Querschnitt aus Fig. 3, nachdem die temporären Leiterbahnen abschnittsweise entfernt wurden und Leiterbahnen einer Metallisierung erzeugt wurden.

Fig. 5b zeigt das Schaltbild eines Chips mit den Leiterbahnen der Metallisierung.

Fig. 6a zeigt einen Ausschnitt eines Querschnitts durch einen zweiten Wafer mit einem ersten Halbleiterbauelement, nachdem eine isolierende Schicht, eine untere Elektrode, eine Schicht, eine obere Elektrode, eine Zwischenschicht, eine Diffusionsbarrierenschicht, Kontakte und temporäre Leiterbahnen erzeugt wurden.

Fig. 6b zeigt den Ausschnitt aus Fig. 6a, nachdem die temporären Leiterbahnen abschnittsweise entfernt wurden und Leiterbahnen einer Metallisierung erzeugt wurden.

In einem ersten Ausführungsbeispiel wird als Ausgangsmaterial ein Wafer W aus Silizium verwendet. Auf dem Wafer W werden Chips C erzeugt. Jeweils neun Chips C sind zu einem Feld F gruppiert. Die Felder F sind in Reihen und Spalten auf dem Wafer W angeordnet (siehe Fig. 1). Die Chips C sind analog zueinander aufgebaut. Der Einfachheit halber sind in Fig. 1 nicht alle Chips C dargestellt.

Für jeden Chip C werden sechs analog zueinander aufgebaute Halbleiterbauelemente erzeugt. Das Herstellungsverfahren wird anhand eines ersten Halbleiterbauelements erläutert.

Auf dem Wafer W wird eine ca. 500 nm dicke isolierende Schicht I aus SiO2 erzeugt (siehe Fig. 2). Darüber wird Platin in einer Dicke von ca. 100 nm abgeschieden und strukturiert, um eine untere Elektrode U zu bilden.

Über der unteren Elektrode U wird PZT in einer Dicke von ca. 1500 nm und darüber Platin in einer Dicke von ca. 100 nm abgeschieden. Das Platin und das PZT werden durch Ätzen strukturiert, um eine piezoelektrische Schicht S und darüber eine obere Elektrode O zu bilden. Das erste Halbleiterbauelement umfaßt die untere Elektrode U, die Schicht S und die obere Elektrode O. Die Schicht S weist zu diesem Zeitpunkt eine geringe elektrische Polarisation auf. Das Entsprechende gilt für die übrigen fünf Halbleiterbauelemente des Chips C. Die Halbleiterbauelemente sind als Bulk-Acoustic-Wave Resonator ausgestaltet.

Zur Erzeugung einer Zwischenschicht Z wird SiO2 in einer Dicke von ca. 1 µm abgeschieden und planarisiert. Durch maskiertes Ätzen werden Kontaktlöcher geöffnet, die bis zu den oberen Elektroden O und den unteren Elektroden U reichen.

Anschließend wird eine ca. 30 nm dicke Teilschicht aus Titan - und darüber eine ca. 30 nm dicke Teilschicht aus TiN erzeugt. Die beiden Teilschichten bilden zusammen eine Diffusionsbarrierenschicht D (siehe Fig. 3). Die Diffusionsbarrierenschicht D ist so dünn, daß sie die Kontaktlöcher nicht auffüllt.

Zur Erzeugung von Kontakten K wird Wolfram in einer Dicke von ca. 800 nm abgeschieden und rückgeätzt, bis Teile der Diffusionsbarrierenschicht D freigelegt werden (siehe Fig. 3).

Mit Hilfe einer Maske aus Fotolack wird die Diffusionsbarrierenschicht D zu temporären Leiterbahnen TL strukturiert. Für jede Spalte von Feldern F werden zwei temporäre Leiterbahnen TL erzeugt (siehe Fig. 4a). Die temporären Leiterbahnen TL verästeln sich in den Feldern F zu den einzelnen Chips C hin (siehe Fig. 4a und 4b). Der Einfachheit halber sind in Fig. 4a und 4b nicht alle temporären Leiterbahnen TL und deren Verästelungen dargestellt. Die temporären Leiterbahnen TL sind mit oberen Elektroden O oder mit unteren Elektroden U der Halbleiterbauelemente verbunden. Jedes Halbleiterbauelement ist zwischen zwei der temporären Leiterbahnen TL geschaltet. Fig. 4c zeigt das Schaltbild eines Chips C mit seinen sechs Halbleiterbauelementen, die mit den temporären Leiterbahnen TL verbunden sind.

Zur Polarisierung der Schichten S der Halbleiterbauelemente werden an die zwei temporären Leiterbahnen TL jeder Spalte von Feldern F mittels einer Spannungsquelle Q Spannungen angelegt und dadurch in den Schichten S ein Spannungsabfall erzeugt. In Fig. 4a sind die zwei temporären Leiterbahnen TL der dritten Spalte der Felder mit der Spannungsquelle Q verbunden, so daß die Schichten S der Chips C der dritten Spalte der Felder F polarisiert werden.

Nach der Polarisierung der Schichten S wird AlSiCu in einer Dicke von ca. 1 µm abgeschieden und durch maskiertes Ätzen zu Leiterbahnen L einer Metallisierung der Chips C strukturiert (siehe Fig. 5a und 5b). Bei der Strukturierung wird auch Titan und TiN entfernt, so daß die temporären Leiterbahnen TL abschnittsweise entfernt werden.

Durch die Leiterbahnen L der Metallisierung werden die Halbleiterbauelemente der Chips C derart verdrahtet, daß jeder Chip C einen Bulk-Acoustic-Wave-Filter bildet (siehe Fig. 5b).

Anschließend werden die Chips C vereinzelt, das heißt, der Wafer W wird zersägt, so daß die Chips C voneinander getrennt werden.

In einem zweiten Ausführungsbeispiel wird analog wie im ersten Ausführungsbeispiel ein Wafer mit Chips in Feldern erzeugt, wobei jeder Chip sechs Halbleiterbauelemente aufweist. Wie im ersten Ausführungsbeispiel werden eine isolierende Schicht I', eine untere Elektrode U', eine Schicht S', eine obere Elektrode O', eine Zwischenschicht Z', eine Diffusionsbarrierenschicht D' und Kontakte K' erzeugt (siehe Fig. 6a).

Zur Erzeugung von temporären Leiterbahnen TL' wird AlSiCu in einer Dicke von ca. 800 nm abgeschieden und mit Hilfe einer Maske aus Fotolack strukturiert. Die temporären Leiterbahnen TL' verlaufen genauso wie im ersten Ausführungsbeispiel.

Nach Polarisierung der Schichten S' wird AlSiCu in einer Dicke von ca. 800 nm abgeschieden und mit Hilfe einer weiteren Maske aus Fotolack geätzt, bis die Zwischenschicht Z' freigelegt wird. Dadurch werden Leiterbahnen L' einer Metallisierung der Chips erzeugt, deren erste Teile aus übrigbleibenden Teil der temporären Leiterbahnen TL' bestehen und deren zweite Teile aus dem zuletzt abgeschiedenen AlSiCu bestehen (siehe Fig. 6b). Die Leiterbahnen L' der Metallisierung sind also in einigen Bereichen dicker als in anderen. Die Leiterbahnen L' der Metallisierung verlaufen wie die Leiterbahnen L der Metallisierung aus dem ersten Ausführungsbeispiel.

In einem dritten Ausführungsbeispiel werden wie im ersten Ausführungsbeispiel ein Wafer mit Chips in Feldern erzeugt. Wie im ersten Ausführungsbeispiel umfaßt jeder Chip sechs Halbleiterbauelemente. Bis zur Erzeugung der Kontakte ist das Herstellungsverfahren identisch mit dem Herstellungsverfahren des ersten Ausführungsbeispiels.

Zur Erzeugung von temporären Leiterbahnen wird amorphes Silizium in einer Dicke von ca. 50 nm abgeschieden und zusammen mit der Diffusionsbarrierenschicht strukturiert. Der Verlauf der temporären Leiterbahnen entspricht dem Verlauf der temporären Leiterbahnen TL des ersten Ausführungsbeispiels.

Nach Polarisierung der Schichten der Halbleiterbauelemente werden die temporären Leiterbahnen vollständig durch Trockenätzen mit z. B. CF4 entfernt.

Zur Erzeugung von Leiterbahnen einer Metallisierung der Chips wird AlSiCu in einer Dicke von ca. 800 nm abgeschieden und mit Hilfe einer Maske aus Fotolack strukturiert. Die Leiterbahnen der Metallisierung verlaufen wie die Leiterbahnen L der Metallisierung des ersten Ausführungsbeispiels. Bezugszeichenliste C Chip

D, D' Diffusionsbarrierenschicht

F Feld

I, I' isolierende Schicht

K, K' Kontakt

L, L' Leiterbahn einer Metallisierung

O, O' Obere Elektrode

S, S' Schicht

TL, TL' temporäre Leiterbahn

U, U' Untere Elektrode

W Wafer

Z, Z' Zwischenschicht


Anspruch[de]
  1. 1. Verfahren zur Erzeugung analog zueinander aufgebauter Chips, die jeweils ein erstes Halbleiterbauelement, das eine Schicht mit einer definierten elektrischen Polarisation aufweist, aufweisen,

    bei dem die Chips (C) auf einem Wafer (W) erzeugt werden,

    die Schichten (S) der ersten Halbleiterbauelemente werden so erzeugt, daß sie zunächst nicht ihre volle Polarisation aufweisen,

    bei dem pro Chip (C) mindestens ein zweites Halbleiterbauelement erzeugt wird,

    bei dem zur Erzeugung temporärer Leiterbahnen (TL) leitendes Material abgeschieden und derart strukturiert wird, daß jede Schicht (S) der ersten Halbleiterbauelemente zwischen zwei der temporären Leiterbahnen (TL) geschaltet ist, und daß jede temporäre Leiterbahn (TL) mit Unterseiten oder Oberseiten der Schichten (S) der ersten Halbleiterbauelemente mehrerer der Chips (C) verbunden ist,

    bei dem die Schichten (S) der ersten Halbleiterbauelemente gepolt werden, indem Spannungen an die temporären Leiterbahnen (TL) angelegt werden,

    bei dem die temporären Leiterbahnen (TL) nach Polarisierung der Schichten (S) der ersten Halbleiterbauelemente zumindest abschnittsweise entfernt werden,

    bei dem zum Verschalten der ersten Halbleiterbauelemente mit den zweiten Halbleiterbauelementen Leiterbahnen (L) einer Metallisierung der Chips (C) erzeugt werden,

    bei dem die Chips (C) nach deren Fertigstellung vereinzelt werden.
  2. 2. Verfahren nach Anspruch 1, bei dem die Schichten (S) der ersten Halbleiterbauelemente aus einem piezo- oder pyroelektrischen Material erzeugt werden.
  3. 3. Verfahren nach Anspruch 2, bei dem das erste Halbleiterbauelement als Bulk-Acoustic- Wave-Resonator erzeugt wird.
  4. 4. Verfahren nach einem der Ansprüche 1 bis 3,

    bei dem pro erstem Halbleiterbauelement eine untere Elektrode (U), darüber die Schicht (S), die zunächst nicht ihre volle Polarisation aufweist, und darüber eine obere Elektrode (O) erzeugt werden,

    bei dem zur Erzeugung der temporären Leiterbahnen (TL) leitendes Material abgeschieden und derart strukturiert wird, daß jede temporäre Leiterbahn mit (TL) unteren (U) oder oberen Elektroden (O) der ersten Halbleiterbauelemente mehrerer der Chips (C) verbunden ist.
  5. 5. Verfahren nach Anspruch 4,

    bei dem über den ersten Halbleiterbauelementen und den zweiten Halbleiterbauelementen eine isolierende Zwischenschicht (Z) abgeschieden wird,

    bei dem Kontaktlöcher in der Zwischenschicht (Z) zu den ersten Halbleiterbauelementen und den zweiten Halbleiterbauelementen erzeugt werden,

    bei dem eine Diffusionsbarrierenschicht (D) aus leitendem Material mit einer solchen Dicke abgeschieden wird, daß sie die Kontaktlöcher nicht ausfüllt,

    bei dem zur Erzeugung von Kontakten (K) leitendes Material in einer solchen Dicke abgeschieden wird, daß die Kontaktlöcher ausgefüllt werden, und soweit rückgeätzt wird, daß die Diffusionsbarrierenschicht (D) freigelegt wird,

    bei dem durch Strukturierung der Diffusionsbarrierenschicht (D) die temporären Leiterbahnen (TL) erzeugt werden,

    bei dem nach Polarisierung der Schichten (S) der ersten Halbleiterbauelemente zur Erzeugung der Leiterbahnen (L) der Metallisierung leitendes Material abgeschieden und strukturiert wird, wobei außerhalb der Leiterbahnen (L) der Metallisierung liegende Teile der Diffusionsbarrierenschicht (D) entfernt werden.
  6. 6. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die temporären Leiterbahnen nach Polarisierung der Schichten der ersten Halbleiterbauelemente vollständig durch unmaskiertes selektives Ätzen entfernt werden.
  7. 7. Verfahren nach Anspruch 6, bei dem die temporären Leiterbahnen aus amorphem Silizium erzeugt werden.
  8. 8. Verfahren nach einem der Ansprüche 1 bis 4,

    bei dem die temporären Leiterbahnen (TL') nach Polarisierung der Schichten (S') abschnittsweise derart entfernt werden, daß übrigbleibende Teile der temporären Leiterbahnen (TL') erste Teile der Leiterbahnen (L') der Metallisierung bilden,

    bei dem zur Erzeugung zweiter Teile der Leiterbahnen (L') der Metallisierung leitendes Material abgeschieden und strukturiert wird.
  9. 9. Verfahren nach Anspruch 8,

    bei dem die temporären Leiterbahnen (TL') und die Leiterbahnen (L') der Metallisierung aus demselben leitenden Material erzeugt werden,

    bei dem zur Erzeugung der zweiten Teile der Leiterbahnen (L') der Metallisierung das leitende Material derart strukturiert wird, daß die ersten Teile der Leiterbahnen (L') der Metallisierung unter Teilen der zweiten Teile der Leiterbahnen (L') der Metallisierung liegen.
  10. 10. Verfahren nach einem der Ansprüche 1 bis 9,

    bei dem für die zweiten Halbleiterbauelemente jeweils eine Schicht (S) mit einer definierten elektrischen Polarisation erzeugt wird,

    bei dem die temporären Leiterbahnen (TL) so erzeugt werden,

    daß jede Schicht (S) der zweiten Halbleiterbauelemente zwischen zwei der temporären Leiterbahnen (TL) geschaltet ist,

    und daß jede temporäre Leiterbahn (TL) mit Unterseiten oder Oberseiten der Schichten (S) der zweiten Halbleiterbauelemente mehrerer der Chips (C) verbunden ist.
  11. 11. Verfahren nach einem der Ansprüche 1 bis 10,

    bei dem die Chips (C) so erzeugt werden, daß sie in Felder (F), die in Reihen und Spalten auf dem Wafer (W) angeordnet sind, gruppiert sind,

    bei dem für jede Spalte der Felder (F) zwei der temporären Leiterbahnen (TL) erzeugt werden, die sich innerhalb der Felder zu den einzelnen Chips (C) hin verästeln.
  12. 12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem pro Chip (C) weitere Halbleiterbauelemente erzeugt werden.






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