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Dokumentenidentifikation DE69428652T2 08.05.2002
EP-Veröffentlichungsnummer 0640980
Titel Halbleiterspeicher mit mehreren Banken
Anmelder Fujitsu Ltd., Kawasaki, Kanagawa, JP
Erfinder Mochizuki, Hirohiko, Kawasaki-shi, Kanagawa 211, JP;
Takemae, Yoshihiro, Kawasaki-shi, Kanagawa 211, JP;
Kodama, Yukinori, Kawasaki-shi, Kanagawa 211, JP;
Yanagisawa, Makoto, Kawasaki-shi, Kanagawa 211, JP;
Shigenobu, Katsumi, Kawasaki-shi, Kanagawa 211, JP
Vertreter W. Seeger und Kollegen, 81369 München
DE-Aktenzeichen 69428652
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 20.07.1994
EP-Aktenzeichen 941113011
EP-Offenlegungsdatum 01.03.1995
EP date of grant 17.10.2001
Veröffentlichungstag im Patentblatt 08.05.2002
IPC-Hauptklasse G11C 8/00
IPC-Nebenklasse G06F 12/06   

Beschreibung[de]

Die vorliegende Erfindung betrifft einen Halbleiterspeicher, und im besonderen einen Halbleiterspeicher mit einer Vielzahl von Speicherzellenbereichen, die als Bänke bezeichnet werden.

In letzter Zeit ist ein synchroner dynamischer Speicher mit wahlfreiem Zugriff [synchronous dynamic random access memory] (SDRAM) vorgesehen und für ein Computersystem und dergleichen verwendet worden. Ferner ist ein SDRAM mit einer Vielzahl von Bänken (zum Beispiel mit zwei Bänken, vier Bänken oder acht Bänken) untersucht und auch vorgesehen worden. Es sei erwähnt, daß die Bänke auch in einem nichtselektierten Zustand einen aktiven Zustand beibehalten (bei dem eine Lese-/Schreiboperation ausgeführt werden kann).

Fig. 1 zeigt solch einen Speicher nach Stand der Technik. Die Präambel von Anspruch 1 spiegelt diesen Stand der Technik wider.

In einem SDRAM, der zwei Bänke hat, führt zum Beispiel, wenn eine Bank eine aktive Operation ausführt, die andere Bank gleichzeitig eine Vorladeoperation aus, so daß die Gesamtoperationsgeschwindigkeit hoch wird. Ferner wird zum Beispiel ein SDRAM mit einer Vielzahl von Bänken für einen. Cachespeicher eines Computersystems verwendet, um dessen Cacheoperation zu beschleunigen.

Es sei erwähnt, daß von Computersystemen manche so konstruiert sind, um Vier-Bank-SDRAMs zu verwenden, und manche so, um Zwei-Bank-SDRAMs zu verwenden. In diesen Vier-Bank- und Zwei-Bank-SDRAMs, die als Cachespeicher des Computersystems verwendet werden, wird die Konfiguration des SDRAM, d. h., die Anzahl der Bänke, gemäß der Anforderung des Computersystems oder der Konfiguration des Computersystems bestimmt, bei dem der SDRAM verwendet wird.

Dennoch ist bei dem SDRAM nach Stand der Technik, der eine Vielzahl von Bänken hat, zum Beispiel der Vier-Bank- SDRAM nach Stand der Technik mit dem Zwei-Bank-SDRAM inkompatibel, so daß er nicht auf die Computersysteme anwendbar ist, die mit Zwei-Bank-SDRAMs arbeiten. Dieses Problem von SDRAMs nach Stand der Technik wird unter Bezugnahme auf die beiliegenden Zeichnungen eingehend erläutert. Die vorliegende Erfindung, wie sie in Anspruch 1 definiert ist, löst das obige Problem. Besondere Ausführungsformen sind in den vorliegenden Ansprüchen dargelegt.

Eine Ausführungsfarm der vorliegenden Erfindung kann einen Halbleiterspeicher vorsehen, der eine Vielzahl von Bänken hat und als Speicher mit einer kleineren Anzahl von Bänken dienen kann.

Der Halbleiterspeicher kann ein dynamischer Speicher mit wahlfreiem Zugriff oder ein synchroner dynamischer Speicher mit wahlfreiem Zugriff sein. In diesem synchronen dynamischen Speicher mit wahlfreiem Zugriff können eine Bankaktivierungsinstruktion und eine Leseinstruktion mit einem Taktfreigabesignal, einem Chipselektionssignal, einem Reihenadressen-Strobe-Signal, einem Spaltenadressen-Strobe- Signal und einem Schreibfreigabesignal vorgesehen werden.

Der Halbleiterspeicher kann ferner eine Vielzahl von Treibern zum Betreiben von entsprechenden Wortdecodierern und Leseverstärkern umfassen, und die Bankstatussignale können von den Treibern ausgegeben werden. Die Bänke können, falls erforderlich, selbst in einem nichtselektierten Zustand nach einer Leseoperation oder einer Schreiboperation betriebsfähig sein. Das erste Adressensignal kann ein Reihenadressensignal sein, und das zweite Adressensignal kann ein Spaltenadressensignal sein.

Die Anzahl der Bänke kann auf 2X festgelegt sein, wobei x eine ganze Zahl ist, die gleich oder größer als zwei ist; die Bankkonfigurationen können eine erste Bankkonfiguration und eine zweite Bankkonfiguration enthalten, wobei die erste Bankkonfiguration 2x ist und die zweite Bankkonfiguration 2y ist, wobei y eine ganze Zahl ist, die gleich oder größer als eins ist und erhalten wird, indem x durch ein Vielfaches von zwei dividiert wird. Die erste Spezifizierungseinheit kann ein x-Bit-Bankadressensignal decodieren, das in dem ersten Adressensignal enthalten ist, um eine der 2X Bänke zu spezifizieren, die als solche, die sie sind, oder als 2Y Bänke fungieren; und die zweite Spezifizierungseinheit kann gemäß Informationssignalen, die für jede der 2X Bänke angeben, ob sie aktiv ist oder nicht, ein x-Bit-Bankadressensignal decodieren, das in dem zweiten Adressensignal enthalten ist, falls die 2X Bänke als solche fungieren, die sie sind, oder ein y-Bit-Bankadressensignal, das in dem zweiten Adressensignal enthalten ist, falls die 2X Bänke als 2y Bänke fungieren, um die Bank zu spezifizieren, die gemäß dem ersten Adressensignal spezifiziert worden ist, so daß Daten in die spezifizierte Bank geschrieben oder aus ihr gelesen werden.

Die vorliegende Erfindung wird aus der folgenden Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen besser verstanden, in denen:

Fig. 1A und 1B Blockdiagramme sind, die Teile eines Halbleiterspeichers nach Stand der Technik zeigen;

Fig. 2 ein Zeitdiagramm ist, das eine Leseoperation des Halbleiterspeichers von Fig. 1A und iß zeigt;

Fig. 3 ein Zeitdiagramm zum Erläutern der Probleme ist, die in dem Halbleiterspeicher von Fig. 1A und 1B verursacht werden;

Fig. 4 ein Blockdiagramm ist, das ein Prinzip eines Halbleiterspeichers gemäß der vorliegenden Erfindung zeigt;

Fig. 5A und 5B Blockdiagramme sind, die Teile von einer Ausführungsform eines Halbleiterspeichers gemäß der vorliegenden Erfindung zeigen;

Fig. 6 ein Schaltungsdiagramm ist, das einen Bankdecodierer eines Halbleiterspeichers von Fig. 5A und 5B zeigt;

Fig. 7 ein Zeitdiagramm ist, das eine Leseoperation des Halbleiterspeichers von Fig. 5A und 5B zeigt, wenn der Halbleiterspeicher als Vier-Bank-Speicher verwendet wird; und

Fig. 8 ein Zeitdiagramm ist, das eine Leseoperation des Halbleiterspeichers von Fig. 5A und 5B zeigt, wenn der Halbleiterspeicher als Zwei-Bank-Speicher verwendet wird.

Zum besseren Verstehen der bevorzugten Ausführungsformen werden unter Bezugnahme auf Fig. 1A bis 3 die Probleme des Standes der Technik erläutert.

Fig. 1A und 1B zeigen Teile eines Halbleiterspeichers (SDRAM: synchroner dynamischer Speicher mit wahlfreiem Zugriff) nach Stand der Technik. Es sei erwähnt, daß dieser Halbleiterspeicher ein Vier-Bank-SDRAM ist, bei dem vier Bänke verwendet werden, um synchron mit externen Taktsignalen zu arbeiten.

In Fig. 1A und 1B bezeichnen die Bezugszeichen 1 bis 4 Speicherzellenbereiche, d. h., Bänke, die einen aktiven Zustand, falls erforderlich, auch in einem nichtselektierten Zustand nach einer Schreib- oder Leseoperation beibehalten, und 5 bis 8 bezeichnen Wortdecodierer, die jeweilig für entsprechende Bänke vorgesehen sind, um ein Adressensignal zu decodieren, um eine Wortleitung in den Bänken zu spezifizieren.

In Fig. 1A und 1B bezeichnen die Bezugszeichen 9 bis 12 Leseverstärker, 13 bis 16 Spaltendecodierer, bezeichnet 17 einen Bankadressenpuffer, 18 einen Bankdecodierer und bezeichnen 19 bis 22 Treiber. Ferner bezeichnet das Bezugszeichen 23 einen Adressenpuffer, 24 einen Selektor und 25 einen Selektor.

Die Spaltendecodierer 13 bis 16 werden verwendet, um ein Spaltenadressensignal zum Spezifizieren einer Spalte in den Bänken 1 bis 4 zu decodieren, und die Leseverstärker 9 bis 12 werden verwendet, um Daten zu verstärken, die aus den Bänken 1 bis 4 ausgelesen werden. Der Bankadressenpuffer 17 wird verwendet, um ein Bankadressensignal der Bits BA0 und BA1 zum Selektieren von einer der Bänke 1 bis 4 zu empfangen, und der Bankdecodierer 18 wird verwendet, um das Bankadressensignal zu decodieren.

Einer der Treiber 19 bis 22 wird aktiviert, um den Wortdecodierer und Leseverstärker einer selektierten Bank zu betreiben, gemäß dem decodierten Signal, das durch den Bankdecodierer 18 vorgesehen wird. Der Adressenpuffer 23 wird verwendet, um ein Adressensignal der Bits A0 bis An zu empfangen, und der Selektor 24 wird verwendet, um ein Wortleitungsselektionsadressensignal (das durch den Adressenpuffer 23 vorgesehen wird) dem Wortdecodierer der Bank zuzuführen, die durch das decodierte Signal von dem Bankdecodierer 18 spezifiziert wird.

Der Selektor 25 wird verwendet, um ein Spaltenadressensignal, das durch den Adressenpuffer 23 vorgesehen wird, dem Spaltendecodierer der Bank zuzuführen, die durch das decodierte Signal von dem Bankdecodierer 18 spezifiziert wird.

Weiterhin bezeichnen in Fig. 1A und 1B die Bezugszeichen 26 bis 29 Verstärker, 30 bis 33 Schreibschaltungen, und 34 bezeichnet einen Selektor. Zusätzlich bezeichnet das Bezugszeichen 35 einen Ausgabepuffer, 36 einen Eingabepuffer, 37 einen Selektor und 38 einen Operationscontroller. Ferner bezeichnet das Bezugszeichen CLK ein Taktsignal, /RAS ein Reihenadressen-Strobe-Signal, /CAS ein Spaltenadressen- Strobe-Signal, /WE ein Schreibfreigabesignal, /CS ein Chipselektionssignal und CKE ein Taktfreigabesignal. Es sei erwähnt, daß das Zeichen "/" ein Freigabesignal mit L-Pegel oder ein L-aktives Signal bezeichnet, und somit ist zum Beispiel das Chipselektionssignal /CS auf einem L-Pegel "L", wenn der Chip selektiert wird, dem das Chipselektionssignal /CS mit "L" zugeführt wird.

Die Verstärker 26 bis 29 werden verwendet, um Daten zu verstärken, die durch die Leseverstärker 9 bis 12 gelesen werden, und die Schreibschaltungen 30 bis 33 werden verwendet, um Daten in die Bänke 1 bis 4 zu schreiben. Der Selektor 34 wird verwendet, um einen der Verstärker 26 bis 29 von der Bank zu selektieren, die durch das decodierte Signal von dem Bankdecodierer 18 decodiert wird.

Der Ausgabepuffer 35 wird verwendet, um Daten von dem Selektor 34 zu verriegeln und dieselben nach außen auszugeben, und der Eingabepuffer 36 wird verwendet, um Schreibdaten zu speichern, die von außen vorgesehen werden. Der Selektor 37 wird verwendet, um die Schreibdaten von dem Eingabepuffer 36 einer der Schreibschaltungen 30 bis 33 von der Bank zuzuführen, die durch das decodierte Signal von dem Bankdecodierer 18 spezifiziert wird.

Der Operationscontroller 38 wird verwendet, um die Operationszeitlage der oben erwähnten Elemente gemäß externen Steuersignalen zu steuern, und das Taktfreigabesignal CKE wird verwendet, um das Taktsignal CLK freizugeben.

Fig. 2 ist ein Zeitdiagramm, das eine Leseoperation des Halbleiterspeichers (SDRAM) von Fig. 1A und 1B zeigt. In Fig. 2 bezeichnet ein Bezugszeichen A das Taktsignal CLK, bezeichnet B das Taktfreigabesignal CKE, bezeichnet C das Chipselektionssignal /CS, bezeichnet D das Reihenadressen- Strobe-Signal /RAS, bezeichnet E das Spaltenadressen-Strobe- Signal /CAS und bezeichnet F das Schreibfreigabesignal /WE. Ferner bezeichnet ein Bezugszeichen G ein Adressensignal der Bits A0 bis An, bezeichnet H das Bit BA0 eines Bankadressesignals, bezeichnet I das Bit BA1 des Bankadressensignals und bezeichnet J Ausgangsdaten DQ.

Der SDRAM verriegelt die extern zugeführten Signale als Reaktion auf einen Anstieg des Taktsignals CLK. Bei einer Leseoperation empfängt der SDRAM zuerst eine Bankaktivierungsinstruktion und ein Reihenadressensignal. Die Bankaktivierungsinstruktion wird mit dem Taktfreigabesignal CKE mit einem H-Pegel "H", dem Chipselektionssignal /CS mit einem L- Pegel "L", dem Reihenadressen-Strobe-Signal /RAS mit dem L- Pegel "L", dem Spaltenadressen-Strobe-Signal /CAS mit dem H- Pegel "H" und dem Schreibfreigabesignal /WE mit dem H-Pegel "H" vorgesehen.

Das Reihenadressensignal umfaßt die Bits A0 bis An+2. Die Bits An+1 und An+2 werden als Bits BA0 und BA1 des Bankadressensignals durch den Bankadressenpuffer 17 verriegelt, und die Bits A0 bis An werden durch den Adressenpuffer 23 verriegelt. Das Bankadressensignal der Bits BA0 und BA1, die durch den Bankadressenpuffer 17 verriegelt sind, werden in komplementäre Signale verändert, und die komplementären Signale werden dem Bankdecodierer 18 zugeführt und in ihm decodiert. Die decodierten Signale werden den Treibern 19 bis 22 und den Selektoren 24, 25, 34 und 37 zugeführt. Zu dieser Zeit werden die Selektoren 25, 34 und 37 gesteuert, um das decodierte Signal zu ignorieren.

Einer der Treiber 19 bis 22, der dem decodierten Signal entspricht, aktiviert den entsprechenden Wortdecodierer und Leseverstärker, damit die entsprechende Bank bereit ist, um gelesen zu werden. Die Bits A0 bis An des Reihenadressensignals, die durch den Adressenpuffer 23 verriegelt sind, werden zu einem der Wortdecodierer 5 bis 8, der der selektierten Bank entspricht, durch den Selektor 24 übertragen, so daß eine Wortleitung in der Bank selektiert wird.

Der SDRAM empfängt dann eine Leseinstruktion. Die Leseinstruktion wird mit dem Taktfreigabesignal CKE mit "H", dem Chipselektionssignal /CS mit "L", dem Reihenadressen-Strobe- Signal /RAS mit "H", dem Spaltenadressen-Strobe-Signal /CAS mit "L" und dem Schreibfreigabesignal /WE mit "H" vorgesehen.

Ein Bankadressensignal der Bits BA0 und BA1 wird durch den Bankadressenpuffer 17 verriegelt, und ein Spaltenadressensignal der Bits A0 bis An wird durch den Adressenpuffer 23 verriegelt.

Das Bankadressensignal der Bits BA0 und BA1, das durch den Bankadressenpuffer 17 verriegelt ist, wird ein komplementäres Signal, das durch den Bankdecodierer 18 decodiert wird. Das decodierte Signal wird den Treibern 19 bis 22 und den Selektoren 24, 25, 34 und 37 zugeführt. Zu dieser Zeit werden die Treiber 19 bis 22 und die Selektoren 24 und 37 gesteuert, um das decodierte Signal zu ignorieren.

Das Spaltenadressensignal der Bits A0 bis An, das durch den Adressenpuffer 23 verriegelt ist, wird dem Spaltendecodierer (13) der selektierten Bank (zum Beispiel Bank 1) durch den Selektor 25 zugeführt, so daß eine Spalte in der Bank (1) selektiert wird. Dann werden Daten aus der selektierten Bank (1) gelesen und über den entsprechenden Leseverstärker (9) und Verstärker (26) und Selektor 34 durch den Ausgabepuffer 35 verriegelt. Der Ausgabepuffer 35 gibt die Daten DQ nach außen aus.

Übrigens sind von Computersystemen manche so konstruiert, um Vier-Bank-SDRAMs zu verwenden, und manche so, um Zwei-Bank-SDRAMs zu verwenden. Es sei erwähnt, daß diese Vier-Bank- und Zwei-Bank-SDRAMs als Cachespeicher eines Computersystems verwendet werden können, und die Konfiguration des SDRAM (zum Beispiel die Anzahl der Bänke) wird gemäß der Anforderung des Computersystems bestimmt, oder gemäß der Konfiguration des Computersystems, bei dem der SDRAM verwendet wird. Ferner sei erwähnt, daß der Vier-Bank- Speicher, der in Fig. 1A und 1B gezeigt ist, nicht als Zwei- Bank-Speicher verwendbar ist, und deshalb ist dies unpraktisch.

Fig. 3 ist ein Zeitdiagramm zum Erläutern der Probleme, die in dem Halbleiterspeicher verursacht werden, der in Figur A und 1B gezeigt ist. In Fig. 3 sind die Bezugszeichen der Signale dieselben wie jene, die in Fig. 2 gezeigt sind.

Bei einer Leseoperation gibt das Computersystem, das konstruiert ist, um Zwei-Bank-SDRAMs zu verwenden, wie in Fig. 3 gezeigt, zuerst eine Bankaktivierungsinstruktion und ein Reihenadressensignal an den SDRAM aus.

Die Bankaktivierungsinstruktion wird mit dem Taktfreigabesignal CKE mit einem H-Pegel "H", dem Chipselektionssignal /CS mit L-Pegel "L", dem Reihenadressen-Strobe-Signal /RAS mit "L", dem Spaltenadressen-Strobe-Signal /CAS mit "H" und dem Schreibfreigabesignal /WE mit "H" vorgesehen. Das Reihenadressensignal umfaßt die Bits A0 bis An+2. Die Bits An+1 und An+2 dienen als Bits BA0 und BA1 eines Bankadressensignals, das durch den Bankadressenpuffer 17 verriegelt wird. Die übrigen Bits A0 bis An werden durch den Adressenpuffer 23 verriegelt.

Das Bankadressensignal der Bits BA0 und BA1, das durch den Bankadressenpuffer 17 verriegelt wird, wird ein komplementäres Signal, das durch den Bankdecodierer 18 decodiert wird. Das decodierte Signal wird den Treibern 19 bis 22 und Selektoren 24, 25, 34 und 37 zugeführt. In diesem Fall werden die Selektoren 25, 34 und 37 gesteuert, um das decodierte Signal zu ignorieren. Einer der Treiber 19 bis 22, der durch das decodierte Signal spezifiziert wird, betreibt den entsprechenden Wortdecodierer und Leseverstärker, um dadurch die entsprechende Bank zu aktivieren und die Bank darauf vorzubereiten, gelesen zu werden.

Die Bits A0 bis An des Reihenadressensignals, das durch den Adressenpuffer 23 verriegelt ist, werden zu einem der Wortdecodierer, der der selektierten Bank entspricht, durch den Selektor 24 übertragen, so daß eine Wortleitung in der Bank selektiert wird. ·

Der SDRAM empfängt dann eine Leseinstruktion. Die Leseinstruktion wird mit dem Taktfreigabesignal CKE mit "H", dem Chipselektionssignal /CS mit "L", dem Reihenadressen-Strobe- Signal /RAS mit "H", dem Spaltenadressen-Strobe-Signal /CAS mit "L" und dem Schreibfreigabesignal /WE mit "H" vorgesehen. In diesem Fall wird das Adressensignalbit An+1 nicht zugeführt. Statt dessen werden ein Bankadressensignal des Bits BA1 und ein Spaltenadressensignal der Bits A0 bis An zugeführt. Das Bankadressensignal wird durch den Bankadressenpuffer 17 verriegelt und durch den Bankdecodierer 18 decodiert.

Zum Beispiel wird die Bank 1 mit einem Bankadressensignal der Bits BA0 mit "L" und BA1 mit "L" selektiert, und die Bank 2 mit einem Bankadressensignal der Bits BA0 mit "H" und BA1 mit "L", die Bank 3 mit einem Bankadressensignal der Bits BA0 mit "L" und BA1 mit "H" und die Bank 4 mit einem Bankadressensignal der Bits BA0 mit "H" und BA1 mit "H".

Falls die Bank 1 mit einer Bankaktivierungsinstruktion aktiviert wird, die das Bankadressensignal der Bits BA0 mit "L" und BA1 mit "L" umfaßt, während die Bank 2 aktiv ist, wird die Bank 1 für eine Leseoperation nur dann selektiert, wenn eine Leseinstruktion mit dem Bankadressensignal der Bits BA0 mit "L" und BA1 mit "L" zusätzlich zu einem Spaltenadressensignal der Bits A0 bis An vorgesehen wird. Falls ferner das Bit BA1 "L" ist und das Bit BA0 unbestimmt ist, zum Beispiel "H", wird die Bank 2 anstelle der Bank 1 selektiert. Dann werden falsche Daten gelesen.

Das Computersystem, bei dem die Zwei-Bank-SDRAMs verwendet werden, gibt eine Leseinstruktion mit einem Spaltenadressensignal der Bits A0 bis An und einem Bankselektionssignal nur mit dem Bit BA1 aus, so daß der Selektor 34 nicht in der Lage ist, eine Bank korrekt zu selektieren. Dies gilt auch für eine Schreiboperation. Dann ist nämlich der Selektor 37 nicht in der Lage, eine korrekte Bank zu selektieren, und die Daten werden in eine falsche Bank geschrieben.

Deshalb ist der Vier-Bank-SDRAM nach Stand der Technik, der in Fig. 1A und 1B gezeigt ist, mit einem Zwei-Bank-SDRAM inkompatibel, so daß er nicht auf die Computersysteme anwendbar ist, die mit Zwei-Bank-SDRAMs arbeiten.

Unten wird unter Bezugnahme auf Fig. 4 bis 8 eine Ausführungsform eines Halbleiterspeichers gemäß der vorliegenden Erfindung erläutert.

Fig. 4 zeigt ein Prinzip eines Halbleiterspeichers gemäß der vorliegenden Erfindung. Dieser Speicher hat eine Funktion zum Selektieren einer erforderlichen Speicherzelle in einer erforderlichen Bank gemäß ersten und zweiten Adressensignalen, die ihm sukzessive zugeführt werden.

In Fig. 4 bezeichnet Bezugszeichen 39 den Halbleiterspeicher, bezeichnen 40-1, 40-2, 40-2y und 40-2x Bänke, die einen aktiven Zustand auch in einem nichtselektierten Zustand nach einer Schreib- oder Leseoperation beibehalten, und bezeichnen 41 und 42 Bankspezifizierungseinheiten zum Spezifizieren einer Bank, die zu selektieren ist. Es sei erwähnt, daß x eine ganze Zahl ist, die gleich oder größer als zwei ist, und y eine ganze Zahl ist, die gleich oder größer als eins ist und vorgesehen wird, indem das x durch ein Vielfaches von zwei dividiert wird.

Die Bankspezifizierungseinheit 41 decodiert ein x-Bit- Bankadressensignal, das in dem ersten Adressensignal enthalten ist, um eine der 2X Bänke zu spezifizieren, die als solche, die sie sind, oder als 2y Bänke fungieren, so daß eine Wortleitung in der spezifizierten Bank selektiert wird. Die Bankspezifizierungseinheit 42 decodiert gemäß Informationssignalen, die für jede der 2X Bänke 40-1 bis 40-2x angeben, ob sie aktiv ist oder nicht, ein x-Bit-Bankadressensignal, das in dem zweiten Adressensignal enthalten ist, falls die 2X Bänke als jene fungieren, die sie sind, oder ein y- Bit-Bankadressensignal, das in dem zweiten Adressensignal enthalten ist, falls die 2X Bänke als 2y Bänke fungieren, um die Bank zu spezifizieren, die gemäß dem ersten Adressensignal spezifiziert worden ist, so daß Daten in die spezifizierte Bank geschrieben oder aus ihr gelesen werden.

Bei der vorliegenden Erfindung wird, wie oben beschrieben, die Bankspezifizierungseinheit 41 zum Spezifizieren einer Bank verwendet, in der eine Wortleitung selektiert wird, und wird die Bankspezifizierungseinheit 42 zum Spezifizieren der Bank verwendet, die gemäß dem ersten Adressensignal spezifiziert worden ist, so daß Daten in die spezifizierte Bank geschrieben oder aus ihr gelesen werden.

Die Bankspezifizierungseinheit 42 decodiert gemäß Informationssignalen, die für jede der 2X Bänke 40-1 bis 40-2X angeben, ob sie aktiv ist oder nicht, ein x-Bit-Bankadressensignal, das in dem zweiten Adressensignal enthalten ist, falls die 2X Bänke als jene fungieren, die sie sind, oder ein y-Bit-Bankadressensignal, das in dem zweiten Adressensignal enthalten ist, falls die 2x Bänke als 2y Bänke fungieren, um die Bank zu spezifizieren, die gemäß dem ersten Adressensignal spezifiziert worden ist, so daß Daten in die spezifizierte Bank geschrieben oder aus ihr gelesen werden. Auf diese Weise dient dieser Halbleiterspeicher auch als 2y- Bank-Speicher, so daß er nicht nur auf die Computersysteme anwendbar ist, bei denen 2x-Bank-Speicher verwendet werden, sondern auch auf die Computersysteme, bei denen 2y-Bank- Speicher verwendet werden.

Fig. 5A und 5B zeigen Teile eines Vier-Bank-SDRAM gemäß einer Ausführungsform der vorliegenden Erfindung. Durch einen Vergleich von Fig. 5A und 5B mit Fig. 1A und 1B unterscheidet sich diese Ausführungsform von dem SDRAM nach Stand der Technik, der in Fig. 1A und 1B gezeigt ist, darin, daß diese Ausführungsform von Fig. 5A und 5B Treiber 44 bis 47 zum Vorsehen von Bankstatussignalen 51 bis 54 hat, um für jede Bank anzugeben, ob sie aktiv ist oder nicht, anstelle der Treiber 19 bis 22 nach Stand der Technik.

Wenn ein Wortdecodierer 5 und Leseverstärker 9 betrieben werden, um eine Bank 1 zu aktivieren, gelangt das Bankstatussignal 51 auf "H" (H-Pegel "H"), und wenn der Wortdecodierer 5 und Leseverstärker 9 ausgeschaltet werden, um die Bank 1 zu deaktivieren, gelangt das Bankstatussignal 51 auf "L" (L-Pegel "L"). Wenn ein Wortdecodierer 6 und Leseverstärker 10 betrieben werden, um eine Bank 2 zu aktivieren, gelangt ähnlich das Bankstatussignal 52 auf "H", und wenn der Wortdecodierer 6 und Leseverstärker 10 ausgeschaltet werden, um die Bank 2 zu deaktivieren, gelangt das Bankstatussignal 52 auf "L".

Wenn ferner ein Wortdecodierer 7 und Leseverstärker 11 betrieben werden, um eine Bank 3 zu aktivieren, gelangt das Bankstatussignal 53 auf "H", und wenn der Wortdecodierer 7 und Leseverstärker 11 ausgeschaltet werden, um die Bank 3 zu deaktivieren, gelangt das Bankstatussignal 53 auf "L".

Ähnlich gelangt, wenn ein Wortdecodierer 8 und Leseverstärker 12 betrieben werden, um eine Bank 4 zu aktivieren, das Bankstatussignal 54 auf "H", und wenn der Wortdecodierer 8 und Leseverstärker 12 ausgeschaltet werden, um die Bank 4 zu deaktivieren, gelangt das Bankstatussignal 54 auf "L".

Als nächstes hat der SDRAM der Ausführungsform gemäß der vorliegenden Erfindung, wie in Fig. 5A und 5B gezeigt, zusätzlich zu dem SDRAM von Fig. 1A und 1B nach Stand der Technik einen Bankdecodierer 48. Der Bankdecodierer 48 der vorliegenden Ausführungsform wird verwendet, um eine Bankadresse, die durch einen Bankadressenpuffer 17 vorgesehen wird, gemäß den Bankstatussignalen 51 bis 54 zu decodieren, die durch die Treiber 44 bis 47 vorgesehen werden. Ferner hat der SDRAM von dieser Ausführungsform, der in Fig. 5A und 5B gezeigt ist, Selektoren 25, 34 und 37, die jenen des SDRAM von Fig. 1A und 1B nach Stand der Technik ähnlich sind; jedoch werden die Selektoren 25, 34 und 37 verwendet, um eine Bank gemäß einer Ausgabe des Bankdecodierers 48 zu selektieren. Es sei erwähnt, daß die anderen Anordnungen des SDRAM von dieser Ausführungsform, die in Fig. 5A und 5B gezeigt ist, dieselben wie jene des SDRAM von Fig. 1A und 1B nach Stand der Technik sind.

Fig. 6 zeigt einen Bankdecodierer des Halbleiterspeichers von Fig. 5A und 5B. In Fig. 6 bezeichnen die Bezugszeichen BK1 bis BK4 decodierte Signale, die durch den Bankdecodierer 48 vorgesehen werden. Tabelle 1 zeigt Beziehungen zwischen den decodierten Signalen BK1 bis BK4 und Bänken, die zu spezifizieren sind.

[Tabelle 1]

In Fig. 6 bezeichnet ein Bezugszeichen 50 eine Sektion zum Erzeugen des decodierten Signals BK1, bezeichnen 51 bis 55 P-Kanal-Typ-MOS-(pMOS)-Transistoren, bezeichnen 56 bis 60 N-Kanal-Typ-MOS-(nMOS)-Transistoren und bezeichnen 61 und 62 Inverter.

Ferner bezeichnet Bezugszeichen 63 eine Sektion zum Erzeugen des decodierten Signals BK2, bezeichnen 64 bis 68 pMOS-Transistoren, bezeichnen 69 bis 73 nMOS-Transistoren und bezeichnen 74 und 75 Inverter. Weiterhin bezeichnet Bezugszeichen 76 eine Sektion zum Erzeugen des decodierten Signals BK3, bezeichnen 77 bis 81 pMOS-Transistoren, bezeichnen 82 bis 86 nMOS-Transistoren, bezeichnen 87 und 88 Inverter, bezeichnet 89 eine Sektion zum Erzeugen des decodierten Signals BK4, sind 90 bis 94 pMOS-Transistoren, bezeichnen 95 bis 99 nMOS-Transistoren und bezeichnen 100 und 101 Inverter.

Fig. 7 ist ein Zeitdiagramm, das eine Leseoperation des Halbleiterspeichers von Fig. 5A und 5B zeigt, wenn der Halbleiterspeicher als Vier-Bank-Speicher verwendet wird. In Fig. 7 bezeichnet ein Bezugszeichen A das Taktsignal CLK, B das Taktfreigabesignal CKE, C das Chipselektionssignal /CS, D das Reihenadressen-Strobe-Signal /RAS, E das Spaltenadressen-Strobe-Signal /CAS und F das Schreibfreigabesignal /WE. Ferner bezeichnet ein Bezugszeichen G ein Adressensignal der Bits A0 bis An, H das Bit BA0 eines Bankadressensignals, I das Bit BA1 des Bankadressensignals und J Ausgangsdaten DQ.

Diese extern zugeführten Signale werden als Reaktion auf einen Anstieg des Taktsignals CLK verriegelt. Bei einer Leseoperation werden zuerst eine Bankaktivierungsinstruktion und ein Reihenadressensignal vorgesehen. Die Bankaktivierungsinstruktion wird mit dem Taktfreigabesignal CKE mit "H" (H-Pegel "II"), dem Chipselektionssignal /CS mit "L" (L-Pegel "L"), dem Reihenadressen-Strobe-Signal /RAS mit "L", dem Spaltenadressen-Strobe-Signal /CAS mit "H" und dem Schreibfreigabesignal /WE mit "H" vorgesehen.

Das Reihenadressensignal umfaßt die Bits A0 bis An+2, von denen die Bits An+1 und An+2 als Bits BA0 und BA1 eines Bankadressensignals durch den Bankadressenpuffer 17 verriegelt werden und die Bits A0 bis An durch den Adressenpuffer 23 verriegelt werden.

Das Bankadressensignal der Bits BA0 und BA1, die durch den Bankadressenpuffer 17 verriegelt werden, wird ein komplementäres Signal, das zu den Bankdecodierern 18 und 48 übertragen wird. In diesem Fall wird der Bankdecodierer 48 gesteuert, um das Bankadressensignal zu ignorieren. Das Bankadressensignal der Bits BA0 und BA1 wird durch den Bankdecodierer 18 decodiert, und das decodierte Signal wird den Treibern 44 bis 47 und dem Selektor 24 zugeführt.

Einer der Treiber 44 bis 47, der durch das decodierte Signal selektiert wird, betreibt den entsprechenden Wortdecodierer und Leseverstärker, um die entsprechende Bank zu aktivieren, die darauf vorbereitet wird, Daten vorzusehen.

Die Bits A0 bis An des Reihenadressensignals, die durch den Adressenpuffer 23 verriegelt werden, werden zu dem Wortdecodierer der selektierten Bank durch den Selektor 24 übertragen, so daß eine Wortleitung in der Bank selektiert wird.

Dann wird eine Leseinstruktion ausgegeben. Die Leseinstruktion wird mit dem Taktfreigabesignal CKE mit "H", dem Chipselektionssignal /CS mit "L", dem Reihenadressen-Strobe- Signal /RAS mit "H", dem Spaltenadressen-Strobe-Signal /CAS mit "L" und dem Schreibfreigabesignal /WE mit "H" vorgesehen.

Ein Bankadressensignal der Bits BA0 und BA1 und ein Spaltenadressensignal der Bits A0 bis An werden empfangen. Das Bankadressensignal der Bits BA0 und BA1 wird durch den Bankadressenpuffer 17 verriegelt, und das Spaltenadressensignal der Bits A0 bis An wird durch den Adressenpuffer 23 verriegelt.

Das Bankadressensignal der Bits BA0 und BA1, das durch den Bankadressenpuffer 17 verriegelt wird, wird ein komplementäres Signal, das zu den Bankdecodierern 18 und 48 übertragen wird. Zu dieser Zeit wird der Bankdecodierer 18 gesteuert, um das Bankadressensignal zu ignorieren, und der Bankdecodierer 48 decodiert das Bankadressensignal.

Die Tabellen 2 bis 5 zeigen Funktionen des Bankdecodierers 48, wenn die Ausführungsform als Vier-Bank-Speicher dient.

[Tabelle 2]

Falls die Bits An+1 (das Bit BA0 des Bankadressensignals) und An+2 (das Bit BA1 des Bankadressensignals) des Reihenadressensignals, das mit der Bankaktivierungsinstruktion ausgegeben wird, "L" bzw. "L" sind, wie in der obigen Tabelle 2 gezeigt, wird die Bank 1 aktiviert. Falls danach die Bits BA0 und BA1 des Bankadressensignals, das mit der Leseinstruktion und dem Spaltenadressensignal der Bits A0 bis An ausgegeben wird, "L" bzw. "L" sind, wird nicht nur die Bank 1 aktiv, sondern auch eine, zwei oder alle von den Bänken 2, 3 und 4, wie in Tabelle 2 gezeigt. In dieser Situation sieht der Bankdecodierer 48 ein decodiertes Signal der Bits BK1 mit "H", BK2 mit "L", BK3 mit "L" und BK4 mit "L" vor, um die Bank 1 korrekt zu spezifizieren, die zu selektieren ist.

[Tabelle 3]

Falls die Bits An+1 (das Bit BA0 des Bankadressensignals) und An+2 (das Bit BA1 des Bankadressensignals) des Reihenadressensignals, das mit der Bankaktivierungsinstruktion ausgegeben wird, "H" bzw. "L" sind, wie in der obigen Tabelle 3 gezeigt, wird die Bank 2 aktiviert. Falls danach die Bits BA0 und BA1 des Bankadressensignals, das mit der Leseinstruktion und dem Spaltenadressensignal der Bits A0 bis An ausgegeben wird, "H" bzw. "L" sind, wird nicht nur 10 die Bank 2 aktiv, sondern auch eine, zwei oder alle von den Bänken 1, 3 und 4, wie in Tabelle 3 gezeigt. In dieser Situation sieht der Bankdecodierer 48 ein decodiertes Signal der Bits BK1 mit "L", BK2 mit "H", BK3 mit "L" und BK4 mit "L" vor, um die Bank 2 korrekt zu spezifizieren, die zu 15 selektieren ist.

[Tabelle 4]

Falls die Bits An+1 (das Bit BA0 des Bankadressensignals) und An+2 (das Bit BA1 des Bankadressensignals) des Reihenadressensignals, das mit der Bankaktivierungsinstruktion ausgegeben wird, "L" bzw. "H" sind, wie in der obigen Tabelle 4 gezeigt, wird die Bank 3 aktiviert. Falls danach die Bits BA0 und BA1 des Bankadressensignals, das mit der Leseinstruktion und dem Spaltenadressensignal der Bits AO bis An ausgegeben wird, "L" bzw. 'ºH" sind, wird nicht nur die Bank 3 aktiv, sondern auch eine, zwei oder alle von den Bänken 1, 2 und 4, wie in Tabelle 4 gezeigt. In dieser Situation sieht der Bankdecodierer 48 ein decodiertes Signal der Bits BK1 mit "L", BK2 mit "L", BK3 mit "H" und BK4 mit "L" vor, um die Bank 3 korrekt zu spezifizieren, die zu selektieren ist.

[Tabelle 5]

Falls die Bits An+1 (das Bit BA0 des Bankadressensignals) und An+2 (das Bit BA1 des Bankadressensignals) des Reihenadressensignals, das mit der Bankaktivierungsinstruktion ausgegeben wird, "H" bzw. "H" sind, wie in der obigen Tabelle 5 gezeigt, wird die Bank 4 aktiviert. Falls danach die Bits BA0 und BA1 des Bankadressensignals, das mit der Leseinstruktion und dem Spaltenadressensignal der Bits AO bis An ausgegeben wird, "H" bzw. "H" sind, wird nicht nur die Bank 4 aktiv, sondern auch eine, zwei oder alle von den Bänken 1, 2 und 3, wie in Tabelle 5 gezeigt. In dieser Situation sieht der Bankdecodierer 48 ein decodiertes Signal der Bits BK1 mit "L", BK2 mit "L", BK3 mit "L" und BK4 mit "H" vor, um die Bank 4 korrekt zu spezifizieren, die zu selektieren ist.

Das Spaltenadressensignal der Bits A0 bis An, das durch den Adressenpuffer 23 verriegelt wird, wird dem Spaltendecodierer der selektierten Bank durch den Selektor 25 zugeführt, so daß eine Spalte in der Bank selektiert wird. Daten, die aus der selektierten Bank gelesen werden, werden über den Leseverstärker und Verstärker der selektierten Bank und den Selektor 34 durch den Ausgabepuffer 35 verriegelt und nach außen ausgegeben. Auf diese Weise vollendet der SDRAM dieser Ausführungsform, der als Vier-Bank-Speicher dient, die Leseoperation.

Fig. 8 ist ein Zeitdiagramm, das eine Leseoperation des Halbleiterspeichers von Fig. 5A und 5B zeigt, wenn der Halbleiterspeicher als Zwei-Bank-Speicher verwendet wird, wobei die Bänke 1 und 2 als Bank dienen und die Bänke 3 und 4 als andere Bank dienen. In Fig. 8 sind die Bezugszeichen der Signale dieselben wie in Fig. 7.

Bei der Leseoperation gibt ein Computersystem, bei dem der Zwei-Bank-SDRAM verwendet wird, eine Bankaktivierungsinstruktion und ein Reihenadressensignal aus.

Die Bankaktivierungsinstruktion wird mit dem Taktfreigabesignal CKE mit "H", dem Chipselektionssignal /CS mit "L", dem Reihenadressen-Strobe-Signal /RAS mit "L", dem Spaltenadressen-Strobe-Signal /CAS mit "H" und dem Schreibfreigabesignal /WE mit "H" vorgesehen.

Das Reihenadressensignal umfaßt die Bits A0 bis An+2. Die Bits An+1 und An+2 dienen als Bits BA0 und BA1 eines Bankadressensignals, die durch den Bankadressenpuffer 17 verriegelt werden. Die verbleibenden Bits A0 bis An werden durch den Adressenpuffer 23 verriegelt.

Das Bankadressensignal der Bits BA0 und BA1, die durch den Bankadressenpuffer 17 verriegelt werden, wird ein komplementäres Signal, das zu den Bankdecodierern 18 und 48 übertragen wird. In Fall wird der Bankdecodierer 48 gesteuert, um das Bank ressensignal zu ignorieren.

Der Bankdecodiere 18 decodiert das Bankadressensignal der Bits BA0 und BA1 das decodierte Signal für die Treiber 44 bis 47 und Selektor 24 vor.

Einer der Treiber bis 47, der durch das decodierte Signal spezifiziert betreibt den Wortdecodierer und Leseverstärker der ent echenden Bank, um die Bank darauf vorzubereiten, gelesen werden.

Die Bits A0 bis Reihenadressensignals, die durch den Adressenpuffer 23 iegelt werden, werden zu dem Wortdecodierer der erten Bank durch den Selektor 24 übertragen, so daß ein ortleitung in der Bank selektiert wird.

Dann wird eine Les nstruktion mit dem Taktfreigabesignal CKE mit "H", dein ipselektionssignal /CS mit "L", dem Reihenadressen-Stro Signal /RAS mit "H", dem Spaltenadressen-Strobe-Signal mit "L" und dem Schreibfreigabesignal /WE mit "H" Vorg ehen.

Dieses Mal werden Bankadressensignal des Bits BA1 und ein Spaltenadressen gnal der Bits A0 bis An ohne ein Bit An+1 vorgesehen. Da Bankadressensignalbit BA1 wird durch den Bankadressen 17 verriegelt. Das Spaltenadressensignal der Bits bis An wird durch den Adressenpuffer 23 verriegelt.

Das Bankadressensignal BA1, das durch den Bankadressenpuffer 17 verriegelt , wird ein komplementäres Signal, das zu den Bankdecodier 18 und 48 übertragen wird. In diesem Fall wird der Ba decodierer 18 gesteuert, um das Bankadressensignal zu norieren.

Der Bankdecodierer 48 decodiert das Bankadressensignal BA1 und führt ein decod ertes Signal der Bits BK1 bis BK4 den Selektoren 25, 34 und 37 zu. Der Selektor 37 wird gesteuert, um das decodierte Signal zu ignorieren.

Tabelle 6 zeigt Funktionen des Bankdecodierers 48, wenn die Ausführungsform als Zwei-Bank-Speicher dient, wobei die Bänke 1 und 2 als eine Bank fungieren und die Bänke 3 und 4 als andere Bank fungieren. In Tabelle 6 kann ein Zeichen X irgendeinen Pegel von "H" und "L" annehmen.

[Tabelle 6]

Falls das Bit An+2 (das Bit BA1 des Bankadressensignals), das mit der Leseinstruktion ausgegeben wird, "L" ist, wie in der obigen Tabelle 6 gezeigt, wird die Bank 1 selektiert, wenn das decodierte Signal des Bits BK1 "H" ist, und wird die Bank 2 selektiert, wenn das decodierte Signal des Bits BK2 "H" ist, gemäß den Pegeln der Bankstatussignale 51 und 52, die angeben, welche Bank in einem aktiven Zustand ist.

Konkret werden, wie in Fig. 6 gezeigt, wenn die Bankstatussignale 51 und 52 "H" und "L" sind, während das Bankadressensignal BA1 "L" ist (/BA1 ist "H"), die nMOS-Transistoren 57 und 58 EiNgeschaltet, und das decodierte Signal des Bits BK1 ist "H", und die anderen decodierten Signale 20 der Bits BK2, BK3 und BK4 sind "L". In diesem Fall werden die pMOS-Transistoren 52 und 53 AUSgeschaltet.

Ferner werden, wie in Fig. 6 gezeigt, wenn die Bankstatussignale 51 und 52 "L" und "H" sind, während das Bankadressensignal BA1 "L" ist, die nMOS-Transistoren 70 und 71 EINgeschaltet, und das decodierte Signal des Bits BK2 ist "H", und die anderen decodierten Signale der Bits BK1, BK3 und BK4 sind "L". In diesem Fall werden die pMOS-Transistoren 65 und 66 AUSgeschaltet.

Es sei erwähnt, daß dann, wenn das Bankadressensignal BA1 "L" ist, das Bit An+1 (das Bit BA0 des Bankadressensignals) "X: beliebig" ist und Pegel der Bankstatussignale 53 und 54 keinen Einfluß auf die Selektion von Bänken haben.

Ferner wird, wie in der obigen Tabelle 6 gezeigt, falls das Bit An+2 (BA1), das mit der Leseinstruktion ausgegeben wird, "H" ist, die Bank 3 selektiert, wenn das decodierte Signal des Bits BK3 "H" ist, und wird die Bank 4 selektiert, wenn das decodierte Signal des Bits BK "H" ist, gemäß den Pegeln der Bankstatussignale 53 und 54, die angeben, welche Bank in einem aktiven Zustand ist.

Konkret werden, wenn die Bankstatussignale 53 und 54 "H" und "L" sind, während das Bankadressensignal BA1 "H" ist, wie in Fig. 6 gezeigt, die nMOS-Transistoren 83 und 84 EINgeschaltet, und das decodierte Signal des Bits BK3 ist "H", und die anderen decodierten Signale der Bits BK1, BK2 und BK4 sind "L". In diesem Fall werden die pMOS-Transistoren 78 und 79 AUSgeschaltet.

Ferner werden, wie in Fig. 6 gezeigt, wenn die Bankstatussignale 53 und 54 "L" und "H" sind, während das Bankadressensignal BA1 "H" ist, die nMOS-Transistoren 96 und 97 EINgeschaltet, und das decodierte Signal des Bits BK4 ist "H", und die anderen decodierten Signale der Bits BK1, BK2 und BK3 sind "L". In diesem Fall werden die pMOS-Transistoren 91 und 92 AUSgeschaltet.

Es sei erwähnt, daß dann, wenn das Bankadressensignal BK1 "H" ist, das Bit An+1 (BA0) "X: beliebig" ist und Pegel der Bankstatussignale 51 und 52 keinen Einfluß auf die Selektion von Bänken haben.

Das Spaltenadressensignal der Bits A0 bis An, das durch den Adressenpuffer 23 verriegelt wird, wird dem Spaltendecodierer der selektierten Bank durch den Selektor 25 zugeführt, so daß eine Spalte in der selektierten Bank selektiert wird. Daten, die aus der selektierten Bank gelesen werden, werden über den Leseverstärker und Verstärker der selektierten Bank und den Selektor 34 durch den Ausgabepuffer 35 verriegelt und nach außen ausgegeben. Auf diese Weise vollendet der SDRAM dieser Ausführungsform, der als Zwei- Bank-Speicher dient, die Leseoperation.

Bei einer Schreiboperation arbeitet der Selektor 37 anstelle des Selektors 34, und der SDRAM dient ähnlich wie bei der Leseoperation als irgendeiner der Vier- und Zwei-Bank- Speicher.

Bei dieser Ausführungsform wird, wie oben erläutert, der Bankdecodierer 18 zum Decodieren eines Bankadressensignals der Bits BA0 und BA1 eingesetzt, die in einem Reihenadressensignal der Bits A0 bis An+1 enthalten sind, um eine Bank zu spezifizieren, in der eine Wortleitung selektiert wird. Bei der Ausführungsform wird auch der Bankdecodierer 48 zum Spezifizieren der Bank verwendet, die gemäß dem Bankadressensignal der Bits BA0 und BA1 spezifiziert wird, die in dem Reihenadressensignal der Bits A0 bis An+1 enthalten sind, so daß Daten aus der spezifizierten Bank gelesen werden oder in diese geschrieben werden, gemäß Bankstatussignalen 51 bis 53, die für jede der Bänke 1 bis 4 angeben, ob sie aktiv ist oder nicht. Daher dient diese Ausführungsform nicht nur als Vier-Bank-Speicher, sondern auch als Zwei-Bank-Speicher, um einen besseren Komfort zu gewährleisten.

Somit sieht eine Ausführungsform der Erfindung einen Halbleiterspeicher mit einer Bankspezifizierungseinheit (41) zum Spezifizieren einer Bank vor, in der eine Wortleitung gemäß einem Bankadressensignal selektiert wird, das in einem ersten Adressensignal enthalten ist, und mit einer Bankspezifizierungseinheit (42) zum Spezifizieren der Bank, die gemäß dem ersten Adressensignal selektiert wurde, gemäß Signalen, die für jede der Bänke (40-1, 40-2, ..., 40-2X) angeben, ob sie aktiv ist oder nicht, und einem Bankadressensignal, das in einem zweiten Adressensignal enthalten ist, das nach dem ersten Adressensignal vorgesehen wird, so daß Daten aus der spezifizierten Bank gelesen oder in diese geschrieben werden. Durch diese Anordnung kann der Halbleiterspeicher der Erfindung als Speicher mit einer kleineren Anzahl von Bänken dienen, um dadurch den Komfort zu verbessern.


Anspruch[de]

1. Halbleiterspeicher (39) mit einer Vielzahl von Bänken (40-1, 40-2, ..., 40-2x, 1 bis 4), wobei jede der Bänke eine Vielzahl von Speicherzellen hat und eine spezifische Speicherzelle einer spezifischen Bank gemäß einem ersten Adressensignal (A0 bis An+2) und einem zweiten Adressensignal (A0 bis An+2) selektiert wird, die für den Halbleiterspeicher nacheinander vorgesehen werden;

einem ersten Spezifizierungsmittel (41, 18) zum Spezifizieren von einer von der Vielzahl von Bänken durch Decodieren eines Bankadressensignals (BA0, BA1; An+1, An+2), das in dem ersten Adressensignal (A0 bis An+2) enthalten ist; und

einem Mittel (44, 45, 46, 47) zum Aktivieren von einer der Bänke gemäß dem Bankadressensignal in dem ersten Adressensignal (A0 bis An+2); gekennzeichnet durch:

ein zweites Spezifizierungsmittel (42, 48) zum Spezifizieren von einer von der Vielzahl von Bänken durch Decodieren des Bankadressensignals (BA0, BA1; An+1, An+2), das in dem zweiten Adressensignal (A0 bis An+2) enthalten ist, gemäß Bankstatussignalen (51 bis 54), die durch das Mittel (44, 45, 46, 47) zum Aktivieren von einer der Bänke erzeugt werden und für jede der Bänke (40-1, 40-2, ..., 40-2x, 1 bis 4) angeben, ob sie aktiviert ist oder nicht, so daß der Halbleiterspeicher für verschiedene Bankkonfigurationen verwendet werden kann.

2. Halbleiterspeicher nach Anspruch 1, bei dem die Anzahl der Bänke auf 2x festgelegt ist, wobei x eine ganze Zahl ist, die gleich oder größer als zwei ist; die Bankkonfigurationen eine erste Bankkonfiguration und eine zweite Bankkonfiguration enthalten, wobei die Anzahl von Bänken in der ersten Bankkonfiguration 2x und die Anzahl von Bänken in der zweiten Bankkonfiguration 2y ist und y eine ganze Zahl ist, die gleich oder größer als eins ist und erhalten wird, indem das x durch ein Vielfaches von zwei dividiert wird.

3. Halbleiterspeicher nach Anspruch 2, bei dem das erste Spezifizierungsmittel (41) ein x-Bit-Bankadressensignal decodiert, das in dem ersten Adressensignal enthalten ist, um eine der 2x Bänke zu spezifizieren, die als solche, die sie sind, oder als 2y Bänke fungieren; und das zweite Spezifizierungsmittel (42) gemäß Informationssignalen, die für jede der 2x Bänke angeben, ob sie aktiv ist oder nicht, ein x-Bit-Bankadressensignal decodiert, das in dem zweiten Adressensignal enthalten ist, falls die 2x Bänke als solche fungieren, die sie sind, oder ein y-Bit-Bankadressensignal, das in dem zweiten Adressensignal enthalten ist, falls die 2x Bänke als 2y Bänke fungieren, um die Bank zu spezifizieren, die gemäß dem ersten Adressensignal spezifiziert worden ist, so daß Daten in die spezifizierte Bank geschrieben oder aus ihr gelesen werden.

4. Halbleiterspeicher nach irgendeinem der vorhergehenden Ansprüche, bei dem der Halbleiterspeicher ein dynamischer Speicher mit wahlfreiem Zugriff [dynamic random access memory] (DRAM) ist.

5. Halbleiterspeicher nach Anspruch 4, bei dem der dynamische Speicher mit wahlfreiem Zugriff ein synchroner dynamischer Speicher mit wahlfreiem Zugriff [synchronous dynamic random access memory] (SDRAM) ist.

6. Halbleiterspeicher nach Anspruch 5, bei dem eine Bankaktivierungsinstruktion und eine Leseinstruktion mit einem Taktfreigabesignal (CKE), einem Chipselektionssignal (/CS), einem Reihenadressen-Strobe-Signal (/RAS), einem Spaltenadressen-Strobe-Signal (/CAS) und einem Schreibfreigabesignal (/WE) vorgesehen werden.

7. Halbleiterspeicher nach irgendeinem der vorhergehenden Ansprüche, bei dem der Halbleiterspeicher ferner eine Vielzahl von Treibern (44 bis 47) zum Betreiben von entsprechenden Wortdecodierern (5 bis 8) und Leseverstärkern (9 bis 12) umfaßt und die Bankstatussignale (51 bis 54) von den Treibern (44 bis 47) ausgegeben werden.

8. Halbleiterspeicher nach irgendeinem der vorhergehenden Ansprüche, bei dem die Bänke einen aktiven Zustand, bei dem eine Lese-/Schreiboperation ausgeführt werden kann, auch in einem nichtselektierten Zustand beibehalten.

9. Halbleiterspeicher nach irgendeinem der vorhergehenden Ansprüche, bei dem das erste Adressensignal ein Reihenadressensignal ist und das zweite Adressensignal ein Spaltenadressensignal ist.







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