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Dokumentenidentifikation DE10063469A1 27.06.2002
Titel Verfahren zur Herstellung eines elektronischen Chips
Anmelder Micronas GmbH, 79108 Freiburg, DE
Erfinder Heinen, Dirk, Dr., 79279 Vörstetten, DE;
Verhoeven, Herbert, Dr., 79104 Freiburg, DE
Vertreter Patentanwälte Westphal, Mussgnug & Partner, 78048 Villingen-Schwenningen
DE-Anmeldedatum 19.12.2000
DE-Aktenzeichen 10063469
Offenlegungstag 27.06.2002
Veröffentlichungstag im Patentblatt 27.06.2002
IPC-Hauptklasse H01L 21/31
IPC-Nebenklasse H01L 23/28   H01L 21/60   
Zusammenfassung Die Erfindung betrifft ein Verfahren zur Herstellung eines elektronischen Chips aus einem Halbleiter-Substrat (1), einer darüber befindlichen Dielektrikumschicht (2), einer Barriereschicht (3) und elektrischen Übergängen (5) (Kontaktlöcher 8), wobei die Dielektrikumschicht (2) und/oder die Barriereschicht (3) ganzflächig, d. h. ohne Randausschluss (6), abgeschieden wird, so dass die gesamte Waferoberfläche und ein Teil des Waferbevels (7) mit dem Dielektrikum (2) und/oder der Barriereschicht (3) überzogen ist.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Verfahren gemäss dem Oberbegriff des Patentanspruches 1, ein Verfahren gemäss dem Oberbegriff des Patentanspruches 11 und einen elektronischen Chip gemäss dem Oberbegriff des Patentanspruches 10.

Ein elektronischer Chip weist in der Regel eine Schichtenfolge auf. Das elektrisch aktive Silizium-Substrat welches Transistoren, Kondensatoren und Widerstände aufweist wird üblicherweise von der ersten metallischen Verdrahtungsebene des Chips mit Hilfe eines Dielektrikums - in der Regel Siliziumdioxid - elektrisch isolierend getrennt. Ebenso trennen dielektrische Schichten höhere metallische Verdrahtungsebenen - beispielsweise Metall 1 von Metall 2 - voneinander.

Um einen definierten vertikalen elektrischen Übergang zwischen den metallischen Verdrahtungsebenen eines Chips herzustellen, z. B. dem Kontaktieren der Transistoren, ist die Prozessierung (Einarbeitung oder Einprägung) von Kontaktlöchern in das Dielektrikum notwendig. Die besagte Prozessierung der Kontaktlöcher umfasst einen Fotoprozess sowie einen Ätzprozess des Dielektrikums. Beim Fotoprozess wird bis auf einer etwa 2 mm breiten Randschicht - der sogenannten Fotorandablackung - ein geeigneter Fotolack aufgebracht. Der Fotolack wird dann mit Hilfe einer Maske beichtet und durch Entwicklungsprozesse strukuriert. Die Strukturen in Form von Kontaktlöchern werden durch den Ätzprozess (Kontaktätzprozess) vertikal in das Dielektrikum eingeprägt.

Vor der Auffüllung der eingeprägten Kontaktlöcher mit einem geeigneten Metall, insbesondere Wolfram, wird eine dünne Barrierschicht oder Schichtenfolge abgeschieden. Die Barrierschicht besteht üblicherweise aus einem Metallnitrid oder einer Schichtenfolge von Metall/Metallnitrid, beispielsweise Titan/Titannitrid.

Die Abscheidung der Barrierschicht wird durch physikalische oder chemische Verfahren erreicht, beispielsweise gemäss dem PVD- oder CVD-Verfahren. Anschliessend wird auf die Barrierschicht eine Metall-, insbesondere Wolframschicht aufgebracht. Diese füllt das gewünschte Kontaktloch auf und bildet eine geschlossene Schicht auf dem Wafer.

Im letzten Verfahrensschritt wird die Wolframschicht mittels plasmachemischen Ätzens mit SF6-Gas bis auf das Kontaktniveau weggeätzt. Dieser Ätzschritt ist gegenüber der Barrierschicht äusserst selektiv (> 1 : 20), d. h. er entfernt lediglich die Wolframschicht ohne die Barrierschicht nennenswert abzutragen. Letztendlich bleibt nur noch in den vorgesehenen Kontaktlöchern die gewünschte Kontaktfüllung aus Wolfram bestehen. Diese wird als W-Plug bezeichnet.

Obwohl die gemäss dem Stand der Technik verwendeten Beschichtungs-Verfahren bei der Herstellung von elektronischen Chips durchaus brauchbare Ergebnisse liefern, sind diese aber qualitativ unbefriedigend. Bei allen gängigen Fotoprozessen wird üblicherweise eine Randablackung des Fotolacks in einer Breite von etwa 2 mm durchgeführt. Damit soll eine Verunreinigung des Wafer-Carriers sowie der Anlagen mit Fotolack vermieden werden. Im Bereich der Fotorandablackung kann das Dielektrikum durch anschliessende ganzflächige Ätzprozesse, beispielweise beim Kontaktlochätzen mit einem E-Chuck, vollständig entfernt werden. Dabei wird das Silizium-Substrat freigelegt. Falls aber die Barrierschicht den Wafer nicht vollständig bedeckt, sondern durch einen sogenannten Clampring einen Randausschluss aufweist, reagieren beim Wolfram-Rückätzprozess, die Ätzchemikalien mit dem freiliegenden Silizium am Waferrand und bilden völlig unerwünschten Siliziumfluorid-Verbindungen. Die Siliziumfluorid-Verbindungen schlagen sich in Form von Partikeln auf dem Wafer nieder und lassen sich durch den Ätzprozess nicht mehr entfernen. Die dann auf dem Wafer lagernden Siliziumfluorid-Teilchen erreichen in der Regel eine Grösse von mehreren 100 nm und wirken sich häufig in den Weiterverarbeitungsverfahren störend aus. Sie können insbesondere zu Korrosionserscheinungen bei den die Wolframkontakte verbindenden Metallisierungen führen.

Infolge der Partikelverschmutzung sind die heutigen Herstellungsverfahren von elektronischen Chips mit einer gewissen Ausbeuteverringerung verbunden und damit unbefriedigend.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Herstellungsverfahren von elektronischen Chips bereitzustellen, welches die oben aufgeführten Nachteile zumindest teilweise vermeidet. Es ist insbesondere Aufgabe der vorliegenden Erfindung ein unkompliziertes und ökonomisches Herstellungsverfahren von elektronischen Chips bereitzustellen, in welchem die Verschmutzung des Wafers durch Ätzreste, insbesondere von Siliziumfluorid-Teilchen vermieden wird. Es ist schliesslich eine Aufgabe der vorliegenden Erfindung elektronische Chips bereitzustellen, welche im wesentlichen keine Verschmutzung mit Siliziumfluorid-Teilchen aufweisen.

Die Aufgabe wird erfindungsgemäss mittels eines Herstellungsverfahren mit den Merkmalen des unabhängigen Anspruchs 1, sowie durch ein Verfahren gemäss dem unabhängigen Anspruch 11 gelöst. Bevorzugte Ausführungsformen und vorteilhafte Weiterbildungen sind jeweils in den nachgeordneten abhängigen Patentansprüchen aufgeführt.

Das erfindungsgemässe Verfahren zur Herstellung eines elektronischen Chips aus einem Halbleiter-Substrat, einer darüber befindlichen Dielektrikumschicht, einer Barrierschicht sowie elektrischen Übergängen (Kontaktlöcher), umfasst die folgenden Beschichtungs-Schritte:

  • - Aufbringen eines Dielektrikums auf ein Halbleiter-Substrat, insbesondere aus Silizium;
  • - Prozessierung von Kontaktlöchern durch einen Photoprozess und einen Kontakt-Ätzprozess;
  • - Aufbringen einer Barrierschicht auf das Dielektrikum und den Kontaktlöchern, insbesondere mittels des PVD oder CVD Verfahrens;
  • - Aufbringen einer geschlossenen Metallschicht, insbesondere aus Wolfram, auf den Wafer;
  • - Entfernung der Metallschicht bis auf das Niveau der mit Metall gefüllten Kontaktlöcher durch plasmachemisches Ätzen (Rückätzprozess), insbesondere mittels SF6-Gas,
wobei die Dielektrikum-Schicht und/oder die Barrier-Schicht ganzflächig, d. h. ohne Randausschluss, auf die darunter liegende Schicht abgeschieden wird, so dass die gesamte Waferoberfläche und ein Teil des Waferbevels mit einer Ätzschutzschicht - aus dem Dielektrikum und/oder der Barrier- Schicht - überzogen ist.

Wird eine ausreichend dicke Ätzschutzschicht ganzflächig, d. h. ohne Randausschluss, auf die darunterliegende Schicht abgeschieden (full-coverage-Beschichtung, z. B. mit E-Chuck), so dass die gesamte Waferoberfläche und ein Teil des Waferbevels (d. h. die abgerundete Waferkante) mit der besagten Ätzschutzschicht abgedeckt ist, wird der Ätzangriff des Siliziumsubstrats genauso effektiv wie kostengünstig verhindert. Die Bildung der Siliziumfluorid-Teilchen wird somit im wesentlichen verhindert, was zu einer Steigerung der Ausbeute und Zuverlässigkeit der Chipproduktion führt.

Gemäss einer bevorzugten Ausführungsform ist es eine ganzflächige Barrier-Schicht, welche die Ätzschutzschicht darstellt. Folglich wird erfindungsgemäss auf die Dielektrikum- Schicht, welche die eingeprägten Kontaktlöcher aufweist, eine ganzflächige Barrier-Schicht ohne Randausschluss abgeschieden. Dann wird auf die besagte Barrier-Schicht eine geschlossene Metallschicht, insbesondere aus Wolfram aufgebracht und im letzten Schritt schliesslich die Metalldeckschicht mittels plasmachemischen Ätzens bis auf das Niveau der Kontaktlöcher entfernt. Die Barrier-Schicht stellt dabei die Ätzschutzschicht dar, weil sie gegenüber den beim Rückätzprozess eingesetzten Ätzchemikalien weitgehend resistent ist. Eine Partikelbildung wird somit mit Hilfe des erfindungsgemässen Verfahrens im wesentlichen vermieden.

Gemäss einer alternativen Ausführungsform ist es nicht die Barrierschicht, sondern eine ganzflächige Dielektrikum-Schicht ohne Randausschluss, welche die Ätzschutzschicht darstellt. Dabei wird erfindungsgemäss auf das Silizium-Substrat eine ganzflächige Dielektrikum-Schicht ohne Randausschluss abgeschieden. Beim anschliessenden Kontakt-Ätzprozess zur Prozessierung der Kontaktlöcher wird dann eine Fotorandablackungszone abgedeckt. Anschliessend wird eine Barrier-Schicht und dann eine geschlossene Wolframschicht auf den Wafer aufgebracht und schliesslich die Wolframdeckschicht mittels plasmachemischen Ätzens bis auf das Niveau der Kontaktlöcher entfernt.

Damit wird beim Kontaktätzprozess das Dielektrikum in der Fotorandablagerungszone stehengelassen, indem nicht ganzflächig, beispielsweise mit einem E-Chuck, geätzt wird. Vielmehr wird beim Ätzen die Fotorandablagerungszone insbesondere durch einen Clampring ausreichender Grösse abgeschattet. Das Dielektrikum, beispielsweise aus Siliziumdioxid, wirkt wie das Barriermaterial, beispielsweise aus Metallnitrid, als Ätzschutzschicht, d. h. es schützt das Silizium- Substrat vor dem Angriff durch die Rück-Ätzchemikalien. Eine Partikelbildung wird mit Hilfe des erfindungsgemässen Verfahrens im wesentlichen vermieden.

Die Barrierschicht ist in der Regel eine dünne Schicht aus Metall-Nitrid oder eine Schichtenabfolge von Metall/Metallnitrid, beispielsweise aus Titan/Titannitrid.

Neben einem neuen Verfahren zur Herstellung eines elektronischen Chips wird erfindungsgemäss auch Verfahren zur Reduzierung der Partikelbildung beim Rückätzprozess bei der Herstellung eines elektronischen Chips bereitgestellt. Dabei wird vor dem plasmachemischen Ätzen (Rückätzprozess) eine ganzflächige Ätz-Schutzschicht auf die gesamte Waferoberfläche und einen Teil des Waferbevels aufgebracht wird, so dass der Ätzangriff auf das Siliziumsubstrat und damit die Bildung von Siliziumfluorid-Partikeln verhindert wird. Dabei wird vor dem Rückätzprozess die Dielektrikum-Schicht und/oder die Barrierschicht (Barrierschicht) ganzflächig, d. h. ohne Randausschluss abgeschieden, so dass die gesamte Waferoberfläche und ein Teil des Waferbevels mit dem Dielektrikum und/oder der Barrierschicht überzogen ist.

Ein weiterer Aspekt der vorliegenden Erfindung besteht in den elektronischen Chips, welche nach dem oben beschriebenen, erfindungsgemässen Verfahren erhältlich sind.

Nachfolgend wird die Erfindung anhand von schematischen Zeichnungen auf der Grundlage eines beispielhaft bevorzugten Ausführungsbeispiels weiter veranschaulicht. Es zeigen:

Fig. 1a-1c eine übliche W-Plug Prozess-Sequenz mit chemischem Rückätzen der abgeschiedenen W-Schicht.

Fig. 1a zeigt in schematischer Darstellung einen Schnitt durch einen Chip, mit dem Siliziumsubstrat (1), dem Dielektrikum (2), nach Abscheidung der Barrierschicht (3), beispielsweise aus Titannitrid und dem Kontaktloch (8).

Fig. 1b zeigt in schematischer Darstellung einen Schnitt durch einen Chip, mit dem Siliziumsubstrat (1), dem Dielektrikum (2), der Barrierschicht (3), nach dem Abscheiden der geschlossenen Wolframschicht (4).

Fig. 1c zeigt in schematischer Darstellung einen Schnitt durch einen Chip, mit dem Siliziumsubstrat (1), dem Dielektrikum (2), der Barrierschicht (3), dem gefüllten Kontaktloch, hier ein W-Plug (5) nach chemischem Rückätzen, d. h. der Entfernung der Wolframschicht (4) auf Kontaktlochniveau.

Fig. 2 zeigt in schematischer Darstellung einen Schnitt durch einen erfindungsgemässen Chip im Bereich der Fotorandablackungszone (6), mit dem Siliziumsubstrat (1), dem Dielektrikum (2), der Barrierschicht (3) und den Waferbevel (7).

In den nachfolgend beschriebenen bevorzugten Ausführungsformen nach der Erfindung sind gleiche oder ähnliche Elemente mit den gleichen Bezugszeichen versehen.

Aus Fig. 2 ist ersichtlich, dass - gemäss der bevorzugten Ausführungsform, in welcher eine Barrierschicht (3) ganzflächig auf den Wafer gebracht wird, d. h. ohne Randausschluss ((6); full-coverage), so dass die gesamte Waferoberfläche und ein Teil des Waferbevels (7) (die abgerundete Waferkante) mit der Barrierschicht (3) abgedeckt ist - der Ätzangriff auf das Siliziumsubstrat, insbesondere durch SF6, beim chemischen Rückätzen wirksam verhindert wird. Dadurch wird erfindungsgemäss die Bildung von Siliziumfluorid-Teilchen und schliesslich, bei der Weiterverarbeitung des Wafers, eine Verschmutzung des Wafers vermieden.


Anspruch[de]
  1. 1. Verfahren zur Herstellung eines elektronischen Chips aus einem Halbleiter-Substrat, einer darüber befindlichen Dielektrikumschicht, einer Barrierschicht sowie elektrischen Übergangen (Kontaktlöcher), das folgende Beschichtungs- Schritte umfasst:
    1. - Aufbringen eines Dielektrikums (2) auf ein Halbleiter- Substrat (1);
    2. - Prozessierung von Kontaktlöchern (8) durch einen Photoprozess und einen Kontakt-Ätzprozess;
    3. - Aufbringen einer Barrierschicht (3) auf das Dielektrikum (2) und den Kontaktlöchern (8);
    4. - Aufbringen einer geschlossenen Metallschicht (4) auf den Wafer;
    5. - Entfernung der Metallschicht (4) bis auf das Niveau der mit Metall gefüllten Kontaktlöcher (5) durch plasmachemisches Ätzen (Rückätzprozess),
    wobei die Dielektrikum-Schicht (2) und/oder die Barrierschicht (3) ganzflächig, d. h. ohne Randausschluss (6), auf die darunter liegende Schicht abgeschieden wird, so dass die gesamte Waferoberfläche und ein Teil des Waferbevels (7) mit dem Dielektrikum (2) und/oder der Barrier-Schicht (3) überzogen ist.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf die Dielektrikum-Schicht (2), welche die eingeprägten Kontaktlöcher (8) aufweist, eine ganzflächige Barrierschicht (3) ohne Randausschluss (6) abgeschieden wird, dann eine geschlossene Wolframschicht (4) auf den Wafer aufgebracht wird und schliesslich die Wolframdeckschicht (4) mittels plasmachemischen Ätzens bis auf das Niveau der Kontaktlöcher (5) entfernt wird.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass auf das Silizium-Substrat (1) eine ganzflächige Dielektrikum-Schicht (2) ohne Randausschluss (6) abgeschieden wird, wobei beim Kontakt-Ätzprozess zur Prozessierung der Kontaktlöcher (8) eine Fotorandablackungszone (6) abgedeckt wird, anschliessend wird eine Barrierschicht (3) und dann eine geschlossene Wolframschicht. (4) auf den Wafer aufgebracht und schliesslich die Wolframdeckschicht (4) mittels plasmachemischen Ätzens bis auf das Niveau der Kontaktlöcher (5) entfernt.
  4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Fotorandablackungszone (6) beim Kontakt-Ätzprozess zur Prozessierung der Kontaktlöcher (5) mittels eines Clamprings ausreichender Grösse abgedeckt wird.
  5. 5. Verfahren gemäss einem der Ansprüche 1-4, dadurch gekennzeichnet, dass das Dielektrikum (2) aus Siliziumdioxid besteht.
  6. 6. Verfahren gemäss einem der Ansprüche 1-5, dadurch gekennzeichnet, dass die Barrierschicht (3) eine dünne Schicht aus Metall-Nitrid oder eine Schichtenabfolge von Metall/Metallnitrid ist.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Barrierschicht (3) aus Titan/Titannitrid besteht.
  8. 8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Barrierschicht (3) mittels eines PVD oder CVD Verfahrens auf die Dielektrikum-Schicht (2) abgeschieden wird.
  9. 9. Verfahren gemäss einem der Ansprüche 1-8, dadurch gekennzeichnet, dass der plasmachemische Ätzschritt (Rückätzprozess) mittels SF6-Gas durchgeführt wird.
  10. 10. Elektronischer Chip erhältlich nach dem Verfahren gemäss einem der Ansprüche 1-9.
  11. 11. Verfahren zur Reduzierung der Partikelbildung beim Rückätzprozess bei der Herstellung eines elektronischen Chips, umfassend die folgenden Schritte
    1. - Aufbringen eines Dielektrikums (2) auf ein Halbleiter- Substrat (1);
    2. - Prozessierung der Kontaktlöcher (8) durch einen Photoprozess und einen Kontakt-Ätzprozess;
    3. - Aufbringen einer Barrierschicht (3) auf das Dielektrikum (2) mit Kontaktlöcher (8);
    4. - Aufbringen einer geschlossenen Metallschicht (4) auf den Wafer;
    5. - Entfernung der Metallschicht (4) bis auf das Niveau der mit Metall gefüllten Kontaktlöcher (5) durch plasmachemisches Ätzen (Rückätzprozess),
    dadurch gekennzeichnet, dass

    vor dem plasmachemischen Ätzen (Rückätzprozess) eine ganzflächige Ätz-Schutzschicht auf die gesamte Waferoberfläche und einen Teil des Waferbevels aufgebracht wird, so dass der Ätzangriff auf das Siliziumsubstrat und damit die Bildung von Siliziumfluorid-Partikeln verhindert wird.
  12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass die Dielektrikum-Schicht (2) und/oder die Barrierschicht (3) ganzflächig, d. h. ohne Randausschluss (6) abgeschieden wird, so dass die gesamte Waferoberfläche und ein Teil des Waferbevels (7) mit dem Dielektrikum (2) und/oder der Barrierschicht (3) überzogen ist.






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