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Dokumentenidentifikation DE69524529T2 11.07.2002
EP-Veröffentlichungsnummer 0707317
Titel Halbleiterspeicheranordnung und Verfahren zur Herstellung
Anmelder Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, JP
Erfinder Mochizuki, Yoshio, Tokyo 105, JP;
Kato, Hideo, Tokyo 105, JP;
Sugiura, Nobutake, Tokyo 105, JP
Vertreter HOFFMANN · EITLE, 81925 München
DE-Aktenzeichen 69524529
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 11.10.1995
EP-Aktenzeichen 951160605
EP-Offenlegungsdatum 17.04.1996
EP date of grant 12.12.2001
Veröffentlichungstag im Patentblatt 11.07.2002
IPC-Hauptklasse G11C 8/00
IPC-Nebenklasse G06F 12/14   

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere einen ROM- Speicher, der eine neue Struktur hat und aus welchem Daten kaum kopiert werden können.

Das Speicherzellenfeld eines Halbleiterspeichers, wie beispielsweise eines ROM (Nurlesespeicher), weist Speicherzellen auf, die in Zeilen und Spalten angeordnete MOSFETs sind. Jede Speicherzelle hat ihren Gateanschluß mit einer Wortleitung verbunden, die sich in einer Zeilenrichtung erstreckt, und ihren Sourceanschluß und ihren Drainanschluß mit einer Bitleitung verbunden, die sich in einer Spaltenrichtung erstreckt. Zum Lesen von Daten aus irgendeiner erwünschten Speicherzelle wird die mit dem Sourceanschluß und dem Drainanschluß der Speicherzelle verbundene Bitleitung ausgewählt und wird die mit dem Gateanschluß der Speicherzelle verbundene Wortleitung auf ein hohes Potential eingestellt.

Nun wird erklärt werden, wie Daten aus einem herkömmlichen ROM-Speicher zu lesen sind. Das Speicherzellenfeld des ROM- Speichers weist Speicherzellen auf, die in Zeilen und Spalten angeordnete MOS-Transistoren sind. Jede Speicherzelle hat ihren Gateanschluß mit einer Wortleitung verbunden, die wiederum mit einem Zeilendecodierer verbunden ist. Jede Speicherzelle hat ihren Drainanschluß mit einer Bitleitung verbunden, die wiederum mit einem Spaltendecodierer durch einen Auswahltransistor verbunden ist. Die Bitleitung ist, dem Eingangsanschluß des Leseverstärkers verbunden, dessen Ausgang mit dem Eingangsanschluß einer Ausgangsschaltung gekoppelt ist. Auf einen Empfang einer Adresse hin wählt der Spaltendecodierer eine der vorgesehenen Bitleitungen gemäß der Adresse aus. Das Potential der so ausgewählten Bitleitung wird an den Eingangsanschluß des Leseverstärkers angelegt. Auf einen Empfang einer Adresse hin wählt der Zeilendecodierer eine der vorgesehenen Wortleitungen gemäß der Adresse aus. Die normale Leistungsversorgungsspannung wird an den Gateanschluß der Speicherzelle angelegt, die mit sowohl der ausgewählten Bitleitung als auch der ausgewählten Wortleitung verbunden ist. Als Ergebnis werden Daten aus dieser Speicherzelle gelesen.

Die herkömmliche Halbleitervorrichtung des Typs hat das Problem, daß in ihr gespeicherte Daten auf einfache Weise kopiert werden können.

US-A-3,955,883 beschreibt ein optisches Projektionssystem, das zwischen ersten und zweiten Objekten angeordnet ist, zum Projizieren eines Bildes des ersten Objekts auf das zweite Objekt, wobei das optische Projektionssystem eine erste Linsengruppe mit einer positiven Brechzahl hat, wobei die erste Linsengruppe zwischen dem ersten und dem zweiten Objekt angeordnet ist; eine zweite Linsengruppe mit einer negativen Brechzahl, wobei die zweite Linsengruppe zwischen der ersten Linsengruppe und dem zweiten Objekt angeordnet ist; eine dritte Linsengruppe mit positiver Brechzahl, wobei die dritte Linsengruppe zwischen der zweiten Linsengruppe und dem zweiten Objekt angeordnet ist; eine vierte Linsengruppe mit negativer Brechzahl, wobei die vierte Linsengruppe zwischen der dritten Linsengruppe und dem zweiten Objekt angeordnet ist; eine fünfte Linsengruppe mit positiver Brechzahl, wobei die fünfte Linsengruppe zwischen der vierten Linsengruppe und dem zweiten Objekt angeordnet ist; und eine sechste Linsengruppe mit positiver Brechzahl, wobei die sechste Linsengruppe zwischen der fünften Linsengruppe und dem zweiten Objekt angeordnet angeordnet ist. Wenn die Muster integrierter Schaltungen feiner und feiner werden, wird auch die Auflösungsleistung, die für die Belichtungsvorrichtung erforderlich ist, die beim Drucken eines Wafers verwendet wird, höher und höher. Zusätzlich zur Verbesserung in Bezug auf eine Auflösungsleistung ist es für die optischen Projektionssysteme der Belichtungsvorrichtung erforderlich, eine Bildspannung zu verringern.

Hier enthält die Bildspannung diejenigen aufgrund eines Biegens etc. des gedruckten Wafers auf der Bildseite eines optischen Projektionssystems und diejenigen aufgrund eines Biegens etc. des Fadenkreuzes mit einem Schaltungsmuster etc., das darin geschrieben ist, auf der Objektseite eines optischen Projektionssystems, sowie eine Verzerrung, die durch das optische Projektionssystem verursacht wird.

Mit einem weiteren Fortschreiten einer Tendenz zu einer Feinheit von Übertragungsmuster in letzter Zeit werden auch Anforderungen zum Erniedrigen der Bildspannung härter.

Dann hat die herkömmliche Technologie zum Verringern von Effekten des Biegens eines Wafers aufgrund der Bildspannung das sogenannte telezentrische optische System auf der Bildseite verwendet, das die Austrittspupillenposition bei einer entfernteren Stelle auf der. Bildseite eines optischen Projektionssystems angeordnet hat.

Andererseits kann die Bildspannung aufgrund des Biegens eines Fadenkreuzes auch durch Verwenden eines sogenannten telezentrischen optischen Systems auf der Objektseite reduziert werden, das die Eintrittspupillenposition eines optischen Projektionssystems bei einer entfernteren Stelle gegenüber der Objektebene anordnet, und es gibt Vorschläge zum Anordnen der Eintrittspupillenposition eines optische n Projektionssystems bei einer relativ weit entfernten Position gegenüber der Objektebene, wie es beschrieben ist. Beispiele von diesen Vorschlägen sind beispielsweise in den japanischen offengelegten Patentanmeldungen NR. 63-118115 und Nr. 5- 173065 und im US-Patent Nr. 5,260,832 beschrieben.

Es ist eine Aufgabe der Erfindung eine Belichtungsvorrichtung mit einem optischen Projektionssystem hoher Leistungsfähigkeit zu schaffen, das die Aberrationen, insbesondere die Verzerrung, selbst bei der bitelezentrischen Anordnung sehr gut korrigieren kann, während ein relativ weites Belichtungsgebiet und eine große numerische Apertur beibehalten werden.

Einige Dokumente, die dieses Problem ansprechen, sind folgende:

WO 93/15508 beschreibt einen Detektor für eine illegale Adresse für Halbleiterspeicher, wobei dann, wenn ein Anwender einen RAM oder einen anderen Halbleiterspeicher anfordert, der mit einer Anzahl von Zeilen zu kompilieren ist, die keine Potenz von Zwei ist, der Kompiler einen RAM mit einer zusätzlichen Zeile erzeugt. Die vom Anwender angefragten Zeilen werden bei angrenzenden Zeilenadressen beginnend bei Null und endend bei um Eins weniger als der Anzahl von angefragten Zeilen angeordnet. Die höchste dieser Zeilenadressen wird durch den Kompiler permanent in einem Komparator angeordnet. Der Komparator vergleicht dann jede Zeilenadresse, die zum RAM eingegeben ist, mit der im Komparator enthaltenen Zeilenadresse. Wenn die Zeilenadresseneingabe höher ist, dann wählt der Komparator die zusätzliche Zeile aus. Die zusätzliche Zeile kann auf dieselbe Weise wie irgendeine andere Zeile im RAM in diesen geschrieben oder aus diesen gelesen werden. Die Verzögerung des Komparators ist mit der Verzögerung des Adressendecodierers vergleichbar, so daß der RAM innerhalb derselben Spezifikationen arbeitet, ungeachtet dessen, ob der Adressendecodierer eine Zeile auswählt oder der Komparator die zusätzliche Zeile auswählt.

Electrical Design News 33 (1988) 9. Juni, Nr. 12, Newton, MA, USA "Circuit renders ROM contents secure" von R B Srinivas, beschreibt ein Datenverriegelungsschema, welches das Lesen von Inhalten einer Vorrichtung blockiert, in dem ein Vorteil aus der Tatsache gezogen wird, daß ein externer Agent, der versucht, Inhalte eines Speicherelements zu rauben, auf jede Speicherstelle zugreift, während dies ein Bordcomputer allgemein nicht tut. Der Mechanismus erfaßt eine neue autorisierte Ausgabe des Speichers durch ein Triggern auf Zugriffe zu ROM-Adressen, die das Mikroprozessorprogramm niemals verwendet.

US-A-4,583,196 beschreibt einen sicheren Nurlesespeicher (SROM), d.h einen ROM, der bei einer Programmausführung verwendet werden kann, der aber ein einfaches Kopieren eines darin eingebetteten Codes verhindert. Eine Speicher- Neuanordnungsschaltung liefert aktuelle Adressensignale, die er direkt zu einem internen Adressenbus zur Übertragung zu einem programmierbaren Logikfeld (PLA) und einem Speicherzellenfeld erzeugt. Das PLA liefert Signale zu einer Adressen-Neuanordnungsschaltung auf einem Bus. Die Signale veranlassen, daß die Adressen-Neuanordnungsschaltung zu geeigneten Zeiten neu programmiert wird. Das PLA überträgt Signale zu einem Scrambler auf einem anderen Bus. Diese Signale können irgendwelche der Signale sein, von welchen unannehmbare Sequenzen erfaßt werden können. Der Scrambler enthält irgendeine Logikschaltung, welche auch immer zum Erfassen unannehmbarer Sequenzen nötig ist. Bei einem Normalbetrieb empfängt der Scrambler Datenausgangssignale vom Speicherzellenfeld auf einen Bus und überträgt sie unverändert zu einem Datenausgangsbus. Wenn eine unannehmbare Sequenz erfaßt wird, ändert oder verwürfelt der Scrambler darauffolgend vom Speicherzellenfeld empfangene Signale vor einem Weiterleiten von diesen verwürfelten Signalen zum Datenausgangsbus. Daher erhält der potentielle Kopierer keine genaue Auflistung der Inhalte des Speicherzellenfelds.

Angesichts des vorangehenden ist die vorliegende Erfindung gemacht worden. Es ist die Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die eine spezifische Struktur hat, die eine praktische Verwendung von Daten verhindert, die aus den Speicherzellen (z.B. ROM- Zellen) kopiert sind, und ein Verfahren zum Herstellen dieser Halbleiterspeichervorrichtung zu schaffen.

Die vorliegende Erfindung ist dadurch gekennzeichnet, daß der Chip richtige Daten und falsche Daten speichert und daß die richtigen bzw. wahren (effektiven) Daten und die falschen Daten unterschieden und ausgelesen werden, wenn es nötig ist.

Eine Halbleiterspeichervorrichtung gemäß der Erfindung weist eine Vielzahl von Speicherzellen auf, die in Zeilen und Spalten angeordnet sind, welche jeweils einen Gateanschluß, einen Sourceanschluß und einen Drainanschluß haben; eine Vielzahl von Wortleitungen, mit welchen die Gateanschlüsse der Speicherzellen verbunden sind; eine Vielzahl von Bitleitungen, mit welchen die Drainanschlüsse der Speicherzellen verbunden sind; eine Einrichtung zum Anlegen eines Potentials an die Wortleitungen; eine Bitleitungs- Auswahleinrichtung zum Auswählen wenigstens einer der Bitleitungen zum Lesen von Daten aus wenigstens einer Speicherzellen; einen Leseverstärker zum Erfassen des Potentials der ausgewählten wenigstens einen Bitleitung, um dadurch einen Strom zu erfassen, der zu der wenigstens einen Speicherzelle zugeführt wird, aus welcher Daten zu lesen sind; eine Ausgangsschaltung zum Ausgeben einer Ausgabe des Leseverstärkers; und nichtflüchtige. Schaltungscharakteristiken oder eine Verdrahtung entsprechend internen Adressen, die einem Chip eigen ist. Die Speichervorrichtung weist weiterhin einen Bestimmungsabschnitt für richtige Adressendaten zum Ausgeben richtiger Adressendaten auf; eine Bereichserfassungsschaltung für richtige Adressendaten zum Vergleichen der von dem Bestimmungsabschnitt für richtige Adressendaten ausgegebenen richtigen Adressendaten mit internen Adressendaten und zum Erzeugen eines Signals, wenn die internen Adressendaten identisch zu den richtigen Adressendaten sind, wobei das Signal bestimmt, ob die in der wenigstens einen Speicherzelle gespeicherten Daten ausgegeben werden sollten; eine Erzeugungsschaltung für falsche Daten zum Erzeugen falscher Daten, wenn die interne Adresse eine andere als die richtigen Adressendaten ist; und eine Ausgabe-Auswahlschaltung zum Auswählen entweder der falschen Daten oder der in der wenigstens einen Speicherzelle gespeicherten Daten. Die falschen Daten sind eine Ausgabe einer Logikschaltung, die die interne Adresse empfängt und die falschen Daten als Logikfunktion von nur den internen Adressendaten erzeugt.

Die Bereichserfassungsschaltung für richtige Adressendaten kann durch Drähte gebildet sein. Die falschen Daten können von einem Knoten durch Oszillieren dieses Knotens durch einen Oszillator und durch Zwischenspeichern der Ausgabe des Knotens mit einem Datenausgabe-Taktsignal ausgegeben werden. Alternativ dazu kann die Logikschaltung auch aus einem Zufallsdaten-ROM gelesene Daten empfangen. Ein Zufallsdaten- ROM-Bereich kann im Halbleitersubstrat vorgesehen sein, in welchem die Speicherzellen ausgebildet sind, und die im Zufallsdaten-ROM-Bereich gespeicherten Daten können zum Liefern der falschen Daten verwendet werden. Alternativ dazu können die falschen Daten die Ausgabe einer Zufallsdaten- Erzeugungsschaltung sein.

Ein Verfahren zum Herstellen der oben beschriebenen Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, daß die richtigen Adressendaten in MOS-Transistoren gespeichert werden, die im Halbleitersubstrat vorgesehen sind, und zwar zusammen mit den Speicherzellen, und das Kanalionen im selben Schritt in die MOS-Transistoren implantiert werden, wie Kanalionen in die Speicherzellen zum Speichern von Daten dort hinein implantiert werden.

Die in den Speicherzellen gespeicherten Daten bestehen aus richtigen Datenelementen und falschen Datenelementen. Daher können die Daten selbst dann in der Praxis nicht verwendet werden, wenn sie kopiert werden. Darüber hinaus kann die Halbleiterspeichervorrichtung auf einfache Weise hergestellt werden, da Ionen im selben Schritt in die MOS-Transistoren implantiert werden, wie Ionen in die Kanalbereiche der Speicherzellen implantiert werden.

Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung verstanden werden, wenn sie in Zusammenhang mit den beigefügten Zeichnungen genommen wird, wobei:

Fig. 1 ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung ist;

Fig. 2 ein Schaltungsdiagramm ist, das eine Ausgabe- Auswahlschaltung zeigt, die beim ersten Ausführungsbeispiel vorgesehen ist;

Fig. 3 eine Schnittansicht ist, die einen Schritt zum Herstellen des ersten Ausführungsbeispiels erklärt;

Fig. 4 eine Adressenabbildung einer Halbleiterspeichervorrichtung beim ersten Ausführungsbeispiel ist;

Fig. 5 ein Schaltungsdiagramm ist, das eine Komponente der beim ersten Ausführungsbeispiel eingebauten Bereichserfassungsschaltung für richtige Daten darstellt;

Fig. 6 ein Schaltungsdiagramm ist, das eine weitere Komponente der Bereichserfassungsschaltung für richtige Daten zeigt;

Fig. 7 ein Schaltungsdiagramm ist, das eine weitere Komponente der Bereichserfassungsschaltung für richtige Daten zeigt;

Fig. 8 ein Diagramm der Erzeugungsschaltung für flasche Daten ist, die beim ersten Ausführungsbeispiel vorgesehen ist;

Fig. 9 ein Diagramm ist, das die beim ersten Ausführungsbeispiel eingebaute Ausgabe- Auswahlschaltung zeigt;

Fig. 10 ein Zeitdiagramm ist, das die Wellenformen von Signalen darstellt, welches den Betrieb des ersten Ausführungsbeispiels erklärt;

Fig. 11 die Adressenabbildung für eine Halbleiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung ist;

Fig. 12 ein Zeitdiagramm ist, das die Wellenformen von Signalen darstellt, welches den Betrieb des zweiten Ausführungsbeispiels erklärt;

Fig. 13 eine weitere Adressenabbildung für das zweite Ausführungsbeispiel ist;

Fig. 14 ein Diagramm ist, das die beim zweiten Ausführungsbeispiel vorgesehene Schaltung darstellt, um einen Bereich für richtige Daten zu erfassen;

Fig. 15 ein Diagramm ist, das die Erzeugungsschaltung für falsche Daten darstellt, die bei einer Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung verwendet wird;

Fig. 16 ein Diagramm ist, das die Erzeugungsschaltung für falsche Daten zeigt, die bei einer Halbleiterspeichervorrichtung verwendet wird, die ein viertes Ausführungsbeispiel der Erfindung ist;

Fig. 17 eine Adressenabbildung für eine Erzeugung falscher Daten einer Halbleiterspeichervorrichtung gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung ist;

Fig. 18 ein Diagramm ist, das die Erzeugungsschaltung für falsche Daten darstellt, die bei einer Halbleiterspeichervorrichtung verwendet wird, die ein sechstes Ausführungsbeispiel dieser vorliegenden Erfindung ist;

Fig. 19 ein detailliertes Diagramm ist, das die Bereichserfassungsschaltung für richtige Daten zeigt, die beim ersten Ausführungsbeispiel der vorliegenden Erfindung eingebaut ist;

Fig. 20 ein Zeitdiagramm ist, das die Wellenformen von Signalen darstellt, welches den Betrieb des zweiten Ausführungsbeispiels erklärt;

Fig. 21 ein Diagramm ist, das die Erzeugungsschaltung für falsche Daten zeigt, die bei einer Halbleiterspeichervorrichtung gemäß einem siebten Ausführungsbeispiel dieser vorliegenden Erfindung verwendet wird; und

Fig. 22 ein Zeitdiagramm ist, das die Wellenformen von Signalen darstellt, welches den Betrieb des siebten Ausführungsbeispiels erklärt.

Nun werden Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden.

Zuerst wird eine Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel unter Bezugnahme auf die Fig. 1 bis 10 beschrieben werden. Die Speichervorrichtung ist in einem p-Typ-Halbleitersubstrat (einem Chip) ausgebildet. Während des Betriebs empfängt die Speichervorrichtung ein Chip-Freigabesignal/CE und ein Adressensignal.

Wie es im Blockdiagramm der Fig. 1 gezeigt ist, weist die Halbleiterspeichervorrichtung ein Speicherzellenfeld 10, einen Leseverstärker 20 und eine Ausgangsschaltung 30 auf. Das Speicherzellenfeld 10 weist in Zeilen und Spalten angeordnete Speicherzellen auf, die beispielsweise jeweils aus einem N-Kanal-MOS-Transistor ausgebildet sind. Jede Speicherzelle hat ihren Gateanschluß mit einer Wortleitung verbunden, die mit einem Zeilendecodierer (nicht gezeigt) verbunden ist. Die Speicherzelle hat ihren Drainanschluß mit einer Bitleitung verbunden. Die Bitleitung ist an einem Ende durch einen Auswahltransistor (nicht gezeigt) mit einer Bitleitungs-Auswahlleitung verbunden, die mit einem Spaltendecodierer (der auch nicht gezeigt ist) verbunden ist, und am anderen Ende mit einem Eingangsanschluß des Leseverstärkers 20. Der Ausgang des Leseverstärkers 20 ist mit dem Eingangsanschluß der Ausgangsschaltung 30 gekoppelt.

Der Spaltendecodierer wählt eine der Bitleitungen gemäß der Adresseneingabe zur Speichervorrichtung aus. Das Potential auf der so ausgewählten Bitleitung wird an den Eingangsanschluß des Leseverstärkers 20 angelegt. In der Zwischenzeit wählt der Zeilendecodierer eine der Wortleitungen gemäß der Adresse aus. Die Leistungsversorgungsspannung wird an den Gateanschluß der Speicherzelle angelegt, die mit der Bitleitung und der ausgewählten Wortleitung verbunden ist, die beide ausgewählt sind. Als Ergebnis werden Daten aus dieser Speicherzelle gelesen.

Die Halbleiterspeichervorrichtung weist weiterhin eine Eingangspufferschaltung 40, einen Adressenzähler 50 und einen Adressendecodierer 60 auf. Somit werden Adressensignale zum Speicherzellenfeld geliefert. Sie hat weiterhin einen Bestimmungsabschnitt 1 für richtige Adressendaten, eine Erzeugungsschaltung 2 für falsche Daten, eine Bereichserfassungsschaltung 3 für richtige Daten und eine Ausgabe-Auswahlschaltung 4. Diese Komponenten 1, 2, 3 und 4 charakterisieren die vorliegende Erfindung.

Der Datenbestimmungsabschnitt 1 für richtige Adressendaten hat entweder eine feste Verdrahtung oder eine feste Charakteristik, die der internen Adresse entspricht, die spezifisch für den Chip ist. Wenn dem Abschnitt 1 Betriebsleistung zugeführt wird, gibt er richtige Adressendaten EAi aus, die zur Bereichserfassungsschaltung 3 für richtige Daten zugeführt werden. Die Erzeugungsschaltung 2 für falsche Daten erzeugt falsche Daten, wenn die interne Adresse in einem Bereich für falsche Daten existiert, und führt die falschen Daten zur Ausgabe-Auswahlschaltung 4 zu. Die Bereicherfassungsschaltung 3 für richtige Daten vergleicht die richtigen Adressendaten. EAi, die vom Bestimmungsabschnitt 1 für richtige Adressendaten ausgegeben werden, mit der internen Adresse, die der Adressenzähler 50 auf einen Empfang des Adressensignals hin ausgegeben hat. Wenn die interne Adresse im Bereich für richtige Daten existiert, erzeugt die Schaltung 3 ein Signal REAL, das bestimmt, ob im Speicherzellenfeld 10 gespeicherte Daten von der Halbleiterspeichervorrichtung ausgegeben werden sollten oder nicht. Das Signal REAL wird zur Ausgabe-Auswahlschaltung 4 zugeführt. Wenn das Signal REAL auf einem niedrigen Pegel ist, wählt die Ausgabe-Auswahlschaltung 4 die falschen Daten aus und gibt sie zur Ausgangspufferschaltung 30 aus. Wenn das Signal REAL auf einem hohen Pegel ist, wählt die Schaltung 4 die aus dem Speicherzellenfeld 10 gelesenen Daten über den Leseverstärker 20 aus und führt diese Daten zur Ausgangspufferschaltung 30 zu.

Die Datenausgabe von der Bereichserfassungsschaltung 3 für richtige Daten wird zur Erzeugungsschaltung 2 für falsche Daten zugeführt. Wenn die Daten nicht verwendet werden müssen, kann die Erzeugungsschaltung 2 für falsche Daten gesperrt werden.

Fig. 2 ist ein Schaltungsdiagramm des Bestimmungsabschnitts 1 für richtige Adressendaten. Wie es Fig. 2 zeigt, weist der Abschnitt 1 eine Vielzahl von Flip-Flop-Schaltungen und einen Inverter INVi auf. Die Flip-Flop-Schaltungen sind in derselben Anzahl wie die Bits vorgesehen, die die richtigen Adressendaten bilden. Sie sind so entworfen, daß der Abschnitt 1 die feste Verdrahtung oder nichtflüchtige Charakteristik hat, die der internen Adresse entspricht, die spezifisch für den Chip ist. Der Inverter INVi ist zum Invertieren der Ausgaben der Flip-Flop-Schaltungen vorgesehen, um dadurch die richtigen Adressendaten EAi auszugeben. Jede Flip-Flop-Schaltung enthält zwei Last-PMOS- Transistoren P1 und P2. Eine Kanalionenimplantierung (die auch als ROM-Implantierung bekannt ist) kann, wenn es nötig ist, an einem der Transistoren P1 und P2 durchgeführt Werden, um diesem Lasttransistor einen erwünschten Schwellenwert zuzuteilen. Genauer gesagt kann die ROM-Implantierung im in Fig. 2 gezeigten ROM-Bereich bewirkt werden. Es muß nicht gesagt werden, daß eine ROM-Implantierung an den Speicherzellen des Speicherzellenfelds 10 ausgeführt worden ist, und daß jede Speicherzelle spezifische Daten speichert. Einer der Lasttransistoren jeder im Abschnitt 1 eingebauten Flip-Flop-Schaltung wird dann, wenn es nötig ist, einer ROM- Implantierung unterzogen, und zwar zusammen mit den Speicherzellen des Feldes 10. Anders ausgedrückt werden der Lasttransistor und die Speicherzellentransistoren im selben Schritt einer ROM-Implantierung unterzogen. Dies vereinfacht das Verfahren zum Herstellen der Halbleiterspeichervorrichtung.

Der Bestimmungsabschnitt 1 für richtige Adressendaten gibt Daten von "0" oder "1" aus, und zwar demgemäß, welcher Lasttransistor P1 oder P2 einer ROM-Implantierung unterzogen worden ist, um einen spezifischen Schwellenwert zu haben. Entweder der Transistor P1 oder der Transistor P2 kann durch einen Aluminiumdraht kurzgeschlossen werden, anstelle daß er einer ROM-Implantierung unterzogen wird.

Wie eine ROM-Implantierung an den Speicherzellen des Feldes 10 und an einem der Lasttransistoren einer jeweiligen Flip- Flop-Schaltung (Fig. 2) durchgeführt wird, wird unter Bezugnahme auf Fig. 3 erklärt werden. Fig. 3 ist eine Schnittansicht, die den Speicherzellenbereich und den peripheren Schaltungsbereich zeigt, die beide im p-Typ- Siliziumsubstrat 10 vorgesehen sind.

Wie es in Fig. 3 gezeigt ist, hat der Speicherzellenbereich des Siliziumsubstrats 10 einen n&spplus;-Source/Drain-Bereich 11 und hat der periphere Schaltungsbereich einen n-Typ-Wannenbereich 12. P&spplus;-Source/Drain-Bereiche 13 sind im n-Typ-Wannenbereich 12 vorgesehen. Eine Gate-Isolierfilm (nicht gezeigt) wird auf der Oberfläche des Siliziumsubstrats 10 ausgebildet. Dann werden Ionen in ausgewählte Teile des Substrats 10 unter einer vorbestimmten Beschleunigungsspannung unter Verwendung einer ROM-Datenmaske 14 implantiert. Als Ergebnis werden Kanalbereiche 15 in der Oberfläche des Siliziumsubstrats 10 ausgebildet. Danach werden Gateanschlüsse aus Polysilizium ausgebildet, um dadurch Speicherzellen und Transistoren herzustellen.

Fig. 4 zeigt schematisch die Adressenabbildung der Halbleiterspeichervorrichtung, in welche Daten geschrieben worden sind. Der in Fig. 4 schattierte Bereich zeigt den Bereich für richtige Adressen an. Dieser Bereich wird durch die Bereichserfassungsschaltung 3 für richtige Daten erfaßt, welche unter Bezugnahme auf die Fig. 5, 6 und 7 beschrieben werden wird.

Wie es in Fig. 6 gezeigt ist, weist die Bereichserfassungsschaltung 3 für richtige Daten Exklusiv- ODER-Gatter R0 bis R7 und ein NOR-Logikgatter R8 auf. Interne Adressenbits A0 bis A7 werden zu den Exklusiv-ODER-Gattern R0 bis R7 eingegeben. Ebenso werden zu den Exklusiv-ODER-Gattern R0 bis R7 die richtigen Adressendaten EAi eingegeben, die vom Bestimmungsabschnitt 61 für richtige Adressendaten ausgegeben werden. Die Ausgaben der Exklusiv-ODER-Gatter A0 bis A7 werden zum NOR-Logikgatter R8 eingegeben. Das NOR-Logikgatter R8 erzeugt eine erste Ausgabe OUT 1 (d.h. einen Impuls START).

Wie es in Fig. 7 gezeigt ist, weist die Bereicherfassungsschaltung 3 für richtige Daten weiterhin Exklusiv-ODER-Gatter R10 bis R17 und ein NOR-Logikgatter R18 auf. Interne Adressenbits A0 bis A7 werden zu den Exklusiv- ODER-Gattern R0 bis R7 eingegeben. Ebenso werden zu den Exklusiv-ODER-Gattern R0 bis R7 die richtigen Adressendaten EAi eingegeben, die vom Bestimmungsabschnitt 62 für richtige Adressendaten ausgegeben werden. Die Ausgaben der Exklusiv- ODER-Gatter A10 bis A17 werden zur NOR-Logikschaltung R18 eingegeben. Die NOR-Logikschaltung R18 erzeugt eine zweite Ausgabe OUT 2 (d.h. einen Impuls STOP).

Die Bereichserfassungsschaltung 3 für richtige Daten weist weiterhin zwei NOR-Logikgatter R9 und R19 auf, wie es in Fig. 5 dargestellt ist. Die erste Ausgabe OUT1 und die zweite Ausgabe OUT 2 werden zu den NOR-Logikgattern R9 bzw. R19 eingegeben. Die Ausgabe des NOR-Logikgatters R9 wird zum NOR- Logikgatter R19 eingegeben, die Ausgabe des NOR-Logikgatters R19 wird zum NOR-Logikgatter R9 eingegeben, und ein Rücksetzsignal wird zum NOR-Logikgatter R19 eingegeben. Daher bilden die NOR-Logikgatter R9 und R19 eine Flip-Flop- Schaltung. Die Ausgabe dieser Flip-Flop-Schaltung ist das oben angegebene Signal REAL, welches bestimmt, ob im Speicherzellenfeld 10 gespeicherte Daten von der Halbleiterspeichervorrichtung ausgegeben werden sollten oder nicht.

Die Bereichserfassungsschaltung 3 für richtige Daten wählt ein Eingangssignal aus, das dann erzeugt wird, wenn die interne Adresse (Bits A0 bis A7) identisch zu den in den ROM- implantierten Transistoren gespeicherten und vom Bestimmungsabschnitt 1 für eine richtige Adresse ausgegebenen richtigen Adressendaten EAi ist. Genauer gesagt erzeugt das NOR-Logikgatter R8 die erste Ausgabe OUT1 aus den Ausgaben der Exklusiv-ODER-Gatter R0 bis R7, von welchen jedes "0" ausgibt, wenn die entsprechenden Bits der internen Adresse und der richtigen Adressendaten übereinstimmen, und "1" ausgibt, wenn diese Bits nicht identisch sind, während das NOR-Logikgatter R18 die zweite Ausgabe OUT2 aus den Ausgaben der Exklusiv-ODER-Gatter R10 bis R17 erzeugt, von welchen jedes "0" ausgibt, wenn die entsprechenden Bits der internen Adresse und der richtigen Adressendaten übereinstimmen, und "1" ausgibt, wenn diese Bits nicht identisch sind. Die durch die NOR-Logikgatter R9 und R19 gebildete Flip-Flop-Schaltung stellt das Signal REAL auf einen hohen Pegel ein, wenn sie den Impuls START empfängt, und stellt es auf einen niedrigen Pegel ein, wenn sie den Impuls STOP empfängt.

Die Erzeugungsschaltung 2 für falsche Daten wird unter Bezugnahme auf Fig. 8 detailliert beschrieben. Wie es Fig. 8 zeigt, weist die Schaltung 2 Exklusiv-NOR-Gatter R20 bis R27 auf, die in derselben Anzahl wie die Bits vorgesehen sind, die die Adressendaten bilden. Zwei unterschiedliche Adressenbits werden zu einem jeweiligen der Exlusiv-NOR- Gatter R20 bis R27 eingegeben. Jedes Exklusiv-NOR-Gatter gibt "1" aus, wenn die zwei Eingangsbits denselben Wert haben, und "0", wenn die zwei Eingangsbits unterschiedliche Werte haben. Die Ausgabe jedes Exklusiv-NOR-Gatters wird der Ausgabe- Auswahlschaltung 4 zugeführt.

Fig. 9 ist ein Diagramm, das die Ausgabe-Auswahlschaltung 4 zeigt. Wie es in der Figur gezeigt ist, weist die Ausgabe- Auswahlschaltung 4 zwei Eingangsanschlüsse IN1 und IN2, Ausgabe-Auswahlelemente S1 und S2 und einen Inverter INV auf. Die Ausgabe ED der Erzeugungsschaltung 2 für falsche Daten wird dem ersten Eingangsanschluß IN1 zugeführt, und die durch den Leseverstärker 20 erfaßten internen Adressendaten werden zum zweiten Eingangsanschluß IN2 zugeführt. Die Elemente S1 und S2 bilden beispielsweise einen 2-Kanal-Multiplexer. Der Inverter INV ist vorgesehen, um das Signal REAL zu invertieren, das von der Bereichserfassungsschaltung 3 für richtige Daten ausgegeben wird. Die Ausgabe-Auswahlschaltung 4 wählt die falsche Datenausgabe von der Erzeugungsschaltung 2 für fälsche Daten oder die richtige Datenausgabe vom Leseverstärker 20 gemäß dem Pegel des durch die Bereichserfassungsschaltung 3 für richtige Daten erzeugten Signals REAL aus. Wenn das Signal REAL auf einem niedrigen Pegel ist, öffnet sich der Schalter beim ersten Eingangsanschluß IN1. Wenn das Signal REAL auf einem hohen Pegel ist, öffnet sich der Schalter beim zweiten Eingangsanschluß IN2, wodurch die richtigen Daten zur Ausgangspufferschaltung 30 ausgegeben werden.

Es ist das Chip-Freigabesignal/CE, das das Speichersystem der Halbleiterspeichervorrichtung treibt. Wie das Speichersystem arbeitet wird unter Bezugnahme auf Fig. 10 erklärt werden.

Wie es in Fig. 10 gezeigt ist, ist das Chip-Freigabesignal/CE ein Rechteckwellensignal. Wenn das Signal/CE von der Eingangspufferschaltung 40 zum Adressenzähler 50 zugeführt wird, führt der Adressenzähler 50 Adressensignale (A0 bis A8) zum Adressendecodierer 60 zu, wie es in Fig. 1 gezeigt ist. Die Adressensignale werden auch zur Bereichserfassungsschaltung 3 für richtige Daten zugeführt, wie es auch in Fig. 1 gezeigt ist.

Wenn die Leistungsversorgungsspannung (Vcc) an den Bestimmungsabschnitt 1 für richtige Adressendaten angelegt wird, gibt der Abschnitt 1 die in den ROM-implantierten Transistoren gespeicherten richtigen Adressendaten EAi aus. Zu der Zeit, zu welcher der erste Impuls des Chip- Freigabesignals/CE zur Schaltung 3 zugeführt wird, ist das Signal REAL, welches die Ausgabe der Bereichserfassungsschaltung 3 für richtige Daten ist, in dem Bereich auf einen niedrigen Pegel, der ein anderer als der in Fig. 4 gezeigte Bereich für eine richtige Adresse ist. Somit wählt die Ausgabe-Auswahlschaltung 4 die Datenausgabe von der Erzeugungsschaltung 2 für falsche Daten gemäß dem Signal REAL aus.

Daher werden die falschen Daten von der Ausgangspufferschaltung 30 zum Ausgangsanschluß I/O ausgegeben. Wenn das Chip-Freigabesignal/CE weiter zur Bereichserfassungsschältung 3 für richtige Daten zugeführt wird, tritt die interne Adresse in den in Fig. 4 gezeigten Bereich für eine richtige Adresse ein. Wenn gefunden wird, daß die interne Adresse Daten sind, die identisch zu der Adresse EAi sind, die vom Bestimmungsabschnitt 1 für richtige Adressendaten ausgegeben wird, erzeugt das in der Bereichserfassungsschaltung 3 für richtige Daten enthaltene NOR-Logikgatter R8 die erste Ausgabe OUT1, d.h. einen Impuls START. Der Impuls START wird zu der Flip-Flop-Schaltung eingegeben, die durch die NOR-Logikgatter R9 und R19 (Fig. 5) gebildet ist. Das Ausgangssignal REAL der Flip-Flop-Schaltung wird dadurch auf einen hohen Pegel eingestellt. In Reaktion auf das Signal REAL auf einem hohen Pegel wählt die Ausgabe- Auswahlschaltung 4 die vom Leseverstärker 20 zugeführten Daten aus, obwohl sie die von der Erzeugungsschaltung 2 für falsche Daten zugeführten falschen Daten ausgewählt hat, bis das Signal REAL auf den hohen Pegel ansteigt. Somit gibt die Schaltung 4 die richtigen Daten aus.

Wenn das Chip-Freigabesignal/CE weiterhin zum Adressenzähler 50 zugeführt wird, erreicht das Signal REAL schließlich das Ende des in Fig. 4 gezeigten Bereichs für eine richtige Adresse. Zu diesem Zeitpunkt wird gefunden, daß die interne Adresse identisch der Adresse EAi ist, und daß in der Bereichserfassungsschaltung 3 für richtige Daten enthaltene NOR-Logikgatter R18 erzeugt die zweite Ausgabe OUT2, d.h. den Impuls STOP. Der Impuls STOP wird zur Flip-Flop-Schaltung (Fig. 5) eingegeben. Das Ausgangssignal REAL der Flip-Flop- Schaltung wird dadurch auf einen niedrigen Pegel eingestellt. In Reaktion auf das Signal REAL auf einem niedrigen Pegel wählt die Ausgabe-Auswahlschaltung 4 die von der Erzeugungsschaltung 2 für falsche Daten zugeführten Daten aus.

Somit werden richtige Daten aus dem Bereich für eine richtige Adresse der in Fig. 4 gezeigten Adressenabbildung gelesen, während falsche Daten aus dem anderen Bereich der Adressenabbildung gelesen werden. Die im Speicherchip gespeicherten Daten können selbst dann, wenn sie kopiert werden, in der Praxis nicht verwendet werden, da sie aus richtigen Datenelementen und falschen Datenelementen bestehen.

Zusätzlich kann die Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel auf einfache Weise hergestellt werden, da, wie es oben beschrieben ist, der Lasttransistor und die Speicherzellentransistoren im selben Schritt einer ROM-Implantierung unterzogen werden.

Eine Halbleiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung wird unter Bezugnahme auf die Fig. 11 bis 14 beschrieben werden. Das zweite Ausführungsbeispiel ist allgemein bezüglich der Struktur identisch zu dem in Fig. 1 gezeigten ersten Ausführungsbeispiel. Die Komponenten, die identisch oder gleich denjenigen des ersten Ausführungsbeispiels sind, werden in der folgenden Beschreibung durch dieselben Bezugszeichen bezeichnet sein.

Fig. 11 zeigt die Adressenabbildung des zweiten Ausführungsbeispiels. Die in Fig. 4 schattierten Bereiche zeigen die Bereiche für eine richtige Adresse an. Die Adressenabbildung ist dadurch charakterisiert, daß einige von ihnen von den anderen beabstandet sind. Für diese spezielle Adressenabbildung kann die Bereichserfassungsschaltung 3 für richtige Daten durch eine einfache Logikschaltung gebildet sein. Ein diskontinuierlicher Bereich für richtige Daten kann durch Decodieren dieser Logikschaltung gebildet werden.

Ein Chip-Freigabesignal/CE mit der in Fig. 12 gezeigten Wellenformen wird zur Erzeugungsschaltung 2 für falsche Daten zugeführt. Beim ersten Impuls des Chip-Freigabesignals/CE werden die Adressensignale A0 bis A7 vom Adressenzähler 50 zum Adressendecodierer 60 zugeführt, um dadurch den Daten- Lesebetrieb zu beginnen. Die Adressensignale A0 bis A7 werden auch zur Bereichserfassungsschaltung 3 für richtige Daten zugeführt.

Die Bereichserfassungsschaltung 3 für richtige Daten wird unter Bezugnahme auf Fig. 14 detailliert beschrieben werden. Wie es in Fig. 14 gezeigt ist, weist die Schaltung 3 NAND- Gatter R28 und R29 mit zwei Eingängen und ein Exklusiv-NOR- Gatter R40 auf. Adressendatensignale A7 und A5 werden zu einem ersten und einem zweiten Eingangsanschluß des ersten NAND-Gatters R28 zugeführt, und Adressendatensignale A7 und A6 jeweils zum ersten und zum zweiten Eingangsanschluß des zweiten NAND-Gatters R29. Die Ausgaben der NAND-Gatter R28 und R29 werden zum Exklusiv-ODER-Gatter R40 eingegeben. Das Exlusiv-ODER-Gatter R40 erzeugt ein Signal REAL, das zur Ausgabe-Auwahlschaltung 4 zugeführt wird. Das Signal REAL bestimmt, ob im Speicherzellenfeld 10 gespeicherte Daten von der Halbleiterspeichervorrichtung ausgegeben werden sollten oder nicht. Das Signal REAL wird zur Ausgabe-Auswahlschaltung 4 zugeführt.

Das Signal REAL ist dann auf einem niedrigen Pegel, wenn das Chip-Freigabesignal/CE in einem anderen als dem in der Adressenabbildung gezeigten Bereich für eine richtige Adresse ist. Dadurch wählt die Ausgabe-Auswahlschaltung 4 die Datenausgabe von der Erzeugungsschaltung 2 für falsche Daten gemäß dem Signal REAL aus. Als Ergebnis werden die falschen Daten über die Ausgangspufferschaltung 30 zum Ausgangsanschluß I/O (Fig. 1) ausgegeben.

Wenn das Chip-Freigabesignal/CE weiterhin zum Adressenzähler 50 zugeführt wird, tritt das Signal in den in Fig. 11 gezeigten Bereich für eine richtige Adresse ein. Das Signal REAL wird dadurch auf einen hohen Pegel eingestellt. In Reaktion auf das Signal REAL auf einem hohen Pegel wählt die Ausgabe-Auswahlschaltung 4 die vom Leseverstärker 20 zugeführten Daten aus. Anders ausgedrückt gibt die Schaltung 4 die richtigen Daten aus.

Wenn das Chip-Freigabesignal/CE weiterhin zum Adressenzähler 50 zugeführt wird, tritt das Signal vom ersten Bereich für eine richtige Adresse in einen Bereich für falsche Daten ein und wird auf einen niedrigen Pegel eingestellt. Die Ausgabe- Auswahlschaltung 4 wählt die von der Erzeugungsschaltung 2 für falsche Daten zugeführten falschen Daten aus. Die falschen Daten werden über die Ausgabe-Auswahlschaltung 4 zum Ausgangsanschluß I/O (Fig. 1) ausgegeben.

Somit werden richtige Daten aus jedem Bereich für eine richtige Adresse der in Fig. 11 gezeigten Adressenabbildung gelesen, während falsche Daten aus dem Bereich für falsche Daten der Adressenabbildung gelesen werden. Die im Speicherchip gespeicherten Daten können selbst dann, wenn sie kopiert werden, in der Praxis nicht verwendet werden, da sie aus richtigen Datenelementen und falschen Datenelementen bestehen.

Beim zweiten Ausführungsbeispiel können die drei höchstwertigen Bits (A5, A6 und A7) der Adresse dazu verwendet werden, einen der Bereiche für richtige Daten der Adressenabbildung zu bestimmen, wie es aus Fig. 13 verstanden werden kann. Somit benötigt die Halbleiterspeichervorrichtung gemäß dem zweiten Ausführungsbeispiel keinen Bestimmungsabschnitt für richtige Adressendaten. Die Halbleiterspeichervorrichtung ist daher einfacher als die Vorrichtung (Fig. 1) gemäß dem ersten Ausführungsbeispiel.

Eine Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der Erfindung wird beschrieben werden. Das dritte Ausführungsbeispiel ist dadurch gekennzeichnet, daß die Erzeugungsschaltung für falsche Daten die Struktur hat, die in Fig. 15 gezeigt ist.

Wie es in Fig. 15 dargestellt ist, hat die Erzeugungsschaltung 2 für fälsche Daten eine Oszillatorschaltung und eine Latch-Schaltung. Die Oszillatorschaltung weist ein NAND-Gatter R41 und vier Inverter INV1 bis INV4 auf. Die Inverter INV1 bis INV4 sind in Reihe geschaltet, wobei der erste Inverter INV1 mit dem Ausgang des NAND-Gatters R41 gekoppelt ist. In der Oszillatorschaltung wird ein gegebener Knoten oszilliert, was ein Signal erzeugt. Die Latch-Schaltung speichert das Signal gemäß einem Datenausgabe-Taktsignal zwischen. Die Ausgabe der Latch-Schaltung wird als falsche Daten zum Ausgangsanschluß I/A über die Ausgabe-Auswahlschaltung 4 und die Ausgangspufferschaltung 30 zugeführt.

Eine Halbleiterspeichervorrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung wird beschrieben werden. Die Erzeugungsschaltung 2 für falsche Daten des vierten Ausführungsbeispiels ist gleich seinem Gegenstück des ersten Ausführungsbeispiels, welches in Fig. 8 dargestellt ist.

Wie es in Fig. 16 gezeigt ist, weist die Erzeugungsschaltung 2 für falsche Daten 8 Exklusiv-ODER-Gatter mit zwei Eingängen R30 bis R37 auf. Acht Bits A0 bis A7 der internen Adresse werden jeweils zu den ersten Eingängen der Exklusiv-ODER- Gatter R30 bis R37 zugeführt. Acht Bits, die Zufalls-ROM- Daten bilden, werden jeweils von außen zu den zweiten Eingängen der Exklusiv-ODER-Gatter R30 bis R37 zugeführt. Die durch die Erzeugungsschaltung 2 für falsche Daten erzeugten falschen Daten werden über die Ausgabe-Auswahlschaltung 4 zum Ausgangsanschluß I/O zugeführt. Die falschen Daten sind zufälliger als die durch die in Fig. 8 dargestellte Erzeugungsschaltung 2 für falsche Daten erzeugten falschen Daten.

Eine Halbleiterspeichervorrichtung, die ein fünftes Ausführungsbeispiel der Erfindung ist, wird unter Bezugnahme auf Fig. 17 beschrieben werden. Fig. 17 ist eine Draufsicht auf das Halbleitersubstrat der Speichervorrichtung.

Wie es aus Fig. 17 zu sehen ist, hat das Halbleitersubstrat (d.h. der Chip) einen Bereich für eine richtige Adresse und einen Bereich für zufällige Daten. Die im Bereich für zufällige Daten gespeicherten Daten werden gelesen und als falsche Daten zu der im Halbleiterspeicher enthaltenen Ausgabe-Auswahlschaltung eingegeben. Obwohl der Chipbereich relativ groß ist, sind die aus dem Bereich für falsche Daten gelesenen falschen Daten extrem zufällig.

Eine Halbleiterspeichervorrichtung gemäß einem sechsten Ausführungsbeispiel der Erfindung wird beschrieben werden. Das sechste Ausführungsbeispiel ist dadurch gekennzeichnet, daß die Erzeugungsschaltung für falsche Daten die in Fig. 18 dargestellte Erzeugungsschaltung für zufällige Daten aufweist.

Wie es in Fig. 18 gezeigt ist, weist die Erzeugungsschaltung für zufällige Daten acht Schieberegister SR1 bis SR8 und drei Exklusiv-ODER-Gatter R42, R43 und R44 auf. Die Ausgabe des Exklusiv-ODER-Gatters R44 wird zum D-Eingang des ersten Schieberegisters SR1 rückgekoppelt. Wenn sie durch ein Taktsignal CLK, das aus einem Chip-Freigabesignal/CE erzeugt wird, getrieben werden, geben die Schieberegister SR1 bis SR8 Q1 bis Q8 aus, welche Zufallsdaten bilden. Die Zufallsdaten werden über die Ausgangspufferschaltung 30 ausgegeben.

Die Bereichserfassungsschaltung 3 für richtige Daten, die beim ersten Ausführungsbeispiel (Fig. 1) enthalten ist, wird detaillierter unter Bezugnahme auf die Fig. 19 und 20 beschrieben werden.

Wie es oben beschrieben ist, ist die Bereichserfassungsschaltung 3 für richtige Daten derart entworfen, daß sie den Bereich für richtige Daten (einen schattierten Bereich) der in Fig. 4 gezeigten Adressenabbildung erfaßt. Die Schaltung 3 hat die in Fig. 19 dargestellte Struktur.

Wie es aus Fig. 19 verstanden werden kann, sind die ausgewählten Transistoren der Schaltung 3 einer ROM- Implantierung unterzogen. Wenn die Speichervorrichtung durch das Chip-Freigabesignal/CE getrieben wird, werden interne Adressendaten zur Bereichserfassungsschaltung 3 für richtige Daten eingegeben. Wenn die interne Adresse (A0 bis A7) identisch den in den ROM-implantierten Transistoren ist, d.h. {10110100}, bleibt das Potential beim Knoten A auf einem hohen Pegel, und es fällt nicht auf einen niedrigen Pegel ab. Dies ist so, weil alle Transistoren ausgeschaltet sind. (Normalerweise wird jedoch wenigstens einer der Transistoren eingeschaltet, und das Potential beim Knoten A fällt auf einen niedrigen Pegel ab.) Daher erzeugt die Schaltung 3 die erste Ausgabe OUT1. Als Ergebnis steigt das Ausgangssignal REAL der Schaltung 3 auf einen hohen Pegel an. Wenn irgendeine andere interne Adresse identisch zu Adressendaten ist, die in der unteren Schaltung von ROM-implantierten Transistoren gespeichert sind, d.h. {10110001}, bleibt das Potential bei dem Knoten A' auf einem hohen Pegel und fällt nicht auf einen niedrigen Pegel ab. Die Schaltung 3 erzeugt dann die zweite Ausgabe OUT21, wodurch das Ausgangssignal REAL der Schaltung auf einen niedrigen Pegel ansteigt.

Eine Halbleiterspeichervorrichtung gemäß einem siebten Ausführungsbeispiel der Erfindung wird unter Bezugnahme auf die Fig. 21 und 22 beschrieben werden. Das siebte Ausführungsbeispiel ist dadurch gekennzeichnet, daß das Signal REAL auf einen hohen Pegel eingestellt wird, wenn zwei Adressendatenelemente, und nicht nur eines wie beim ersten Ausführungsbeispiel, identisch zu den richtigen Adressendaten sind.

Wie es in Fig. 21 dargestellt ist, weist das siebte Ausführungsbeispiel zwei Schieberegister, zwei Koinzidenzschaltungen und zwei Bestimmungsabschnitte für richtige Adressendaten auf. Die Adressenbitleitungen sind mit einem ersten Schieberegister verbunden. Die Ausgänge des ersten Registers sind mit einer ersten Koinzidenzschaltung und auch mit dem zweiten Schieberegister verbunden. Die Ausgänge des zweiten Schieberegisters sind mit der zweiten Koinzidenzschaltung verbunden. Die Ausgänge des ersten Bestimmungsabschnitts für richtige Adressendaten sind mit der ersten Koinzidenzschaltung verbunden, und die Ausgänge des zweiten Bestimmungsabschnitts für richtige Adressendaten sind mit der zweiten Koinzidenzschaltung verbunden.

Der Betrieb des siebten Ausführungsbeispiels wird unter Bezugnahme auf Fig. 22 erklärt werden, welche ein Zeitdiagramm ist, das die Wellenformen von Signalen darstellt. Der erste Bestimmungsabschnitt für richtige Adressendaten speichert eine Adresse A und der zweite Bestimmungsabschnitt für richtige Adressendaten speichert eine Adresse B. Wenn die Adressen A und B von außen in der angegebenen Reihenfolge eingegeben werden, werden die Knoten A und B nicht gleichzeitig auf einen hohen Pegel eingestellt. In diesem Fall bleibt das Ausgangssignal OUT1 auf einem niedrigen Pegel, wie es in Fig. 22 gezeigt ist. Wenn die Adressen B und A in dieser Reihenfolge von außen eingegeben werden, werden die Knoten A und B gleichzeitig auf einen hohen Pegel eingestellt, wodurch das Ausgangssignal OUT1 auf einen hohen Pegel ansteigt, wie es in Fig. 22 dargestellt ist. Anders ausgedrückt gibt das siebte Ausführungsbeispiel die in seinen Speicherzellen gespeicherten Daten nur dann aus, wenn die zwei von außen eingegebenen angrenzenden Adressen identisch zu den internen richtigen Adressendatenelementen sind. Das siebte Ausführungsbeispiel ist daher bezüglich einer Datensicherheit exzellent.

Wie es oben beschrieben worden ist, speichert jede Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung Daten, die aus richtigen Datenelementen und falschen Datenelementen bestehen. Somit können die Daten selbst dann, wenn sie kopiert werden, in der Praxis nicht verwendet werden. Darüber hinaus kann die Halbleiterspeichervorrichtung auf einfache Weise hergestellt werden, da, wie es oben beschrieben ist, der Lasttransistor und die Speicherzellentransistoren im selben Schritt einer ROM-Implantierung unterzogen werden.


Anspruch[de]

1. Halbleiterspeichervorrichtung, die folgendes aufweist:

eine Vielzahl von Speicherzellen (10), die in Zeilen und Spalten angeordnet sind, und die jeweils einen Gateanschluß, einen Sourceanschluß und einen Drainanschluß haben;

eine Vielzahl von Wortleitungen, mit welchen die Gateanschlüsse der Speicherzellen verbunden sind;

eine Vielzahl von Bitleitungen, mit welchen die Drainanschlüsse der Speicherzellen verbunden sind;

eine Einrichtung zum Anlegen eines Potentials an die Wortleitungen;

eine Bitleitungs-Auswahleinrichtung zum Auswählen wenigstens einer der Bitleitungen zu Lesen von Daten aus wenigstens einer der Speicherzellen (10);

einen Leseverstärker (20) zum Erfassen eines Potentials der wenigstens einen ausgewählten Bitleitung, um dadurch einen Strom zu erfassen, der der wenigstens einen Speicherzelle zugeführt ist, aus welcher Daten zu lesen sind;

eine Ausgabeschaltung zum Ausgeben einer Ausgabe des Leseverstärkers (20);

einen Abschnitt (1) zum Bestimmen wahrer Adressendaten zum Ausgeben wahrer Adressendaten, wobei der Abschnitt (1) zum Bestimmen wahrer Adressendaten nichtflüchtige Schaltungscharakteristiken oder eine Verdrahtung entsprechend einer internen Adresse hat, die speziell für einen Chip ist, auf welchem die Vorrichtung ausgebildet ist;

eine Schaltung (3) zum Erfassen eines Bereichs für wahre Adressendaten zum Vergleichen der wahren Adressenausgabe aus dem Abschnitt zum Bestimmen wahrer Adressendaten mit internen Adressendaten und zum Erzeugen eines Signals, wenn die internen Adressendaten identisch zu den wahren Adressendaten sind, wobei das Signal bestimmt, ob die in der wenigstens einen Speicherzelle gespeicherten Daten ausgegeben werden sollten;

eine Schaltung (2) zum Erzeugen falscher Daten, wenn die internen Adressendaten andere als die wahren Adressendaten sind; und

eine Ausgabeauswahlschaltung (4) zum Auswählen der falschen Daten oder der in der wenigstens einen Speicherzelle gespeicherten Daten;

wobei die Schaltung (2) zum Erzeugen falscher Daten eine Logikschaltung ist, die die internen Adressendaten empfängt und die falschen Daten erzeugt, als eine Logikfunktion von nur den internen Adressendaten.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung (3) zum Erfassen eines Bereichs für wahre Adressendaten durch Verdrahtungen gebildet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Abschnitt (1) zum Bestimmen wahrer Adressendaten eine Vielzahl von Flip- Flop-Schaltungen hat, die jeweils MOS-Transistoren aufweisen, und Kanalionen in wenigstens einen der MOS- Transistoren jeder Flip-Flop-Schaltung implantiert worden sind, um dem MOS-Transistor dadurch einen Schwellenwert zuzuteilen.

4. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die falschen Daten von einem Knoten durch Oszillieren des Knotens durch einen Oszillator und durch Zwischenspeichern der Ausgabe des Knotens mit einem Datenausgabe-Taktsignal ausgegeben werden.

5. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Logikschaltung auch aus einem Zufallsdaten-ROM ausgelesene Daten empfängt.

6. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherzellen (10) in einem Halbleitersubstrat vorgesehen sind, ein Zufallsdaten-ROM-Bereich im Halbleitersubstrat vorgesehen ist und die falschen Daten aus dem Zufallsdaten-ROM gelesene Daten sind.

7. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die falschen Daten eine Ausgabe einer Zufallsdaten-Erzeugungsschaltung sind.

8. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung (3) zum Erfassen eines Bereichs für wahre Adressendaten eine Vielzahl von MOS- Transistoren hat, von welchen jeder einen Schwellenwert hat, der durch Implantieren von Kanalionen in einen Teil des MOS-Transistors bestimmt ist, und durch Bestimmen, daß die internen Adressendaten in einem Bereich für wahre Adressen sind, wenn die internen Adressendaten einen MOS- Transistor bestimmen, in welchen Kanalionen implantiert worden sind.

9. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung (3) zum Erfassen eines Bereichs für wahre Adressendaten eine erste Schaltung zum Speichern einer Adresse hat, die für einen vorherigen Taktzyklus gültig ist, und eine zweite Schaltung zum Erzeugen eines Signals, das bestimmt, ob die in den Speicherzellen gespeicherten Daten ausgegeben werden sollten, wenn von außen eingegebene aufeinanderfolgende Adressendatenelemente identisch zu der in der ersten Schaltung gespeicherten Adresse sind.

10. Verfahren zum Herstellen einer Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die wahren Adressendaten in MOS-Transistoren gespeichert werden, die im Halbleitersubstrat vorgesehen sind, zusammen mit den Speicherzellen (10), und daß Kanalionen in die MOS- Transistoren im selben Schritt implantiert werden, wie Kanalionen in die Speicherzellen implantiert werden, um Daten dort hinein zu speichern.







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