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Dokumentenidentifikation DE69620688T2 14.08.2002
EP-Veröffentlichungsnummer 0756284
Titel Zweitorspeicherzelle mit hoher Dichte
Anmelder Texas Instruments Inc., Dallas, Tex., US
Erfinder Sheffield, Bryan D., Allen, US;
Drummond, John David, Wylie, US
Vertreter Prinz und Partner GbR, 81241 München
DE-Aktenzeichen 69620688
Vertragsstaaten DE, FR, GB, IT, NL
Sprache des Dokument EN
EP-Anmeldetag 29.07.1996
EP-Aktenzeichen 963055462
EP-Offenlegungsdatum 29.01.1997
EP date of grant 17.04.2002
Veröffentlichungstag im Patentblatt 14.08.2002
IPC-Hauptklasse G11C 8/00

Beschreibung[de]
Technisches Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf den Aufbau von Speicherzellen und insbesondere auf eine Zweitor-Speicherzelle mit hoher Dichte.

Hintergrund der Erfindung

Fig. 1 zeigt ein Beispiel einer herkömmlichen Zweitor-Speicherzelle. Das Beispiel von Fig. 1 war bisher in dem Gate-Array-Produkt TGC3000 verfügbar, das von der Firma Texas Instruments Incorporated verkauft wurde. Die Speicherzelle von Fig. 1 ist ein einzelnes Zweitor-SRAM-Bit, für dessen Verwirklichung zwei Gate-Array-Basisplätze in dem Gate-Array-Produkt TCG3000 benötigt wurden. In Fig. 1 sind die Gate-Breiten der verschiedenen Transistoren in ym angegeben. Alle darin gezeigten Beispielstransistoren sind für den Zweck der Erläuterung mit einer Gate-Länge von 0,6 um angenommen.

Das einzelne Zweitor-Speicherbit von Fig. 1 wird unter Verwendung von Transistoren aus zwei benachbarten Gate-Array-Basisplätzen in dem Gate-Array- Produkt TCG3000 aufgebaut. Daher werden für jedes Bit des Zweitorspeichers zwei Gate-Array-Basisplätze benötigt.

Es soll daher ein Zweitor-Speicherzellenaufbau geschaffen werden, der, ausgedrückt durch das Verhältnis von Bit zu Basisplatz, eine höhere Bitdichte als der Speicherzellenaufbau von Fig. 1 aufweist, auf dem die Oberbegriffe der Ansprüche 1 und 2 beruhen.

Gemäß der Erfindung wird ein Gate-Array mit einer Matrix aus Basisplätzen geschaffen, enthaltend:

eine Speicherzellenmatrix mit Zeilen und Spalten aus Speicherzellen, die aus dem Gate-Array gebildet sind,

Schreibtore jeweils zum Schreiben von Daten in eine entsprechende Speicherzellenspalte,

dadurch gekennzeichnet, daß jede Speicherzelle der Matrix so ausgestaltet ist, daß sie zwei Speicherbits speichert und aus zwei Basisplätzen des Gate-Arrays gebildet ist, die in Richtung der Zeilen der Speicherzellenmatrix einander benachbart sind,

und daß das Schreibtor für diese Zelle von seinen zwei Bits gemeinsam benutzt wird.

Gemäß der Erfindung wird auch ein Gate-Array mit einer Matrix aus Basisplätzen geschaffen, enthaltend:

eine Speicherzellenmatrix mit Zeilen und Spalten aus Speicherzellen, die aus dem Gate-Array gebildet sind,

Lesetore jeweils zum Lesen von Daten aus einer jeweiligen Speicherzellenspalte,

dadurch gekennzeichnet, daß jede Speicherzelle der Matrix so ausgestaltet ist, daß sie zwei Speicherbits speichert und aus zwei Basisplätzen des Gate-Arrays gebildet ist, die in Richtung der Zeilen der Speicherzellenmatrix einander benachbart sind,

und daß das Lesetor für diese Zelle von seinen zwei Bits gemeinsam benutzt wird.

Mit Hilfe der Erfindung kann somit ein Zweitor-Speicherzellenaufbau geschaffen werden, der ein höheres Verhältnis von Bit zu Basisplatz als die bekannte Zelle von Fig. 1 hat.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein einzelnes Zweitor-Speicherbit in herkömmlicher Ausführung mit Transistoren aus zwei benachbarten Gate-Array-Basisplätzen.

Fig. 2 zeigt zwei Zweitor-Speicherbits in der erfindungsgemäßen Ausführung unter Verwendung von Transistoren aus zwei benachbarten Gate- Array-Basisplätzen.

Fig. 3 zeigt schematisch die zwei benachbarten Gate-Arrray-Basisplätze, die in den Fig. 1 und 2 benutzt werden.

Genaue Beschreibung

Die beispielhafte Fig. 2 zeigt zwei Zweitor-SRAM-Bits, die gemäß der vorliegenden Erfindung unter Verwendung der Transistoren aus zwei benachbarten Gate-Array-Basisplätzen in dem Gate-Array-Produkt TCG3000 aufgebaut sind. Die Gate-Breiten der Transistoren sind in Fig. 2 in um angegeben. Obgleich die Negatoren in Fig. 2 schematisch dargestellt sind, sind die Gate-Breiten ihrer N-Kanal- und P-Kanal-Transistoren durch die Symbole WN bzw. WP angegeben. Ein Vergleich der Fig. 1 und 2 läßt erkennen, daß alle Transistoren von Fig. 1 in der Ausführung von Fig. 2 verwendet werden, zusammen mit vier zusätzlichen N-Kanal-Transistoren, von denen zwei eine Gate- Breite von 3,9 um und zwei eine Gate-Breite von 4,6 gm haben. Die 18 in Fig. 2 dargestellten Transistoren repräsentieren jeden verfügbaren Transistor in zwei benachbarten Gate-Array-Basisplätzen des Gate-Array-Produkts TCG3000. Einer der benachbarten Basisplätze enthält zwei N-Kanal-Transistoren mit einer Gate- Breite von 9 um, zwei P-Kanal-Transistoren mit einer Gate-Breite von 9 um, zwei N-Kanal-Transistoren mit einer Gate-Breite von 3,9 um und zwei P-Kanal- Transistoren mit einer Gate-Breite von 2,4 um, wobei die Drain-Anschlüsse der 2,4 um-P-Kanal-Transistoren miteinander verbunden sind. Der andere der zwei Baissplätze enthält vier P-Kanal-Transistoren mit einer Gate-Breite von 4,6 um, vier N-Kanal-Transistoren mit einer Gate-Breite von 4,6 um und zwei N-Kanal- Transistoren mit einer Gate-Breite von 3,9 um. Die oben beschriebenen benachbarten Basisplätze sind in Fig. 3 bei 51 und 53 dargestellt. In Fig. 2 kontrolliert eine Schreib-Wortleitung der Zeile A das Schreiben in das Bit A. Wenn die Schreib-Wortleitung der Zeile A den aktiven hohen Zustand hat, dann wird der Datenwert an der Schreib-Bitleitung-Wahr über das Schreib- Übertragungsgatter 21 zum Eingang des Negators 23 durchgeschaltet, und der Datenwert am Schreib-Bitleitung-Komplement wird über das Übertragungsgatter 25 zum Eingang des Negators 27 durchgeschaltet. Die Datenwerte an der Schreib- Bitleitung-Wahr und Schreib-Bitleitung-Komplement werden in ähnlicher Weise an die Negatoren 33 und 37 des Bits B über Durchlaßgatter 31 und 35 angelegt, wenn sich die Schreib-Wortleitung der Zeile B im aktiven hohen Zustand befindet. Die Schreib-Bitleitung-War und die Schreib-Bitleitung-Komplement werden daher vom Bit A und vom Bit B gemeinsam benutzt.

Die oben erwähnten 2,4 Mm-P-Kanal-Transistoren mit verbundenen Drain- Anschlüssen dienen als Leseübertragungsgatter 41 und 43 in Fig. 2. Die verbundenen Drain-Anschlüsse dieser Übertragungsgatter sind mit einer Lese- Bitleitung verbunden, die sowohl vom Bit A als auch vom Bit B gemeinsam benutzt wird. Wenn sich die Lesewortleitung der Zeile A im aktiven niedrigen Zustand befindet, steuert das Ausgangssignal des Negators 45 die gemeinsam benutzte Lese-Bitleitung über das Übertragungstor 41 an. In gleicher Weise steuert das Ausgangssignal des Negators 47 die gemeinsam benutzte Lese-Bit- Leitung über das Übertragungsgatter 43 an, wenn sich die Lesewortleitung der Zeile B im aktiven niedrigen Zustand befindet.

Wegen der begrenzten Verfügbarkeit der Transistoren in benachbarten Gate- Array-Basisplätzen werden die 2,4 um-P-Kanal-Transistoren mit den verbundenen Drain-Anschlüssen als Lese-Übertragungsgatter 41 und 43 zum Ansteuern der gemeinsamen Lese-Bitleitung benutzt. Der Leiterverlauf in vertikaler Richtung ist in Gate-Array-Produkten wie dem Produkt TGC3000 typischerweise ziemlich besetzt, und die gemeinsam benutzte Lese-Bitleitung sowie die gemeinsam benutzten Schreib-Bitleitungen (Wahr und Komplement) von Fig. 2 ermöglichen es, zwei Speicherbits zu schaffen, die beide vorteilhafterweise die gleichen drei vertikalen Steuerwege benutzen, die in der Einzelbitzelle von Fig. 1 benutzt werden, nämlich btr (die Lese-Bitleitung), btw (die Schreib-Bitleitung Wahr) und bcw (die Schreib-Bitleitung-Komplement). Die Zwei-Bit-Speicherzelle von Fig. 2 ist daher vertikal der Einzelbit-Speichezelle von Fig. 1 insofern ähnlich, als beide Ausführungen eine Breite von zwei Gate- Array-Plätzen haben und nur eine vertikale Lese-Bitleitung und ein Paar vertikaler Schreib-Bit-Leitungen aufweisen. Dies macht es möglich, die Lese- und Schreib- Spalten-Multiplexschaltung, die der bekannten Fig. 1 zugeordnet ist, in der Ausführung von Fig. 2 erneut zu verwenden, was die zur Erzeugung der Speichermatrix mit der Zwei-Bit-Speicherzellenstruktur von Fig. 2 erforderliche Layout-Arbeit wenigstens um fünfzig Prozent reduziert.

Der Leiterverlauf in horizontaler Richtung in Produkten wie dem Produkt TGC3000 ist typischerweise weniger als der Leiterverlauf in vertikaler Richtung besetzt, so daß die Lese-Wortleitung der Zeile A und die Lese-Wortleitung der Zeile B vorteilhafterweise horizontal vorgesehen werden, um auszuwählen, ob das Bit A oder das Bit B die gemeinsam benutzte Lese-Bitleitung steuert. Die Lese- Wortleitungen der Zeile A und der Zeile B bilden zusammen mit den Übertragungsgattern 41 und 43 in wirksamer Weise einen durch die Zeilenfreigabe gesteuerten eingebauten 2 : 1-Multiplexer. Es ist zu erkennen, daß die Zelle von Fig. 2 nur eine horizontale Steuerleitung mehr als die Zelle von Fig. 1 enthält.

Die jeweiligen kreuzweise gekoppelten Negatorpaare 23, 27 und 33, 37 der Bits A und B sind für einen gleichmäßigen Betrieb und eine leichtere Charakterisierung symmetrisch. Das Lesen wird durch Negatoren 45 und 47 gepuffert, damit der Schreibvorgang nicht beeinflußt wird.

Der beispielhafte Speicheraufbau von Fig. 2 ergibt zwei Bits eines Zweitorspeichers unter Verwendung der gleichen zwei benachbarten Gate-Array- Basisplätze wie in der Einzelbit-Speicherzelle von Fig. 1. Somit ergibt der Speicheraufbau von Fig. 2 die zweifache Bitdichte gegenüber dem bekannten Aufbau von Fig. 1.

Es ist hier eine beispielhafte Ausführungsform der vorliegenden Erfindung beschrieben worden, doch schränkt diese Beschreibung den Umfang der Erfindung nicht ein, die in einer Vielzahl von Ausführungsformen verwirklicht werden kann.


Anspruch[de]

1. Gate-Array mit einer Matrix aus Basisplätzen und enthaltend:

eine Speicherzellenmatrix mit Zeilen und Spalten aus Speicherzellen, die aus dem Gate-Array gebildet sind,

Schreibtore (bcw, btw) jeweils zum Schreiben von Daten in eine entsprechende Speicherzellenspalte,

dadurch gekennzeichnet, daß jede Speicherzelle der Matrix so ausgestaltet ist, daß sie zwei Speicherbits (BIT A, BIT B) speichert und aus zwei Basisplätzen des Gate-Arrays gebildet ist, die in Richtung der Zeilen der Speicherzellenmatrix einander benachbart sind,

und daß das Schreibtor für diese Zelle von seinen zwei Bits gemeinsam benutzt wird.

2. Gate-Array mit einer Matrix aus Basisplätzen und enthaltend:

eine Speicherzellenmatrix mit Zeilen und Spalten aus Speicherzellen, die aus dem Gate-Array gebildet sind,

Lesetore (btr) jeweils zum Lesen von Daten aus einer jeweiligen Speicherzellenspalte,

dadurch gekennzeichnet, daß jede Speicherzelle der Matrix so ausgestaltet ist, daß sie zwei Speicherbits (BIT A, BIT B) speichert und aus zwei Basisplätzen des Gate-Arrays gebildet ist, die in Richtung der Zeilen der Speicherzellenmatrix einander benachbart sind,

und daß das Lesetor für diese Zelle von seinen zwei Bits gemeinsam benutzt wird.

3. Gate-Array nach Anspruch 2, bei dem jede Speicherzelle der Speicherzellenmatrix einen zwischen den Speicherelementen für ihre Bits und das gemeinsam benutzte Lesetor angeschlossenen Multiplexer (41, 43) enthält und das Gate- Array für jede Zeile der Speicherzellen jeweils zwei Freigabeleitungen (51, 52) aufweist, die an die Multiplexer der Zeile, die sie betreiben, so angeschlossen sind, daß das eine oder das andere der in ihren jeweiligen Speicherzellen gespeicherten Bits mit ihren jeweiligen Lesetoren verbunden wird.

4. Gate-Array nach Anspruch 1 und nach Anspruch 2 oder Anspruch 3.







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