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Dokumentenidentifikation DE69430080T2 05.09.2002
EP-Veröffentlichungsnummer 0952549
Titel Abschaltschaltung von Randübergangsabfühlung zur Änderung von Betriebsmodi einer Speicheranordnung
Anmelder STMicroelectronics, Inc., Carrollton, Tex., US
Erfinder McClure, David Charles, Denton County, Texas 75007, US
Vertreter Samson & Partner, Patentanwälte, 80538 München
DE-Aktenzeichen 69430080
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument EN
EP-Anmeldetag 28.09.1994
EP-Aktenzeichen 993005412
EP-Offenlegungsdatum 27.10.1999
EP date of grant 06.03.2002
Veröffentlichungstag im Patentblatt 05.09.2002
IPC-Hauptklasse G11C 8/00
IPC-Nebenklasse G11C 7/22   

Beschreibung[de]

Die vorliegende Erfindung betrifft integrierte Schaltungen, insbesondere integrierte statische Schreib-/Lesespeicherschaltungen (SRAM), welche eine/einen vom Benutzer wählbare Betriebsgeschwindigkeit, Rauschfestigkeit oder Energieverbrauch bereitstellen.

SRAMs haben Vorteile bezüglich der Geschwindigkeit und dem Energiebedarf gegenüber dynamischen Schreib-/Lesespeichern (DRAMs) mit vergleichbarer Kapazität. Die Speicherzellen in SRAMs basieren auf Latch-Speichern anstelle von Kondensatoren bei den DRAMs. Kondensatoren verlieren Ladung (welche einem Datenbit entspricht) mit der Zeit und benötigen daher ein periodisches Auffrischen (Refresh). Das Auffrischen verbraucht Energie. Das Lesen und Schreiben in einen Kondensator- basierten Speicher erfordert sowohl Zeit als auch Energie. Daher wurden SRAMs vorteilhaft für Anwendungen eingesetzt, welche eine hohe Betriebsgeschwindigkeit benötigen (z. B. Cache-Speicher für Personalcomputer), oder geringen Energieverbrauch (z. B. bei Batterie betriebenen tragbaren Computern). Zusätzlich sind integrierte SRAM-Schaltungen einfacher in der Anwendung als vergleichbare DRAMS, weil DRAMs eine komplexe Schaltung für Takt- und Auffrischoperationen benötigen. Daher werden SRAMs bevorzugt, wenn die verbesserte Leistungsfähigkeit deren höhere Kosten gerechtfertigt, oder in elektronischen Grundkomponenten, wenn die zusätzlichen Designkosten zum Durchführen des Auffrischens nicht gerechtfertigt sind.

Um die SRAM-Betriebsgeschwindigkeit weiter zu verbessern, wurden Flankenübergangserfassungsschaltungen mit der Adressendekodierschaltung von SRAM-Bauelementen integriert. Eine Flankenübergangserfassung liefert einen Impuls an intern synchronisierte Komponenten eines SRAM in Reaktion auf Vorderflankenübergänge im Zustand von einem von einer Gruppe von Adressen- oder Steuersignalen. Dies kann verwendet werden, um Vorauflade- und Ausgleichsoperationen in dem SRAM in Vorbereitung von Lese- oder Schreibvorgängen von Daten zu steuern Obwohl sie nützlich für einen Hochgeschwindigkeitsbetrieb ist, fuhrt die Flankenübergangserfassung tendenziell zu einer Erhöhung von Chiprauschen und Energieverbrauch. Für einige Anwendungen ist es für Benutzer wünschenswert, bei etwas geringerer Geschwindigkeit weniger Rauschen und geringeren Energieverbrauch zu erahltenhaben Im Gegensatz zum Bereitstellen von zwei unterschiedlichen SRAM-Designs wäre es aber vorteilhaft, einen SRAM-Typ so programmieren oder rekonfigurieren zu können, um einen Flankenübergangserfassungsbetrieb auszuwählen, oder nicht.

Es ist ein Ziel der Erfindung, eine statische Schreib- /Lesespeicherschaltung (SRAM) bereitzustellen, welche eine/einen durch den Benutzer wählbare(n) Betriebsgeschwindigkeit, Energieverbrauch oder Rauschfestigkeit ermöglicht.

Die vorliegende Erfindung liefert eine integrierte statische Schreib-/Lesespeicherschaltung mit einer Mehrzahl von Adressenleitungen zum Übertragen von Adressensignalen oder Steuerungsleitungen für Steuersignale Eine Verzögerungsschaltung ist mit jeder Adressen- oder Steuerungsleitung zum Erzeugen eines Verzögerungssignals verbunden Eine Mehrzahl von Vergleichsschaltungen sind vorgesehen, welche eine Vergleichsschaltung für jede Adressenleitung umfassen, wobei jede Ver gleichsschaltung ein Adressensignal und ein korrespondierendes verzögertes Adressensignal als Eingaben zum Erzeugen eines Übergangsimpulses an einem Ausgangsknoten verwendet, wenn das Adressensignal und das korrespondierende verzögerte Adressensignal sich im Wert unterscheiden, was jedesmal dann auftritt, wenn eine Zustandsänderung des Adressensignals stattfindet Eine Aktivierungseingabe an die Vergleichsschaltung ermöglicht eine selektive Aktivierung der Verzögerungs- und Vergleichsschaltung Eine Mehrzahl von internen Knoten innerhalb der Vergleichsschaltung kann mit einem vorgegebenen logischen Pegel in Reaktion auf den Verlust der Aktivierungseingabe verbunden werden Dies deaktiviert die Vergleichsvorrichtung.

Ein NOR-Gatter ist mit den Ausgangsleitungen von der Mehrzahl der Vergleichsschaltungen verbunden, um einen Flankenübergangsimpuls zu erzeugen, wenn ein Übergangsimpuls auf einer Ausgangsleitung auftritt. Das NOR-Gatter umfaßt eine Mehrzahl von Transistoren.

EP-A-0 419 852 beschreibt einen Speicher mit einer selektiven Adressenübergangserfassung für einen Cache-Betrieb. Der Speicher hat eine Adressenübergangserfassungsschaltung zum Erfassen eines Überganges in dem Abschnitt der Speicheradresse, welche am Speicher anliegt, zum Beispiel die Spaltenadresse. Der Speicher kann einen Anschluß zum Empfangen eines Signals aufweisen, welches die Auswirkung eines Adressenübergangs deaktiviert.

Nach einem ersten Aspekt der vorliegenden Erfindung wird eine Vorrichtung zum Erfassen eines Flankenüberganges bereitgestellt, mit: Erzeugungsmittel, welches auf eine Änderung in einem Zustandssignal reagiert, das auf einer Signalleitung empfangen wird, zum Erzeugen eines Übergangsimpulssignals, einem Ausgangspuffer, welcher das Übergangsimpulssignal als Eingabe zum Erzeugen eines Flankenerfassungsimpulssignals verwendet und eine logische Summierschaltung aufweist, welche als Eingaben eine Mehrzahl von Übergangsimpulssignalen aus einer Mehrzahl von Mitteln zum Erzeugen der Übergangsimpulssignale verwendet; und einem programmierbares Element zum Festlegen des Flankenerfassungsimpulssignals auf einen Pegel, der ein Nicht-Auftreten einer Flanke anzeigt, wobei die Summierlogik weiterhin aufweist: eine Mehrzahl von Transistoren, welche jeweils ein Übertragungsimpulssignal an einem Steuerungsknoten empfangen und einen gemeinsamen Ausgangsknoten aufweisen, wobei der gemeinsame Ausgangsknoten mit einem Ableitungstransistor zum Zurückführen des gemeinsamen Ausgangsknotens auf einen vorbestimmten logischen Pegel verbunden ist; und Mittel zum wahlweise Verbinden eines Ausgangsknotens für jeden Transistor mit dem vorbestimmten logischen Pegel, um die Erzeugung eines Flankenübergangssignals zu unterdrücken.

Vorzugsweise umfaßt das Erzeugungsmittel eine Verzögerungsleitung, welche das auf der Signalleitung empfangene Zustandssignal als eine Eingabe verwendet und ein verzögertes Zustandssignal erzeugt; und ein Exklusiv-ORDER Gatter, welches das Zustandssignal und das verzögerte Zustandssignal als Eingaben verwendet und ein Übergangsimpulssignal erzeugt.

Vorteilhaft umfaßt das programmierbare Element eine Flankenübergangsaktivierungssleitung zum Sperren des Ausgangs des Mittels zum Erzeugen eines Übergangsimpulssignals bei einem bestimmten logischen Pegel.

Nach einem zweiten Aspekt der vorliegenden Erfindung wird eine integrierte statische Schreib-/Lesespeicherschaltung bereitgestellt, welche eine Vorrichtung zum Erfassen eines Flankenüberganges nach dem ersten Aspekt aufweist, und ferner umfaßt: eine Mehrzahl von Adressenleitungen zum Übertragen von Adressensignalen; eine Verzögerungsschaltung, welche mit jeder Adressenleitung zum Erzeugen eines verzögerten Adressensignals verbunden ist, wobei das Erzeugungsmittel umfaßt: eine Mehrzahl von Vergleichsschaltungen, wobei eine Vergleichsschaltung für jede Adressenleitung umfaßt ist, und jede Vergleichsschaltung ein Adressensignal und ein korrespondierendes verzögertes Adressensignal als Eingaben verwendet und die Übergangsimpulse auf einer Eingangsleitung erzeugt, wenn das Adressensignal und das entsprechende verzögerte Adressensignal sich in den Werten unterscheiden, und eine Aktivierungseingabe an der Vergleichsschaltung.

Bevorzugt umfaßt jede Vergleichsschaltung eine Mehrzahl von inneren Knoten; und Mittel, welche in Reaktion auf die Aktivierungseingabe einen ersten logischen Pegel zum Setzen ausgewählter innerer Knoten auf einen fixierten logischen Pegel zum Deaktivieren der Vergleichsschaltung annimmt.

Die neuartigen Merkmale, welche als charakteristisch für die vorliegende Erfindung angenommen werden, sind in den beigefügten Ansprüchen angegeben. Die Erfindung selbst sowie eine bevorzugte Verwendungsform und weitere Ziele und Vorteile der Erfindung werden bestens unter Bezugnahme auf die nachfolgende detaillierte Beschreibung eines Ausführungsbeispiels verstanden, wenn dieses im Zusammenhang mit der beigefügten Zeichnung gelesen wird, wobei:

Fig. 1 ein Blockdiagramm von einem statischen Schreib- /Lesespeicher ist;

Fig. 2 ein Schaltungsteilschema eines Adressen-Flankenübergangsdetektors für einen SRAM ist; und

Fig. 3 ein Zeitdiagramm ist.

Fig. 1 veranschaulicht ein Beispiel eines integrierten Schaltungs-(IC)-Speichers 1, mit welchem ein bevorzugtes Ausführungsbeispiel der Erfindung ausgebildet werden kann. Der IC-Speicher 1 ist ein statischer Schreib-/Lesespeicher (SRAM) von anderer konventioneller Architektur, wobei seine Speicherzellen in mehreren Blöcken 10 angeordnet sind.

Die Speicherzellen im IC-Speicher 1 sind in Zeilen und Spalten angeordnet. Es wird darauf hingewiesen, daß bei der Bezeichnung von Zeilen und Spalten im Speicher 1 der Begriff "Zeile" bezüglich der Matrixrichtung verwendet wird, in welcher eine Mehrzahl von Speicherzellen durch eine Wortleitung ausgewählt wird. In konventionellen Speichern ist jede der Speicherzellen in der ausgewählten Zeile im allgemeinen mit einer oder einem komplementären Paar von Bitleitungen gekoppelt. Der Begriff "Spalte" wird in dieser Beschreibung verwendet, um auf die Matrixrichtung Bezug zu nehmen, in welcher eine oder mehrere der Speicherzellen in der ausgewählten Zeile zu einem Lese- oder Schreibzugriff ausgewählt werden. Bei konventionellen Speichern wird dies im allgemeinen durch Koppeln von einer der Bitleitungen mit einer Leseverstärker/Schreib-Schaltung oder mit einem internen Datenbus erreicht. Diese Verwendung der Begriffe Zeilen und Spalten ist konsistent mit dem allgemeinen Verständnis im Stand der Technik.

Adressenanschlüsse A&sub0; bis An empfangen ein Adressensignal, wonach die Speicherzellen, auf welche zugegriffen wird, bestimmt werden. In konventioneller Art und Weise werden Adressenanschlüsse A&sub0; bis An mit Adressenpuffer 28 verbunden, welche das empfangene Adressensignal puffern und einen Teil des Adressensignals an die Zeilendekoder 24a, 24b auf einem Bus ROW und den Rest an Spaltendekoder 26a, 26b auf einem Bus COL übertragen. Die Zeilendekoder 24a, 24b wählen eine Zeile der Speicherzellen aus, indem die ausgewählte Wortleitung in konventioneller Art und Weise aktiviert wird, und sie sind in diesem Beispiel an einer Seite der Speichermatrixblöcke 10 angeordnet. Die Spaltendekoder 26a, 26b wählen in diesem Beispiel acht Speicherzellen in der ausgewählten Zeile aus, welche durch einen Leseverstärker 13 entsprechend dem Spaltenabschnitt der Adresse gelesen werden.

Im Speicher 1 sind die Speicherzellen in sechzehn Hauptmatrixblöcken 10&sub0; bis 10&sub1;&sub5; gruppiert. Die Anzahl der Speicherblöcke 10 kann selbstverständlich von Implementierung zu Implementierung variieren. Diese Aufteilung des Speichers in sechzehn Hauptspeicherblöcke 10 ist vor allem vorteilhaft in Niedrigenergie-Speichern, die in tragbaren Computern verwendet werden können, weil nur der Block 10, in welchem die ausgewählten Speicherzellen angeordnet sind, während eines Zyklus aktiviert werden muß. In diesem Beispiel enthält jeder Hauptmatrixblock 10 64 Spalten. Die Wahl des Blockes kann nach einem der Zeilenadressenbits (welche die obere oder untere Hälfte angeben) und bis vier der Spaltenadressenbits (welche einen der sechzehn auszuwählenden Hauptmatrixblöcke 10 angeben) durchgeführt werden.

Alternativ kann die Wahl einer Zeile innerhalb eines der Hauptspeicherblöcke 10 mit Hilfe einer globalen Wortleitung durchgeführt werden, welche durch die Zeilendekoder 24a, 24b erzeugt wird, und die sich durch diejenigen Hauptspeicherblöcke 10 erstreckt, für welche sie betreibbar ist. In dieser alternativen Anordnung werden Durchgangsgatter, durch welche Speicherzellen innerhalb jedes Hauptmatrixblockes 10 mit deren Bitleitungen verbunden werden, durch lokale Wortleitungen gesteuert, welche sich lediglich innerhalb jedes Hauptspeicherblockes 10 für jeden Zeilenabschnitt darin erstrecken. In dieser Anordnung werden Durchgangstransistoren, welche zwischen jeder globalen Wortleitung und den lokalen Wortleitungen angeschlossen sind, gemäß einem Blockabschnitt der Spaltenadresse aktiviert, derart, daß nur die lokale Wortleitung, welche dem durch die Spaltenadresse ausgewählten Hauptmatrixblock 10 zugeordnet ist, aktiviert wird, wodurch der aktive Energieverlust von jedem Speicherzyklus reduziert wird. Ein Beispiel einer solchen Anordnung ist beschrieben in Sakurai, et al., "A Low Power 46 ns 256 kbit CMOS Static RAM with Dynamic Double Word Line", IEEE J. Solid State Circuits, Vol. SC-19, No. 5 (IEEE, Oktober 1984), S. 578-585.

Der Speicher 1 kann, wie in dem Fall der meisten modernen SRAMs und DRAMS, einen gewissen Anteil von dynamischen Operationen enthalten, wie etwa ein Laden und Ausgleichen von bestimmten Knoten (z. B. Bitleitungen) bei bestimmten (Zeit)punkten in dem Speicherzyklus. Das Auslösen des Zyklus in dem Speicher 1 erfolgt durch eine Adressenflankenübergangserfassung, welche durch eine Flankenübergangserfassungsschaltung (ETD (edge transmission detection) 25 durchgeführt wird. Die ETD-Schaltung 25 ist mit jedem der Adresseneingänge A&sub0; bis An verbunden, vorzugsweise vor den Adressenpuffern 28 (wie gezeigt), und erzeugt einen Impuls auf einer Leitung ETD in Reaktion auf das Erfassen eines Übergangs bei jedem oder mehreren der Adresseneingänge A&sub0; bis An, wobei ein solcher Impuls nützlich ist beim Steuern der internen Operation von Speicher 1 in der konventionellen Art und Weise.

Andere interne Betriebsfunktionen können durch eine Zeitsteuerungsschaltung 29 gesteuert werden, welche das Signal auf der Leitung ETD von der ETD-Schaltung 25 empfängt, und welche auch bestimmte externe Steuersignale empfängt, wie etwa das Chipaktivierungssignal am Anschluß CE und das Lese/Schreib-Auswahlsignal am Anschluß R/W. Die Zeitsteuerungsschaltung 29 erzeugt verschiedene Steuersignale, basierend auf diesen Eingaben, zum Steuern von verschiedenen Funktionen im Speicher 1 auf konventionelle Art und Weise. Wie es in Fig. 1 gezeigt ist, ist ein Steuerbus CBUS mit Leseverstärkern (L/V) 13 und Datentreibern (DT) 15 verbunden; andere Funktionen werden in ähnlicher Weise durch die Zeitsteuerungsschaltung 29 in konventioneller Art und Weise gesteuert, wobei deren Verbindungen aus Gründen der Klarheit in Fig. 1 nicht gezeigt sind.

In diesem Beispiel ist der Speicher 1 von einem Bytebreiten Typ und weist als solcher acht Eingabe/Ausgabe-Anschlüsse DQ&sub0; bis DQ&sub7; auf, an welchen Ausgabedaten während einer Leseoperation angelegt werden, und an welchen Eingabedaten während einer Schreiboperation empfangen werden. Eine Eingabe/Ausgabe- Schaltung 20 ist zwischen einem Datenbus 22 und den Anschlüssen DQ angeschlossen und umfaßt konventionelle Eingabe- und Ausgabe-Puffer, die damit verbunden sind.

Jedem Hauptmatrixblock 10&sub0; bis 10&sub1;&sub5; ist eine korrespondierende Gruppe von Leseverstärkern 13&sub0; bis 13&sub1;&sub5; zugeordnet, wie es in Fig. 1 gezeigt ist. In diesem Beispiel sind acht einzelne Leseverstärker 13 in jeder Gruppe von Leseverstärkern 13&sub0; bis 13&sub1;&sub5; enthalten, wobei ein Leseverstärker 13 für jedes der acht Bits vorgesehen ist, die auf einem internen Datenbus 22 von dem ausgewählten der Hauptmatrixblöcke 10&sub0; bis 10&sub1;&sub5; übertragen werden. Gruppen von Datentreibern 15&sub0; bis 15&sub1;&sub5; sind jeweils einer korrespondierende Gruppe von Leseverstärkern 13&sub0; bis 13&sub1;&sub5; zum Empfangen der Datensignale davon und zum Ansteuern des internen Datenbusses 22 zugeordnet; einzelne Datentreiber 15 sind einzelnen Leseverstärkern 13 in jeder Gruppe zugeordnet, wobei ein Datentreiber 15 zum Ansteuern von jeder Leitung im Datenbus 22 vorgesehen ist.

Die Speichermatrix ist auch in Hälften unterteilt, wobei die Hauptmatrixblöcke 10&sub0; bis 10&sub7; in einer Matrixhälfte und die Hauptmatrixblöcke 10&sub8; bis 10&sub1;&sub5; in der anderen Hälfte angeordnet sind. Der interne Datenbus 22 verläuft längs der Matrixhälften und ist dazwischen angeordnet, wie es in Fig. 1 gezeigt ist. In diesem Beispiel umfaßt der Datenbus 22 acht Datenleitungen, welche jeweils einem Eingabe/Ausgabe-Anschluß DQ&sub0; bis DQ&sub7; zugeordnet und damit über die Eingabe/Ausgabe- Schaltung 20 gekoppelt sind. Jede einzelne Datenleitung ist mit einem korrespondierenden Datentreiber 15 in jeder der sechzehn Datentreibergruppen 15&sub0; bis 15&sub1;&sub5; der sechzehn Hauptmatrixblöcke 10&sub0; bis 10&sub1;&sub5; verbunden. Für einen Lese/Schreib- Speicher, wie etwa Speicher 1, kann ein separater Eingabedatenbus verwendet werden, um Eingabedaten zum schreiben in die gewählten Speicherzellen in konventioneller Art und Wiese zu übertragen. Alternativ können die Eingabedaten auch über den Datenbus 22 übertragen werden, wie es für einige Speicherdesigns üblich ist.

In diesem Beispiel weist der Datenbus 22 auch acht Pseudo- Datenleitugen auf, welche auch jeweils mit einem korrespondieren Datentreiber 15 in jeder der sechzehn Datentreibergruppen 15&sub0; bis 15&sub1;&sub5; der sechzehn Hauptmatrixblöcke 10&sub0; bis 10&sub1;&sub5; zum Zweck des Vorladens des Datenbusses 22 durch Ladungsteilung verbunden sind. Jede dieser Pseu- Dodatenleitungen ist vorzugsweise physikalisch einem der echten Datenleitungen nachgebaut, vorzugsweise mit im wesentlichen der gleichen Länge und Querschnittfläche und aus dem selben Material, und wird zu allen Zeiten in einem Komplementärzustand gegenüber seiner echten (true) Datenleitung gehalten.

Fig. 2 ist ein Schaltungsschema von einem Flankenübergangserfassungselement 30k und einem NOR-Gatter 36 zum Kombinieren der Ausgaben Ti von N+1 Flankenübergangserfassungselementen 30. Das Element 30k wird mit einer typischen Adressenleitung k eingesetzt und ist für jede Adressenleitung A&sub0;-An identisch. Eine Flankenübergangserfassung kann auch bei Steuerungsleitungen angewendet werden. Ein Adressensignal Ak wird auf einer Adressenleitung durch einen Puffer 40 empfangen. Die Ausgabe des Puffers 40 wird an einen Inverter 42 angelegt, welcher in Serie mit einem Inverter 44 geschaltet ist. Die Ausgabe des Inverters 44 kann an einem Zeilen- und Spaltentreiber oder einer anderen Schaltung der integrierten statischen Schreib-/Lesespeicherschaltung 1 angelegt werden. Diese Anwendungen haben keine Auswirkung für die vorliegende Erfindung.

Der Ausgang des Inverters 42 ist als Adressenstatussignal AS&sub0; gekennzeichnet. Das Adressenstatussignal AS&sub0; wird an eine Verzögerungsleitung 32 angelegt, welche einen Inverter 46 (dessen Ausgabe AS&sub1; ist) und einen modifizierten Inverter 48 aufweist, welche als Verzögerungselemente fungieren. Der modifizierte Inverter 48 umfaßt einen Transistor 50 zum Einprägen des Ausgangsknoten, wobei der Transistor 50 zwischen Vac und einem Ausgangsknoten 51 verbunden ist. Der Transistor 50 ist ein P-Kanal MOSFET, welcher in Reaktion auf das Signal auf seinem Steuerungsknoten, welches zum Einprägen des Ausgangsknotens 51 auf Vcc auf einen niedrigen Pegel übergeht, eingeschaltet wird. Der Inverter 48 umfaßt auch einen Transistor 53, welcher in den Leitungszustand vorgespannt wird, und einen Transistor 55, welcher angeschlossen ist, um das selbe Steuerungssignal wie der Einprägungstransistor 50 zu empfangen. Der Transistor 55 ist ein N-Kanal Element und er ist eingeschaltet, wenn der Einprägungstransistor 50 ausgeschaltet bzw. abgetrennt ist, und umgekehrt. Wenn daher der Ausgangsknoten 51 gezwungen wird, den Wert von Vcc durch Einschalten des Transistors 50 anzunehmen, wird kein Leitungspfad zwischen dem Ausgangsknoten 51 und Erde bereitgestellt, weil sichergestellt ist, daß der Transistor 55 abgeschaltet ist. Dies erfolgt unabhängig von Änderungen in dem Wert von AS&sub1;.

Der Signalwert am Ausgangsknoten 51 wird an zwei in Serie geschaltete Inverter 52 und 54 angelegt, welche als Verzögerungselemente arbeiten. Die Ausgabe des Inverters 54 (AS&sub2;) wird dann an einen Transistorschalter jeweils in einem Hochübergangs-Detektor 58 und einem Niedrigübergangs-Detektor 60 geleitet. Der Ausgang des Inverters 52 wird an einem Durchgangsgatter 56 angelegt, welches als ein nicht-invertierendes Verzögerungselement parallel zu dem Inverter 54 fungiert. Der Ausgang des Durchgangsgatters 56 ist mit AS&sub3; bezeichnet und wird auch an einen Transistor jeweils im Hochübergangs- Detektor 58 und im Niedrigübergangs-Detektor 60 angelegt. Die Signale AS&sub0; und AS&sub1; werden jeweils an die beiden Transistoren jeweils im Hochübergangs-Detektor 58 und im Niedrigübergangs- Detektor 60 angelegt. Ein Ausgangssignal Tk von den Detektoren 58 und 60 erscheint an einem Knoten 67 und geht in einen H-Zustand (high) für eine Zeitperiode über, welche durch die Wahl der Verzögerungswerte der Inverter 46, 48, 52 und 54 bestimmt ist, in Reaktion auf eine Zustandsänderung des Adressensignals Ak.

Bei der vorstehenden Erläuterung wird angenommen, daß ein ETD-Aktivierungssignal an einem Pinanschluß 57 in einem H- Zustand ist. Wenn das ETD-Aktivierungssignal im H-Zustand ist, ist der Transistor 50 ausgeschaltet und der Transistor 55 eingeschaltet, was ermöglicht, daß der Knoten 51 (nach einer Verzögerung) dem Wert von AS&sub0; folgt. Beide Elemente des Durchgangsgatters 56 sind leitend und der Transistor 62 ist ausgeschaltet, so daß AS&sub3; dem AS&sub0; (nach einer Verzögerung) folgen kann.

Das ETD-Aktivierungssignal kann unter Steuerung des Steuerungspinsignals am Pinanschluß 57 auf einen L-Zustand (low) gezwungen werden, oder durch Maskierung- oder Schmelzverbindungsmöglichkeiten, um den Pinanschluß auf Erdpotential 59 zu zwingen. Alternativ kann eine Schmelzverbindung in der ETD- Aktivierungsleitung angeordnet werden, welche durch einen Lasereingriff geöffnet werden kann. Wenn das ETD- Aktivierungssignal in einen L-Zustand übergeht, beginnen die Transistoren 50 und 62 zu leiten und der Transistor 55 wird in einen Sperrzustand gesteuert. Der Ausgang des Inverters 64 geht in einen H-Zustand über, wodurch sowohl die N-Kanal als auch die P-Kanal Transistoren in dem Durchgangsgatter 56 gesperrt werden. Unter diesen Bedingungen wird der Signalwert A&sub2; in einen H-Zustand und der Signalwert A&sub3; in einen H- Zustand gezwungen. Mit A2 und A3 im H-Zustand wird der Ausgang der Erfassungsmatrices 58 und 60 in einen L-Zustand gezwungen, weil deren gemeinsamer Ausgangsknoten 67 nicht mit Vcc verbunden werden kann und gesichert mit Erdpotential verbunden ist, entweder durch die zwei N-Kanal MOSFETs der Matrix 60 oder durch die zwei N-Kanal MOSFETs der Matrix 58 (wobei entweder AS&sub0; oder AS&sub1; die meiste Zeit im H-Zustand ist).

Der Ausgang des Exklusiv-ODER Gatters 34, der am Knoten 67 erscheint, wird mit Tk bezeichnet und wird an eines von mehreren Übergangsimpulserfassungselementen übertragen, welche Elemente 66&sub0;, 66&sub1; und 66k umfassen. Die Übergangsimpulserfassungselemente 66 funktionieren als ein NOR-Gatter, welches auf jeden in einen H-Zustand übergehenden Impuls auf einer Übergangserfassungsleitung T reagiert, welche in einen H- Zustand übergeht. Jeder solcher Übergang schaltet ein Impulserfassungselement (welches aus N-Kanal MOSFETs besteht) ein, wodurch ein gemeinsamer Ausgangsknoten 68 auf einen L- Zustand gezogen wird, falls ein Anschlußpin 80, welcher ein gemeinsamer Eingabeknoten für die NOR-Gatter Matrix ist, mit einer Source, welche auf einem niedrigen logischen Pegel liegt, verbunden wird. Im Normalbetrieb, wenn keiner der Transistoren 66 eingeschaltet ist, wird der Bus 68 im H- Zustand durch einen Leck- bzw. Ableitungstransistor 66 gehalten, welcher zwischen dem Eingang zum Inverter 72 und Vcc angeschlossen ist. Die Kapazität des Transistors 76 wird so gewählt, daß sie substantiell geringer als die Übertragungskapazität von einem der Erfassungselemente 66 ist, so daß jedes Element 66 den Bus 68 in einen L-Zustand ziehen kann. Der Bus 68 ist über eine Schmelzverbindung 70 mit dem Eingang eines Inverters 72 verbunden, welcher seinerseits einen Inverter 74 antreibt. Die Inverter 72 und 74 fungieren als Ausgangspuffer 38, der ein negatives Flankenübergangserfassungssignal (ETD) erzeugt. Das ETD-Signal wird zurück an einen Pull-up- Transistor 78 geführt, welcher beim Übergang in den Leitungszustand den Bus 68 schneller in einen H-Zustand zieht als es der Transisor 76 kann. Ein Flankenübergangserfassungsimpuls ist ein negativer bzw. abfallender Impuls mit einem normalen logischen H-Wert.

Eine Möglichkeit zum Deaktivieren des Flankenübergangsdetektors 28 besteht darin, den Anschlußpin 80 auf Vcc zu zwingen, was durch Bonding- oder Maskierungsmöglichkeiten durchgeführt werden kann, um die benötigte Leitungsleitfähigkeit bereitzustellen. Wenn der Anschlußpin 80 auf Vcc gezwungen wird, kann der Bus 68 nicht auf einen L-Zustand gezogen werden. Alternativ kann die Schmelzverbindung 70 durch Lasereingriffstechniken geöffnet werden. Falls diese Möglichkeit gewählt wird, arbeitet der Ableitungstransistor 76 derart, daß ETD auf einem H-Pegel gehalten wird.

Fig. 3 zeigt eine Gruppe von Zeitdiagrammen für die Signale AS&sub0;-AS&sub3;, Tk, Wnor (was dem Signalpegel auf dem Bus 68 entspricht), das Flankenübergangserfassungssignal und das Flankenübergangserfassungsaktivierungssignal. Zum Zeitpunkt T&sub0;, ist das Flankenübergangserfassungsaktivierungssignal in einem logischen H-Zustand und es wird angenommen, daß es vorher für eine unbestimmte Zeitperiode auf einem logischen H-Pegel war. AS&sub1; und AS&sub3; sind in einem logischen L-Zustand und der Signalpegel AS&sub2; ist einem logischen H-Zustand. Das Übergangsimpulserfassungssignal Tk ist in einem L-Zustand und sowohl Wnor und ETD sind in einem logischen H-Zustand, was anzeigt, daß kein unmittelbar vorausgehender Übergang im Zustand für eine Adressenleitung stattgefunden hat. Sodann wird die Flankenübergangserfassung aktiviert. Zum Zeitpunkt T&sub1; geht AS&sub0; in einen logischen L-Zustand mit einer nachfolgenden Änderung zum Zeitpunkt T&sub2; in Tk, welches in einen logischen H-Zustand übergeht und Wnor, welches in einen logischen L-Zustand übergeht. Auch geht das Signal AS&sub1; zum Zeitpunkt T&sub2; von einem L- Zustand in einen H-Zustand über. Zum Zeitpunkt T&sub3; kehrt AS&sub3; den von AS&sub2; resultierenden Zustand um, und das Übergangserfassungssignal Tk geht zum Zeitpunkt T'&sub3; in einen L-Zustand über. Etwas nach dem Zeitpunkt T&sub3; geht auch ETD auf einen logischen L-Zustand über, was Wnor auf den H-Zustand zieht. Etwas nach T&sub3;, aber vor T&sub5;, kehrt ETD auf den logischen H- Zustand zurück. Zum Zeitpunkt T&sub4; geht AS&sub0; auf einen H-Zustand über, was einen weiteren Übergang im Adressenzustand anzeigt. Als Folge davon ändern sich die Werte von Tk und Wnor zum Zeitpunkt T&sub5;. Zum Zeitpunkt T&sub5; geht AS&sub1; in einen L-Zustand über und zum Zeitpunkt T&sub6; kehrt AS&sub3; den Zustand um. Sodann kehren Tk und Wnor auf deren vorgegebene Pegel zurück. Ein Flankenübergangserfassungsignal, welches bevor T&sub7; erzeugt wurde, wird zu einem Zeitpunkt nach T&sub7; beendet. Das ETD- Aktivierungssignal geht nach T&sub7; in einen L-Zustand über. In Reaktion auf den Übergang des ETD-Aktivierungssignals in einen L-Zustand, werden die Signale A&sub2; und A&sub3; auf einem logischen H-Pegel gehalten. Nachfolgende Änderungen in den Werten von AS&sub0; und AS&sub1; zu den Zeitpunkten T&sub8; und T&sub9; haben keine Auswirkung auf die Signale AS&sub2;, AS&sub3;, Tk, Wnor oder ETD.

Die Erfindung ermöglicht die Bereitstellung eines SRAN, welcher programmiert werden kann, um Eigenschaften bereitzustellen, um verschiedene Benutzeranforderungen für Geschwindigkeit, Rauschfestigkeit, Energieverbrauch und Datengeschwindigkeitsparameter durch eine selektive Verwendung einer Flankenübergangserfassung nachzukommen. In der Vergangenheit wurde dies dadurch erzielt, daß Gatterverzögerungen vervielfacht wurden. Die Erfindung stellt einen ökonomischen Weg bereit, um diesen Anforderungen nachzukommen, indem konventionelle Verbindungsmöglichkeiten, Schmelzmöglichkeiten oder Metalisiermöglichkeiten benützt werden.

Ein Design unterstützt eine Vielzahl von Anwendungen. Anwendungen, welche eine enge Geräuschtoleranz, reduzierte Geschwindigkeit oder reduzierten Energieverbrauch benötigen, können durch die Vorrichtung mit einem deaktivierten ETD- Signal erfüllt werden. Wie vorstehend gezeigt, kann dies durchgeführt werden durch eine Verbindungsoption, Schmelzoption, Maskierungsoption oder einer Steuerungssignaloption.

Nicht alle hier beschriebenen Verfahren müssen auf einer integrierten Schaltung vorhanden sein. Falls dennoch alle vorhanden sind, kann lediglich eine verwendet werden, um die Flankenübergangserfassung zu sperren. Jedes der programmierbaren Elemente sperrt den Wert von ETD oder die Ausgabe einer bestimmten Adresse oder ein Leitungssteuerungselement ohne eines auftretenden Leistungsverlustes durch das direkte Zwingen von ETD auf einen vorgegebenen fixen Pegel.

Während die Erfindung insbesondere mit Bezugnahme auf ein bevorzugtes Ausführungsbeispiel gezeigt und beschrieben wurde, versteht es sich für den Fachmann, daß verschiedene Änderungen in der Form und im Detail durchgeführt werden können, ohne den Bereich der Erfindung zu verlassen.


Anspruch[de]

1. Vorrichtung zum Erfassen eines Flankenüberganges, mit:

Erzeugungsmittel (30,32,34), welches auf eine Änderung in einem Zustandssignal reagiert, das auf einer Signalleitung (AK) empfangen wird, zum Erzeugen eines Übergangsimpulssignals (TK), gekennzeichnet durch:

einen Ausgangspuffer (38), welcher das Übergangsimpulssignal (TK) als Eingabe zum Erzeugen eines Flankenerfassungsimpulssignals (ETD) verwendet und eine logische Summierschaltung (66) aufweist, welche als Eingaben eine Mehrzahl von Übergangsimpulssignalen (TK) aus einer Mehrzahl von Mitteln (30,32, 34) zum Erzeugen der Übergangsimpulssignale verwendet; und

ein programmierbares Element (59,70,80) zum Festlegen des Flankenerfassungsimpulssignals (ETD) auf einen Pegel, der ein Nicht-Auftreten einer Flanke anzeigt;

wobei die Summierlogik (66) weiterhin aufweist:

eine Mehrzahl von Transistoren (66), welche jeweils ein Übertragungsimpulssignal (TK) an einem Steuerungsknoten empfangen und einen gemeinsamen Ausgangsknoten (WNOR) aufweisen;

wobei der gemeinsame Ausgangsknoten (WNOR) mit einem Ableitungstransistor (76) zum Zurückführen des gemeinsamen Ausgangsknotens (WNOR) auf einen vorbestimmten logischen Pegel verbunden ist; und

Mittel (80) zum wahlweise Verbinden eines Ausgangsknotens für jeden Transistor (66) mit dem vorbestimmten logischen Pegel, um die Erzeugung eines Flankenübergangssignals (ETD) zu unterdrücken.

2 Vorrichtung zum Erfassen eines Flankenüberganges nach Anspruch 1, bei welcher das Erzeugungsmittel (30,32,34) umfaßt:

eine Verzögerungsleitung (32), welche das auf der Signalleitung (AK) empfangene Zustandssignal als eine Eingabe verwendet und ein verzögertes Zustandssignal erzeugt, und

ein Exklusiv-ODER Gatter (34), welcher das Zustandssignal und das verzögerte Zustandssignal als Eingaben verwendet und ein Übergangsimpulssignal erzeugt

3. Vorrichtung zum Erfassen eines Flankenüberganges nach Anspruch 1, bei welcher das programmierbare Element (59,70,80) umfaßt:

eine Flankenübergangsaktivierungsleitung (ETD EN- ABLE) zum Sperren des Ausgangs des Mittels (30,32,34) zum Erzeugen eines Übergangsimpulssignals bei einem bestimmten logischen Pegel

4. Integrierte statische Schreib-/Lesespeicherschaltung (1), welche eine Vorrichtung zum Erfassen eines Flankenüberganges nach Anspruch 1 aufweist, und ferner umfaßt:

eine Mehrzahl von Adressenleitungen zum Übertragen von Adressensignalen (A);

eine Verzögerungsschaltung (32), welche mit jeder Adressenleitung (A) zum Erzeugen eines verzögerten Adressensignals verbunden ist, wobei das Erzeugungsmittel umfaßt:

eine Mehrzahl von Vergleichsschaltungen (34), wobei eine Vergleichsschaltung für jede Adressenleitung umfaßt ist, und jede Vergleichsschaltung ein Adressensignal und ein korrespondierendes verzögertes Adressensignal als Eingaben verwendet und die über gangsimpulse (TK) auf einer Eingangsleitung erzeugt wenn das Adressensignal und das entsprechende verzögerte Adressensignal sich in den Werten unterscheiden, und eine Aktivierungseingabe (ETD ENABLE) an die Vergleichsschaltung.

5. Integrierte statische Schreib-/Lesespeicherschaltung nach Anspruch 4, bei welcher jede Vergleichsschaltung (34) ferner umfaßt:

eine Mehrzahl von inneren Knoten; und

Mittel, welche auf die Aktivierungseingabe (EDT ENABLE) reagieren und einen ersten logischen Pegel zum Setzen ausgewählter innerer Knoten auf einen fixierten logischen Pegel zum Deaktivieren der Vergleichsschaltung annehmen.







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