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Dokumentenidentifikation DE19913571C2 07.11.2002
Titel Integrierter Speicher mit Speicherzellen, die je einen ferroelektrischen Speichertransistor aufweisen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Hönigschmid, Heinz, 82319 Starnberg, DE;
Ullmann, Marc, 22085 Hamburg, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 25.03.1999
DE-Aktenzeichen 19913571
Offenlegungstag 05.10.2000
Veröffentlichungstag der Patenterteilung 07.11.2002
Veröffentlichungstag im Patentblatt 07.11.2002
IPC-Hauptklasse G11C 11/22

Beschreibung[de]

Die Erfindung betrifft einen integrierten Speicher gemäß dem Oberbegriff des Patentanspruchs 1. Ein derartiger integrierter Speicher ist aus EP 0827153 A2 bekannt.

In der US 5,541,871 A ist ein ferroelektrischer Halbleiter- Speicher beschrieben, dessen Speicherzellen aus je einem ferroelektrischen Speichertransistor bestehen. Ferroelektrische Transistoren weisen ein ferroelektrisches Gatedielektrikum auf. Durch Beaufschlagung eines Spannungspulses an der Steuerelektrode des Transistors wird die Richtung der Polarisation des Ferroelektrikums und somit die Schwellenspannung des Transistors eingestellt. Bei einer vorgegebenen Drain-Source- Spannung des Transistors ergibt sich in Abhängigkeit der Schwellenspannung des Transistors ein unterschiedlicher Drainstrom.

Für das Auslesen der Speichertransistoren wird in der US 5,541,871 A an den Transistor eine vorgegebene Drain-Source- Spannung angelegt und das Gate des Transistors auf ein Potential gebracht, durch welches der Transistor leitend geschalten wird. Anschließend wird der sich einstellende Source- Drain-Strom erfaßt. Wird ein niedriger Drainstrom detektiert, handelt es sich um einen ersten Polarisationszustand des ferroelektrischen Dielektrikums der Transistorgateelektrode. Wird ein großer Drainstrom detektiert, handelt es sich um einen zweiten Polarisationszustand des Ferroelektrikums. Auf diese Weise werden zwei unterschiedliche vom Transistor gespeicherte logische Zustände unterschieden.

In der US 5,541,871 A sind die Speicherzellen, die durch die ferroelektrischen Speichertransistoren gebildet sind, matrixförmig angeordnet. Ihre Sourceanschlüsse sind mit in einer ersten Richtung verlaufenden parallelen Sourceleitungen verbunden. Ihre Drainanschlüsse sind mit in einer zur ersten Richtung senkrechten zweiten Richtung verlaufenden, parallelen Drainleitungen verbunden. Ihre Gates bzw. Steuerelektroden sind mit in der zweiten Richtung verlaufenden Steuerleitungen verbunden, die die Funktion von Wortleitungen haben. Da die Sourceleitungen und die Drainleitungen senkrecht zueinander verlaufen, ist es notwendig, um Kurzschlüsse zu vermeiden, daß sie zumindest im Bereich ihrer Überkreuzung in unterschiedlichen Verdrahtungsebenen des Speichers verlaufen. Die Drainanschlüsse und die Sourceanschlüsse der Transistoren, mit denen diese Leitungen verbunden sind, sind in einem Substrat des Speichers und somit in einer gemeinsamen Verdrahtungsebene angeordnet.

Die dem Oberbegriff des Patentanspruches 1 entsprechende und aus der genannten EP 08127153 A2 bekannte Struktur eines integrierten Speichers ist in der beiliegenden Fig. 1 schematisch dargestellt.

Der in Fig. 1 dargestellte bekannte ferroelektrische Speicher weist parallel zueinander angeordnete Wortleitungen WLi sowie senkrecht dazu angeordnete Bitleitungen BLi und Steuerleitungen Ci auf. Die Bitleitungen und Steuerleitungen sind alternierend angeordnet und weisen zueinander regelmäßige Abstände auf. In Kreuzungspunkten der Wortleitungen WLi, der Bitleitungen BLi und der Steuerleitungen Ci sind Speicherzellen in Form von ferroelektrischen Speichertransistoren T angeordnet. Diese verbinden die zugehörige Bitleitung BLi mit der zugehörigen Steuerleitung Ci über ihre steuerbaren Strecken. Steueranschlüsse der Speichertransistoren T sind mit der zugehörigen Wortleitung WLi verbunden. Obwohl in Fig. 1 lediglich vier Wortleitungen WLi sowie jeweils zwei Bitleitungen BLi und Steuerleitungen Ci gezeigt sind, weist der Speicher in Wirklichkeit eine weitaus größere Zahl dieser Leitungen auf, so daß sich insgesamt ein weitaus größeres Speicherzellenfeld ergibt.

Die ferroelektrischen Speichertransistoren T weisen ein ferroelektrisches Gatedielektrikum auf, das durch Spannungspulse auf der mit ihnen verbundenen Wortleitung WLi zwei unterschiedliche Polarisationszustände annehmen kann. Auf diese Weise werden zwei unterschiedliche logische Zustände der Information gespeichert. Eine Auswertung dieser Information kann durch Messen eines während eines Lesezugriffs auf die Speicherzellen über die Kanalstrecken der Transistoren T fließenden Stromes ausgeführt werden.

Bei der EP 08127153 A2 weist jede ferroelektrische Speicherzelle einen einzigen Transistor auf. Zur Bildung dieser Transistoren sind Halbleiter-Dünnfilmelemente mit einer npn- Struktur in lateraler Richtung auf einem isolierendem Substrat angeordnet, und ein ferroelektrischer Dünnfilm ist auf diese Elemente aufgetragen. Die Halbleiter-Dünnfilmelemente bilden im Abstand voneinander verlaufende Streifen, die in Spaltenrichtung geführt sind. Bei der Beschreibung dieser bekannten integrierten Speicherstruktur wird davon ausgegangen, dass die n-leitenden Gebiete Source-/ bzw. Drainzonen von Transistoren bilden, die an Schnittstellen der im Abstand voneinander in Spaltenrichtung verlaufenden Streifen mit leitenden Elektroden vorliegen.

Es ist Aufgabe der vorliegenden Erfindung, einen integrierten Speicher mit Speicherzellen, die jeweils einen ferroelektrischen Speichertransistor aufweisen und mit Perripherieeinheiten anzugeben, dessen Herstellung gegenüber bekannten integrierten Speichern vereinfacht ist.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Patentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Patentansprüche.

Gemäß einem wesentlichen Aspekt ist ein die obige Aufgabe lösender integrierter Speicher mit Speicherzellen, die je einen ferroelektrischen Speichertransistor aufweisen, dessen Steuerelektrode eine ferroelektrische Schicht enthält, die wenigstens zwei unterschiedliche Polarisationszustände annehmen kann, mit Wortleitungen, die in einer ersten Richtung verlaufen, mit Bitleitungen, die in einer zweiten Richtung, die senkrecht zur ersten Richtung ist, verlaufen, und mit Steuerleitungen, bei dem eine steuerbare Strecke jedes Speichertransistors eine der Bitleitungen mit einer der Steuerleitungen verbindet, bei dem die Steuerelektrode jedes Speichertransistors mit einer der Wortleitungen verbunden ist, und bei dem die Steuerleitungen in der zweiten Richtung verlaufen, dadurch gekennzeichnet, daß jeweils eine der Steuerleitungen zwischen je zweien der Bitleitungen angeordnet ist, mit denen sie jeweils über die steuerbaren Strecken mehrerer der Speichertransistoren verbunden ist, die steuerbaren Strecken der Speichertransistoren parallel zu den Bitleitungen und Steuerleitungen angeordnet sind, und diejenigen Speichertransistoren, die mit derselben Bitleitung verbunden sind, jeweils gemeinsame Source-/Draingebiete aufweisen.

Da bei der Erfindung jeweils eine der Steuerleitungen zwischen je zweien der Bitleitungen angeordnet ist, mit denen sie jeweils über die steuerbaren Strecken mehrerer der Speichertransistoren verbunden ist, ist ein äußerst kompakter Aufbau des Speichers möglich. Bei diesem kann ein Auslesen eines der Speichertransistoren erfolgen, indem zwischen einer der Steuerleitungen und den beiden zugehörigen Bitleitungen eine vorgegebene Spannung angelegt wird, eine der Wortleitungen aktiviert wird, so daß zwei der mit dieser Wortleitung und der betreffenden Steuerleitung verbundenen Speichertransistoren ausgewählt werden und der jeweilige Strom über diese beiden Transistoren erfaßt wird.

Bei der Erfindung sind außerdem die steuerbaren Strecken der Speichertransistoren parallel zu den Bitleitungen und Steuerleitungen angeordnet, das heißt, auch sie verlaufen in der zweiten Richtung. Weiterhin weisen diejenigen Speichertransistoren, die mit derselben Bitleitung verbunden sind, jeweils gemeinsame Source-Drain-Gebiete auf. Hierdurch wird der Platzbedarf des integrierten Speichers weiter reduziert. Durch die parallele Anordnung der Bitleitungen und Steuerleitungen können in der zweiten Richtung die steuerbaren Strecken einer beliebigen Anzahl benachbarter Speichertransistoren miteinander verbunden sein.

Nach einer Weiterbildung der Erfindung weist der integrierte Speicher Stromerfassungseinheiten auf, die mit je einer der Bitleitungen verbunden sind, zur Erfassung eines während eines Lesezugriffs zwischen den Steuerleitungen und den Bitleitungen über die Speichertransistoren fließenden Stromes. Dadurch, daß auf diese Weise jeder Bitleitung eine Stromerfassungseinheit zugeordnet ist, kann bei einem Lesezugriff auf jeder der Bitleitungen jeweils eine der Speicherzellen ausgelesen werden.

Nach einer alternativen Weiterbildung der Erfindung weist der integrierte Speicher wenigstens zwei Multiplexer und zwei Stromerfassungseinheiten auf. Zwei der Bitleitungen, die über ihre Speichertransistoren mit zwei unterschiedlichen Steuerleitungen verbunden sind, sind über den ersten Multiplexer mit der ersten Stromerfassungseinheit verbunden. Zwei andere der Bitleitungen, die über ihre Speichertransistoren mit denselben beiden Steuerleitungen verbunden sind, wie die ersten beiden Bitleitungen, sind über den zweiten Multiplexer mit der zweiten Stromerfassungseinheit verbunden. Die Multiplexer haben zwei Betriebzustände, in denen sie jeweils eine der mit ihnen verbundenen Bitleitungen mit der jeweiligen Stromerfassungseinheit verbinden.

Bei dieser Weiterbildung sind also jeweils zwei Bitleitungen einer gemeinsamen Stromerfassungseinheit zugeordnet. Bei einem Lesezugriff erfolgt über die Multiplexer eine Auswahl, welche dieser beiden Bitleitungen jeweils durch die Stromerfassungseinheit ausgewertet werden soll. Somit kann die Anzahl der Stromerfassungseinheiten reduziert werden.

Im folgenden werden in den Figuren dargestellte Ausführungsbeispiele der Erfindung erläutert. Es zeigen:

Fig. 1 den zuvor beschriebenen ferroelektrischen Speicher des Standes der Technik, bei dem jeweils eine Steuerleitung einer Bitleitung zugeordnet ist,

Fig. 2 ein Ausführungsbeispiel der Erfindung, bei dem jeweils einer Steuerleitung zwei Bitleitungen zugeordnet sind,

Fig. 3 ein weiteres Ausführungsbeispiel, bei dem jeder Bitleitung eine Stromerfassungseinheit zugeordnet ist, und

Fig. 4 ein weiteres Ausführungsbeispiel, bei dem jeweils zwei Bitleitungen eine gemeinsame Stromerfassungseinheit zugeordnet ist.

Beim Speicher in Fig. 1 ist jede der Steuerleitungen Ci mit dem Ausgang eines Potentialgenerators 1 verbunden, der bei einem Lesezugriff auf die Speicherzellen ein konstantes Lesepotential VDD liefert. Wie in Fig. 1 angedeutet, kann statt separater Potentialgeneratoren 1 für jede Steuerleitung Ci ein gemeinsamer Potentialgenerator 10 vorgesehen sein, dessen Ausgangspotential allen Steuerleitungen Ci zugeführt wird.

In Fig. 1 ist jede Bitleitung BLi mit einer Stromerfassungseinheit 2 verbunden. Diese können beispielsweise einen ohmschen Widerstand aufweisen, an dem eine dem durch ihn hindurchfließenden Strom proportionale Spannung abfällt, die als Maß für den Strom einer Auswertung zugeführt wird. Der Lesevorgang ist in der dem Stand der Technik entsprechenden Druckschrift EP 0827153 A2 nicht explizit beschrieben.

Ein Lesezugriff auf den in Fig. 1 dargestellten Speicher kann folgendermaßen ausgeführt werden:

Vor dem Lesezugriff befinden sich die Wortleitungen WLi, die Bitleitungen BLi und die Steuerleitungen Ci auf einem niedrigen Potential, beispielsweise Masse. Das heißt, die Potentialgeneratoren 1 sind nicht aktiviert. Zur Einleitung eines Lesezugriffs werden die Potentialgeneratoren 1 aktiviert und erzeugen auf den Steuerleitungen Ci das Lesepotential VDD, das einem hohen Versorgungspotential des integrierten Speichers entspricht. Anschließend wird über einen nicht dargestellten Wortleitungsdecoder eine der Wortleitungen WLi adressiert und vom niedrigen auf einen hohen Pegel gebracht. Hierdurch werden die mit dieser Wortleitung WLi verbundenen Speichertransistoren T leitend geschaltet. Durch das auf den Steuerleitungen Ci vorhandene Lesepotential VDD fließt über die selektierten Speichertransistoren T ein Drainstrom, der über die zugehörige Bitleitung BLi zur jeweiligen Stromerfassungseinheit 2 fließt. Zwischen dem Ausgang des Potentialgenerators 1 und der jeweiligen Stromerfassungseinheit 2 liegt eine positive Spannung an.

Je nachdem, ob eine logische Null oder eine logische Eins im Speichertransistor T gespeichert ist, weist sein ferroelektrisches Gatedielektrikum eine unterschiedliche Polarisation auf. Hierdurch ergeben sich unterschiedliche Einsatzspannungen für die beiden unterschiedlichen logischen Zustände. Die unterschiedlichen Einsatzspannungen haben eine unterschiedliche Leitfähigkeit der Speichertransistoren T bei jeweils aktivierter Wortleitung zur Folge. Handelt es sich um eine gespeicherte logische Eins, ist der sich einstellende Drainstrom größer, als wenn es sich um eine gespeicherte logische Null handelt. Im Extremfall fließt beim Auslesen einer logischen Null über den jeweiligen Speichertransistor überhaupt kein Drainstrom, das heißt sein Wert ist Null. Dies ist dann der Fall, wenn durch den zugehörigen Polarisationszustand des Gatedielektrikums die Einsatzspannung des Speichertransistors T soweit angehoben ist, daß sie durch das Potential auf der zugehörigen Wortleitung WLi nicht überschritten wird.

Fig. 2 zeigt ein Ausführungsbeispiel des erfindungsgemäßen integrierten Speichers. Bei diesem sind jeweils einer der Steuerleitungen Ci zwei der Bitleitungen BLi zugeordnet. In Fig. 2 wurde lediglich eine dieser Dreiergruppen, die durch eine zusammengehörende Steuerleitung und zwei Bitleitungen gebildet ist, dargestellt. Weitere gleichartige Gruppen schließen sich oben und unten an die in Fig. 2 dargestellte Gruppe an.

In Fig. 2 ist die Steuerleitung Ci wiederum mit dem Ausgang eines Potentialgenerators 1 verbunden. Beide Bitleitungen BL0, BL1 sind mit jeweils einer Stromerfassungseinheit 2 verbunden. Die Steuerleitung C0 ist mit beiden Bitleitungen BLi jeweils über eine Vielzahl von Speichertransistoren T verbunden. Dabei sind die steuerbaren Strecken der Speichertransistoren T parallel zu den Bitleitungen BLi und den Steuerleitungen Ci angeordnet. Jeweils benachbarte Speichertransistoren T weisen ein gemeinsames Source-/Draingebiet auf.

Bei einem Lesezugriff bringt der Potentialgenerator 1 die Steuerleitung C0 auf ein hohes Potential VDD. Außerdem wird eine der Wortleitungen WLi auf ein hohes Potential gebracht, so daß die mit dieser Wortleitung verbundenen Speichertransistoren T selektiert werden. Über diese Speichertransistoren T fließt jeweils ein Drainstrom von der Steuerleitung C0 zu jeder der beiden Bitleitungen BLi. Die Höhe dieses Drainstromes ist wiederum abhängig von im Speichertransistor T gespeicherten logischen Zustand. Durch die Stromerfassungseinheiten 2 erfolgt wiederum eine Auswertung des jeweiligen Drainstromes.

Fig. 3 zeigt einen größeren Ausschnitt des in Fig. 2 dargestellten Speichers, bei dem aus Gründen der Übersichtlichkeit lediglich die Bitleitungen BLi, die Steuerleitungen Ci und die Wortleitungen WLi ohne die Speichertransistoren T dargestellt wurden. Dargestellt sind zwei benachbarte Gruppen von jeweils zwei Bitleitungen BLi und einer Steuerleitung Ci von der in Fig. 2 dargestellten Art. Gemäß Fig. 3 können über die zwei Steuerleitungen Ci und die vier Bitleitungen BLi insgesamt vier Speicherzellen gleichzeitig ausgewertet werden, indem der Drainstrom ihrer Speichertransistoren den vier Stromerfassungseinheiten 2 zugeführt wird.

Fig. 4 zeigt eine Abwandlung des in Fig. 3 dargestellten Ausführungsbeispiels. Die Unterschiede bezüglich Fig. 3 bestehen in der Zuordnung der Stromerfassungseinheiten zu den Bitleitungen BLi. In Fig. 4 sind jeweils zwei der Bitleitungen einer Stromerfassungseinheit 21, 22 zugeordnet. Diese Zuordnung erfolgt mittels Multiplexern Mux1, Mux2, über die die beiden Bitleitungen mit der zugehörigen Stromerfassungseinheit 21, 22 verbunden sind. In Fig. 4 sind die Bitleitungen BL0 und BL2 über den ersten Multiplexer Mux1 mit der ersten Stromerfassungseinheit 21 und die Bitleitungen BL1 und BL3 über den zweiten Multiplexer Mux2 mit der zweiten Stromerfassungseinheit 22 verbunden.

Bei einem Lesezugriff werden durch Aktivierung einer der Wortleitungen WLi zwar wiederum gleichzeitig vier Speicherzellen selektiert. Jeder Multiplexer Muxi verbindet jedoch nur eine der beiden mit ihm verbundenen Bitleitungen mit der zugehörigen Stromerfassungseinheit 21, 22.

Den Multiplexern Muxi werden Spaltenadressen CADR zugeführt, in deren Abhängigkeit sie eine der mit ihnen verbundenen Bitleitungen BLi mit der Stromerfassungseinheit 21, 22 verbinden. Bei diesem Ausführungsbeispiel verbinden die beiden Multiplexer beispielsweise bei Anliegen einer ersten Spaltenadresse CADR die Bitleitungen BL0 und BL1 mit den beiden Stromerfassungseinheiten 21, 22. Bei Anliegen einer zweiten Spaltenadresse verbinden sie die Bitleitungen BL2 und BL3 mit den Stromerfassungseinheiten. Auf diese Weise können zwar weniger gespeicherte Informationen gleichzeitig aus dem Speicher ausgelesen werden als beim Ausführungsbeispiel gemäß Fig. 3. Dies ist aber kein Nachteil, wenn die Anzahl der externen Anschlüsse des Speichers, wie in der Regel üblich, ohnehin limitiert ist. Als Vorteil gegenüber Fig. 3 weist der Speicher gemäß Fig. 4 eine geringere Anzahl von Stromerfassungseinheiten 21, 22 auf.

Beim Ausführungsbeispiel in Fig. 4 sind jeweils zwei der Bitleitung BLi über einen Multiplexer Muxi einer Stromerfassungseinheit 21, 22 zugeordnet. Es sind andere Ausführungsbeispiele möglich, bei denen eine beliebige Anzahl von Bitleitungen BLi jedem Multiplexer Muxi zugeführt wird.


Anspruch[de]
  1. 1. Integrierter Speicher

    mit Speicherzellen, die je einen ferroelektrischen Speichertransistor (T) aufweisen, dessen Steuerelektrode eine ferroelektrische Schicht enthält, die wenigstens zwei unterschiedliche Polarisationszustände annehmen kann,

    mit Wortleitungen (WLi), die in einer ersten Richtung verlaufen,

    mit Bitleitungen (BLi), die in einer zweiten Richtung, die senkrecht zur ersten Richtung ist, verlaufen, und

    mit Steuerleitungen (Ci),

    bei dem eine steuerbare Strecke jedes Speichertransistors (T) eine der Bitleitungen (BLi) mit einer der Steuerleitungen (Ci) verbindet,

    bei dem die Steuerelektrode jedes Speichertransistors (T) mit einer der Wortleitungen (WLi) verbunden ist, und

    bei dem die Steuerleitungen (Ci) in der zweiten Richtung verlaufen,

    dadurch gekennzeichnet, daß

    jeweils eine der Steuerleitungen (Ci) zwischen je zweien der Bitleitungen (BLi) angeordnet ist, mit denen sie jeweils über die steuerbaren Strecken mehrerer der Speichertransistoren (T) verbunden ist,

    die steuerbaren Strecken der Speichertransistoren (T) parallel zu den Bitleitungen (BLi) und Steuerleitungen (Ci) angeordnet sind, und

    diejenigen Speichertransistoren (T), die mit derselben Bitleitung (BLi) verbunden sind, jeweils gemeinsame Source- /Draingebiete aufweisen.
  2. 2. Integrierter Speicher nach Anspruch 1, gekennzeichnet durch Stromerfassungseinheiten (2), die mit je einer der Bitleitungen (BLi) verbunden sind, zur Erfassung eines während eines Lesezugriffs zwischen den Steuerleitungen (Ci) und den Bitleitungen (BLi) über die Speichertransistoren (T) fließenden Stromes.
  3. 3. Integrierter Speicher nach Anspruch 1, gekennzeichnet durch zwei Multiplexer (Muxi) und zwei Stromerfassungseinheiten (21, 22), wobei:

    zwei der Bitleitungen (BLi), die über ihre Speichertransistoren (T) mit zwei unterschiedlichen Steuerleitungen (Ci) verbunden sind, über den ersten Multiplexer (Mux1) mit der ersten Stromerfassungseinheit (21) verbunden sind,

    zwei andere der Bitleitungen (BLi), die über ihre Speichertransistoren (T) mit denselben beiden Steuerleitungen (Ci) verbunden sind wie die ersten beiden Bitleitungen, über den zweiten Multiplexer (Mux2) mit der zweiten Stromerfassungseinheit (22) verbunden sind, und

    die Multiplexer (Muxi) zwei Betriebszustände haben, in denen sie jeweils eine der mit ihnen verbundenen Bitleitungen (BLi) mit der jeweiligen Stromerfassungseinheit (21, 22) verbinden.






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