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Dokumentenidentifikation DE10227222A1 02.01.2003
Titel Halbleiterspeicherbauelement und Wortleitungsauswahlverfahren hierfür
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Lee, Chan-Yong, Suwon, KR;
Lee, Jung-Bae, Suwon, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 19.06.2002
DE-Aktenzeichen 10227222
Offenlegungstag 02.01.2003
Veröffentlichungstag im Patentblatt 02.01.2003
IPC-Hauptklasse G11C 8/00
Zusammenfassung Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherzellenfeldblöcken (XBLK1 bis XBLK4), die jeweils aus mehreren Teilblöcken (YBLK1 bis YBLK4) aufgebaut sind, sowie mit globalen Wortleitungen und zugehörigen Sub-Wortleitungen und auf ein Verfahren zum Auswählen von Wortleitungen in einem solchen Halbleiterspeicherbauelement.
Erfindungsgemäß werden durch geeigneten Aufbau des Speicherbauelementes und zugehörige Steuermittel (100-1 bis 100-4, XD, SC) zum Auswählen von Sub-Wortleitungen sowie durch ein entsprechendes Wortleitungsauswahlverfahren bei Eingabe einer Zeilen- und einer Spaltenadresse nicht die Sub-Wortleitungen aller Teilblöcke im jeweiligen Speicherzellenfeldblock ausgewählt, sondern nur die Sub-Wortleitungen eines ausgewählten Teilblocks und diejenigen eines benachbarten, vorhergehenden oder nachfolgenden Teilblocks.
Verwendung z. B. in Hochgeschwindigkeits-RAM-Bauelementen und FCRAM-Bauelementen.

Beschreibung[de]

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherzellenfeldblöcken, die jeweils aus mehreren Teilblöcken aufgebaut sind, sowie mit globalen Wortleitungen und zugehörigen Sub-Wortleitungen und auf ein Verfahren zum Auswählen von Wortleitungen in einem solchen Halbleiterspeicherbauelement.

Bei einem bekannten Typ von Halbleiterspeicherbauelementen dieser Art wird, wenn eine Zeilenadresse in Abhängigkeit von einem Zeilenadressenabtastsignal eingegeben wird, eine globale Wortleitung ausgewählt, was zur Folge hat, dass eine zur ausgewählten globalen Wortleitung gehörende Sub-Wortleitung aus den mehreren Sub-Wortleitungen ausgewählt wird. Wenn eine Spaltenadresse in Abhängigkeit von einem Spaltenadressenabtastsignal eingegeben wird, wird ein Bitleitungspaar ausgewählt. Eine dementsprechend ausgewählte Speicherzelle in einem Speicherzellenfeldblock empfängt Daten oder gibt Daten ab. Mit anderen Worten werden in diesem herkömmlichen Halbleiterspeicherbauelement die Sub-Wortleitungen aller Teilblöcke, die den Speicherzellenfeldblock bilden, ausgewählt, wenn eine Sub-Wortleitung in einem Speicherzellenfeldblock ausgewählt wird. Dies bedeutet, dass auch Sub- Wortleitungen des Speicherzellenfeldblocks, die nicht ausgewählt werden müssten, ausgewählt werden, was den Stromverbrauch erhöht.

Des weiteren empfängt dieses herkömmliche Halbleiterspeicherbauelement mit Sub-Wortleitungen eine Zeilenadresse vor einer Spaltenadresse, um einen Lese- und einen Schreibvorgang auszuführen, und es ist daher nicht möglich, eine Sub-Wortleitung eines bestimmten Teilblocks in einem Speicherzellenfeldblock auszuwählen.

In Direktzugriffsspeichern mit schnellem Zyklus (FCRAM) werden gleichzeitig eine Zeilenadresse und eine Spaltenadresse empfangen, um Teilblöcke auszuwählen, aus denen der Speicherzellenfeldblock besteht, indem eine Sub-Wortleitung in den Teilblöcken ausgewählt wird. Das FCRAM-Bauelement ist in der Lage, die Datenübertragungsrate beträchtlich zu verbessern, besitzt jedoch die Schwierigkeit, dass die Chipabmessung groß wird.

In der Patentschrift US 6.108.243 ist ein Hochgeschwindigkeits-RAM- Bauelement offenbart, bei dem nur Sub-Wortleitungen in ausgewählten von mehreren Teilblöcken ausgewählt werden, aus denen ein Speicherzellenfeldblock aufgebaut ist. Dieses RAM-Bauelement vermag zwar den Stromverbrauch zu reduzieren, besitzt jedoch die Schwierigkeit, dass die Größe seiner Entwurfsfläche erhöht ist.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes und eines zugehörigen Wortleitungsauswahlverfahrens zugrunde, mit denen sich durch relativ geringen Aufwand eine unnötige Auswahl von Sub-Wortleitungen und ein damit einhergehender Stromverbrauch weitgehend vermeiden lassen und die Chip- bzw. Entwurfsabmessungen des Bauelements vergleichsweise gering gehalten werden können.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1 und 14 und eines Wortleitungsauswahlverfahrens mit den Merkmalen des Anspruchs 15 und 18.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sowie zu deren besserem Verständnis aufgenommene, herkömmliche Ausführungsbeispiele sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

Fig. 1 ein Blockschaltbild eines herkömmlichen Halbleiterspeicherbauelementes mit Sub-Wortleitungen,

Fig. 2 ein Blockschaltbild eines typischen Speicherzellenfeldblocks von Fig. 1,

Fig. 3 ein Schaltbild einer Schaltung zur Erzeugung eines Abtastfreigabesteuersignals in Fig. 1,

Fig. 4 ein Blockschaltbild eines herkömmlichen FCRAM- Bauelements,

Fig. 5 ein Blockschaltbild eines typischen Speicherzellenfeldblocks des FCRAM-Bauelements von Fig. 4,

Fig. 6 ein Schaltbild einer Schaltung zur Erzeugung eines Abtast freigabesteuersignals in Fig. 4,

Fig. 7 ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbauelementes,

Fig. 8 ein Blockschaltbild eines typischen Speicherzellenfeldblocks von Fig. 7,

Fig. 9A und 9B Schaltbilder von Steuersignalerzeugungsschaltungen in Fig. 7 und

Fig. 10 ein Schaltbild einer Schaltung zur Erzeugung eines Abtastfreigabesteuersignals in Fig. 7.

Das in Fig. 1 veranschaulichte, herkömmliche Halbleiterspeicherbauelement mit Sub-Wortleitungstechnik beinhaltet ein Speicherzellenfeld 10, einen Zeilendecoder 20 und einen Spaltendecoder 30. Das Speicherzellenfeld 10 umfasst Speicherzellenfeldblöcke XBLK1 bis XBLK4 jeweilige Teilblöcke YBLK1 bis YBLK4 derselben, Sub-Wortleitungstreiber SWD, die auf der rechten und linken Seite der Teilblöcke XBLK1 bis YBLK4 angeordnet sind, Bitleitungsabtastverstärker SA, die an der oberen und unteren Seite der Speicherzellenfeldblöcke XBLK1 bis XBLK4 angeordnet sind, Treiber XD und eine Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals, die an Kreuzungspunkten des Bitleitungsabtastverstärkers SA und der Sub-Wortleitungstreiber SWD angeordnet sind.

Der Zeilendecoder 20 weist einen ersten und zweiten Zeilendecoder auf. Der erste Zeilendecoder decodiert eine vordecodierte, erste Zeilenadresse XAx mit x-Bit und eine vordecodierte, zweite Zeilenadresse XAy mit y-Bit, um ein erstes Decodiersignal mit i-Bit zu erzeugen. Der zweite Zeilendecoder decodiert eine vordecodierte dritte Zeilenadresse XAz mit z-Bit und die vordecodierte, zweite Zeilenadresse XAy mit y-Bit, um ein zweites Decodiersignal mit j-Bit zu erzeugen. Der Spaltendecoder 30 decodiert eine Spaltenadresse YAm mit m-Bit, um eine Anzahl n von Spaltenauswahlsignalen Y1 bis Yn zu erzeugen.

Fig. 2 veranschaulicht im Blockschaltbild den Speicherzellenfeldblock XBLK1 von Fig. 1. Wie daraus ersichtlich, erzeugen die ersten Zeilendecoder, die an der oberen und unteren Seite des zweiten Zeilendecoders angeordnet sind, jeweils zwei erste Decodiersignale PX1 und PX3 bzw. PX2 und PX4.

Im Speicherzellenfeldblock XBLK1 in Fig. 2 sind die Sub-Wortleitungstreiber SWD und Teilblöcke MCAB des Speicherzellenfeldes abwechselnd angeordnet. Mit anderen Worten sind der Sub-Wortleitungstreiber SWD, der mit ungeradzahligen Sub-Wortleitungen einschließlich Sub-Wortleitungstreibern SWD11 bis SWD1j verbunden ist, die jeweils UND-Gatter AND1, AND2 beinhalten, und der Sub-Wortleitungstreiber SWD, der mit geradzahligen Sub-Wortleitungen einschließlich Sub-Wortleitungstreibern SWD21 bis SWD2j verbunden ist, die jeweilige UND-Gatter AND3, AND4 aufweisen, abwechselnd auf den rechten und linken Seiten der Teilblöcke MCAB des Zellenfeldes angeordnet.

Für die Zwecke dieser Erläuterung sind hierbei Teilblöcke einer ersten Teilblockgruppe und Sub-Wortleitungen einer ersten Sub-Wortleitungsgruppe als ungeradzahlige Teilblöcke bzw. Sub-Wortleitungen und in gleicher Weise Teilblöcke einer zweiten Teilblockgruppe und Sub-Wortleitungen einer zweiten Sub-Wortleitungsgruppe als geradzahlige Teilblöcke bzw. Sub-Wortleitungen bezeichnet.

Das UND-Gatter AND1 wählt die Sub-Wortleitungen WL11 bis WLj1 durch UND-Verknüpfung des ersten Decodiersignals PX1 mit Signalen aus, die zu zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden. Das UND-Gatter AND2 wählt die Sub-Wortleitungen WL13 bis WLj3 durch UND-Verknüpfung des ersten Decodiersignals PX3 mit Signalen aus, die zu zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden. Das UND-Gatter AND3 wählt die Sub-Wortleitungen WL12 bis WLj2 durch UND-Verknüpfung des ersten Decodiersignals PX2 mit Signalen aus, die zu zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden. Das UND-Gatter AND4 wählt die Sub-Wortleitungen WL14 bis WLj4 durch UND- Verknüpfung des ersten Decodiersignals PX4 mit Signalen aus, die zu zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden.

Die Teilblöcke MCAB des Speicherzellenfeldes beinhalten jeweils Speicherzellen MC, die mit je einer der Sub-Wortleitungen WL11 bis WL14, WLj1 bis WLj4 und einem der Bitleitungspaare BL1, BL1B bis BLy, BLyB verbunden sind.

Ein Treiber XD1 weist Inverter 11 und 12, um das erste Decodiersignal PX1 zu treiben, und Inverter 13 und 14 auf, um das erste Decodiersignal PX3 zu treiben, und ein Treiber XD2 weist Inverter 15 und 16, um das erste Decodiersignal PX2 zu treiben, und Inverter 17 und 18 auf, um das erste Decodiersignal PX4 zu treiben.

Nachfolgend wird die Betriebsweise des Speicherzellenfeldblocks von Fig. 2 erläutert. Wenn eine Zeilenadresse in Abhängigkeit von einem Zeilenadressenabtastsignal während eines Lesevorgangs oder eines Schreibvorgangs zugeführt wird, wird ein Signal mit einem hohen Logikpegel an die globale Wortleitung NW1 angelegt. Wenn das erste Decodiersignal PX1 mit hohem Logikpegel erzeugt wird, erzeugt das UND- Gatter AND1 des Sub-Wortleitungstreibers SWD11 ein Signal mit hohem Logikpegel. Daher wird die Sub-Wortleitung WL11 ausgewählt, und jede Speicherzelle MC, die mit dieser Sub-Wortleitung WL11 verbunden ist, überträgt Daten zum Bitleitungspaar BL1, BL1B. Dies bedeutet, dass alle Speicherzellen MC, die mit der Sub-Wortleitung WL11 der Teilblöcke MCAB des Speicherzellenfeldblocks XBLK1 verbunden sind, ausgewählt werden. Wenn eine Spaltenadresse in Abhängigkeit von einem Spaltenadressenabtastsignal zugeführt wird und das Bitleitungspaar BL1, BL1B durch den Spaltendecoder 30 ausgewählt wird, werden Daten dem Bitleitungspaar BL1, BL1B zugeführt oder von diesem abgegeben.

Fig. 3 zeigt ein Schaltbild des jeweiligen Schaltkreises SC zur Erzeugung des Abtastfreigabesteuersignals von Fig. 1. Diese Schaltung SC umfasst, wie aus Fig. 3 ersichtlich, Inverter I9 und I10, einen PMOS- Transistor P1 und einen NMOS-Transistor N1.

Der Inverter I9 invertiert ein Abtastverstärkerfreigabesignal SE. Der PMOS-Transistor P1 führt einem PMOS-Bitleitungsabtastverstärker eine Versorgungsspannung in Abhängigkeit von einem niedrigen Logikpegel eines Ausgangssignals des Inverters I9 zu. Dadurch ändert der PMOS- Transistor P1 ein Steuersignal SEP auf eine Versorgungsspannung.

Der Inverter I10 invertiert das Ausgangssignal des Inverters I9. Der NMOS-Transistor N1 führt einem NMOS-Bitleitungsabtastverstärker eine Massespannung im Abhängigkeit von einem hohen Logikpegel eines Ausgangssignals des Inverters I10 zu. Dadurch ändert der NMOS- Transistor N1 ein Steuersignal SEN auf eine Massespannung.

In nicht gezeigter Weise umfasst der jeweilige Bitleitungsabtastverstärker den PMOS-Bitleitungsabtastverstärker und den NMOS-Bitleitungsabtastverstärker. Der PMOS-Bitleitungsabtastverstärker weist zwei PMOS-Transistoren auf, die seriell mit einem Bitleitungspaar verbunden sind, und der NMOS-Bitleitungsabtastverstärker weist zwei NMOS- Transistoren auf, die seriell mit dem Bitleitungspaar verbunden sind.

Das Abtastverstärkerfreigabesignal SE von Fig. 3 stellt ein Signal dar, das durch Empfangen der vordecodierten zweiten Zeilenadresse XAy mit y-Bit erzeugt wird, um die Speicherzellenfeldblöcke XBLK1 bis XBLK4 auszuwählen. Mit anderen Worten ist das Abtastverstärkerfreigabesignal SE ein Signal zur Freigabe der auf der oberen und unteren Seite des zugehörigen Speicherzellenfeldblocks angeordneten Abtastverstärker SA.

Wie oben erläutert, wird in dem herkömmlichen Halbleiterspeicherbauelement bei Eingabe einer Zeilenadresse in Abhängigkeit von einem Zeilenadressenabtastsignal der Speicherzellenfeldblock ausgewählt, wobei alle Sub-Wortleitungen, die durch dasselbe Decodiersignal ausgewählt werden, aller Teilblöcke, aus denen der ausgewählte Speicherzellenfeldblock besteht, ausgewählt werden.

Während eines Lesevorgangs oder eines Schreibvorgangs werden jedoch Daten nicht aus allen Teilblöcken, aus denen der ausgewählte Speicherzellenfeldblock besteht, ausgegeben bzw. in diese eingegeben, sondern nur aus bzw. in die von der Spaltenadresse ausgewählten Teilblöcke. Dementsprechend geben Speicherzellen, die mit den während eines Lesevorgangs oder eines Schreibvorgangs ausgewählten Sub- Wortleitungen verbunden sind, Daten an die Bitleitungspaare BL1, BL1B bis BLy, BLyB ab, und es ist daher ein Wiederherstellungsvorgang für die betreffenden Zellen nach einem Lesevorgang bzw. einem Schreibvorgang durchzuführen, um Daten von Speicherzellen wiederherzustellen, die mit den ausgewählten Sub-Wortleitungen verbunden sind. Mit anderen Worten müssen die auf der oberen und unteren Seite des ausgewählten Speicherzellenfeldblocks angeordneten Abtastverstärker in Betrieb gesetzt werden. Dies bedeutet, dass bei dem herkömmlichen Halbleiterspeicherbauelement nicht nur Teilblöcke in Betrieb befindlich sind, die während eines Lesevorgangs oder Schreibvorgangs ausgewählt werden, sondern auch alle anderen Teilblöcke, die zum ausgewählten Speicherzellenfeldblock gehören, was den Stromverbrauch erhöht.

Hingegen ist es in einem herkömmlichen FCRAM-Bauelement möglich, nur Sub-Wortleitungen des ausgewählten Teilblocks eines Speicherzellenfeldblocks auszuwählen, da eine Zeilenadresse und eine Spaltenadresse zum Auswählen der Teilblöcke des Speicherzellenfeldblocks gleichzeitig eingegeben werden. Fig. 4 veranschaulicht im Blockschaltbild ein derartiges FCRAM-Bauelement, wie es in der oben genannten Patentschrift US 6.108.243 offenbart ist. Wie aus Fig. 4 ersichtlich, umfasst dieses FCRAM-Bauelement ein Speicherzellenfeld 40, einen Zeilendecoder 50 und einen Spaltendecoder 60. Das Speicherzellenfeld 10 beinhaltet Speicherzellenfeldblöcke XBLK1 bis XBLK4, Teilblöcke YBLK1 bis YBLK4 der jeweiligen Speicherzellenfeldblöcke XBLK1 bis XBLK4, Sub-Wortleitungstreiber SWD, die auf der rechten und linken Seite der Teilblöcke YBLK1 bis YBLK4 angeordnet sind, Bitleitungsabtastverstärker SA, die auf der oberen und unteren Seite der Speicherzellenfeldblöcke XBLK1 bis XBLK4 angeordnet sind, Treiber XD, die auf der rechten und linken Seite des jeweiligen Bitleitungsabtastverstärkers SA angeordnet sind, und jeweilige Schaltungen SC zur Erzeugung eines Abtastfreigabesteuersignals, die zwischen je zwei Treibern XD angeordnet sind. Der Zeilendecoder 50 weist je einen ersten und zweiten Zeilendecoder auf.

Der erste Zeilendecoder decodiert eine vordecodierte, erste Zeilenadresse XAx mit x-Bit und eine vordecodierte, zweite Zeilenadresse XAy mit y-Bit, um ein erstes Decodiersignal mit 21-Bit zu erzeugen. Der zweite Zeilendecoder decodiert eine vordecodierte, dritte Zeilenadresse XAz mit z-Bit und die vordecodierte, zweite Zeilenadresse XAy mit y-Bit, um die Speicherzellenfeldblöcke XBLK1 bis XBLK4 auszuwählen und ein zweites Decodiersignal mit j-Bit zu erzeugen. Der Spaltendecoder 60 decodiert eine Spaltenadresse YAm mit m-Bit, um eine Anzahl n von Spaltenauswahlsignalen Y1 bis Yn zu erzeugen.

Die Treiber XD empfangen zugehörige Teilblockauswahlsignale YBL1 bis YBL4 und wählen entsprechende Teilblöcke aus, um ein zugehöriges erstes Decodiersignal mit 2i-Bit zu treiben. Die Schaltungen SC zur Erzeugung eines Abtastfreigabesteuersignals empfangen die zugehörigen Teilblockauswahlsignale YBL1 bis YBL4 und beaufschlagen den Abtastverstärker SA der entsprechenden ausgewählten Teilblöcke mit einem Steuersignal.

Fig. 5 zeigt im Blockschaltbild den Speicherzellenfeldblock XBLK1 von Fig. 4. Wie daraus ersichtlich, erzeugen die ersten Zeilendecoder, die an der oberen und unteren Seite des zweiten Zeilendecoders angeordnet sind, jeweils zwei erste Decodiersignale PX1 bis PX4 mit 4 Bit. Mit anderen Worten werden durch die ersten Zeilendecoder von Fig. 2, die an der oberen und unteren Seite des jeweiligen zweiten Zeilendecoders angeordnet sind, vier erste Decodiersignale PX1 bis PX4 erzeugt, und jeder der ersten Zeilendecoder von Fig. 5, die an der oberen und unteren Seite des betreffenden zweiten Zeilendecoders angeordnet sind, erzeugt die vier ersten Decodiersignale PX1 bis PX4.

Treiber XD1, die an der unteren und oberen Seite der Sub- Wortleitungstreiber SWD angeordnet sind, die sich auf der linken Seite eines jeweiligen Teilblocks MCAB befinden, umfassen UND-Gatter AND9 bzw. AND10. Das UND-Gatter AND9 führt eine UND- Verknüpfung jedes der Blockauswahlsignale YBL1 bis YBL4 mit dem ersten Decodiersignal PX1 aus, und das UND-Gatter AND10 führt eine UND-Verknüpfung jedes der Blockauswahlsignale YBL1 bis YBL4 mit dem ersten Decodiersignal PX3 aus.

Treiber XD2, die an der oberen und unteren Seite der Sub- Wortleitungstreiber SWD angeordnet sind, die sich auf der rechten Seite des jeweiligen Teilblocks MCAB befinden, beinhalten UND-Gatter AND11 bzw. AND12. Das UND-Gatter AND11 führt eine UND- Verknüpfung jedes der Blockauswahlsignale YBL1 bis YBL4 mit dem ersten Decodiersignal PX2 aus, und das UND-Gatter AND12 führt eine UND-Verknüpfung jedes der Blockauswahlsignale YBL1 bis YBL4 mit dem ersten Decodiersignal PX3 aus.

Die Sub-Wortleitungstreiber SWD11 bis SWD1i, die auf der linken Seite der betreffenden Teilblöcke MCAB angeordnet sind, weisen UND-Gatter AND5 bzw. AND6 auf. Das UND-Gatter AND5 wählt die Sub- Wortleitungen WL11 bis WLj1 durch UND-Verknüpfung eines Ausgangssignals des UND-Gatters AND9 mit Signalen aus, die von zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden. Das UND-Gatter AND6 wählt die Sub-Wortleitungen WL13 bis WLj3 durch UND-Verknüpfung eines Ausgangssignals des UND-Gatters AND10 mit Signalen aus, die von zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden.

Die Sub-Wortleitungstreiber SWD21 bis SWD2j, die auf der rechten Seite des jeweiligen Teilblocks MCAB angeordnet sind, umfassen UND- Gatter AND7 bzw. AND8. Das UND-Gatter AND7 wählt die Sub- Wortleitungen WL12 bis WLj2 durch UND-Verknüpfung eines Ausgangssignals des UND-Gatters AND11 mit Signalen aus, die zu zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden. Das UND-Gatter AND8 wählt die Sub-Wortleitungen WL14 bis WLj4 durch UND-Verknüpfung eines Ausgangssignals des UND-Gatters AND12 mit Signalen aus, die zu zugehörigen globalen Wortleitungen NWE1 bis NWEj übertragen werden.

Die Teilblöcke MCAB des Speicherzellenfeldes beinhalten jeweilige Speicherzellen MC, von denen jede mit je einer der Sub-Wortleitungen WL11 bis WL14, WLj1 bis WLj4 und je einem der Bitleitungspaare BL1, BL1B bis BLy, BLyB verbunden ist.

Nachfolgend wird die Betriebsweise des Speicherzellenfeldblocks von Fig. 5 näher erläutert. Wenn während eines Lesevorgangs oder eines Schreibvorgangs eine Zeilenadresse und eine Spaltenadresse eingegeben werden, wird ein Signal auf hohem Logikpegel an die globale Wortleitung NWE1 angelegt. Wenn das erste Decodiersignal PX1 mit hohem Logikpegel und das Blockauswahlsignal YBL1 mit hohem Logikpegel erzeugt werden, erzeugt das UND-Gatter AND9 ein Signal auf hohem Logikpegel. Dadurch überträgt das UND-Gatter AND5 des Sub- Wortleitungstreibers SWD1 ein Signal auf hohem Logikpegel zur Sub- Wortleitung WL11 durch UND-Verknüpfen eines zur globalen Wortleitung NWE1 übertragenen Signals auf hohem Logikpegel und eines auf hohem Logikpegel liegenden, vom UND-Gatter AND9 abgegebenen Signals. Mit anderen Worten wird die Sub-Wortleitung WL11 ausgewählt, und jede mit ihr verbundene Speicherzelle MC gibt Daten an das Bitleitungspaar BL1, BL1B ab. Dies bedeutet, dass alle Speicherzellen MC, die mit der Sub-Wortleitung WL11 des ersten Teilblocks MCAB des Speicherzellenfeldblocks XBLK1 verbunden sind, ausgewählt werden.

Die mit der Sub-Wortleitung WL11 des ersten Teilblocks MCAB des Speicherzellenfeldblocks XBLK1 verbundenen Speicherzellen MC übertragen Daten zu den Bitleitungspaaren BL1, BL1B bis BLy, BLyB. Dies bedeutet, dass alle Speicherzellen MC, die mit der Sub-Wortleitung WL11 des ersten Teilblocks MCAB des Speicherzellenfeldblocks XBLK1 verbunden sind, ausgewählt werden.

Fig. 6 zeigt den Aufbau der jeweiligen Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals von Fig. 4. Wie daraus ersichtlich, umfasst diese Schaltung SC ein NAND-Gatter NAND1, einen Inverter I11, einen PMOS-Transistor P2 und eine NMOS-Transistor N2.

Das NAND-Gatter NAND1 führt eine NAND-Verknüpfung eines jeweiligen Blockauswahlsignals YBL zum Auswählen eines zugehörigen Teilblocks mit einem jeweiligen Abtastverstärkerfreigabesignal SE, das durch das Blockauswahlsignal aktiviert wird, durch und wählt einen zugehörigen Speicherzellenfeldblock aus. Der Inverter I11 invertiert ein Ausgangssignal des NAND-Gatters NAND1. Der PMOS-Transistor P2 führt eine Versorgungsspannung in Abhängigkeit von einem niedrigen Logikpegel des Ausgangssignals des NAND-Gatters NAND1 zu. Dies bedeutet, dass der PMOS-Transistor P2 eine Versorgungsspannung als ein Steuersignal SEP abgibt. Der NMOS-Transistor N2 führt eine Massespannung in Abhängigkeit von einem hohen Logikpegel eines Ausgangssignals des Inverters I11 zu. Dies bedeutet, dass der NMOS- Transistor N2 eine Massespannung als ein Steuersignal SEN abgibt.

Das herkömmliche FCRAM-Bauelement beinhaltet somit die Sub- Wortleitungstreiber und die Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals zur ausschließlichen Verwendung jeweiliger, die Speicherzellenfeldblöcke aufbauender Teilblöcke, wobei nur die Sub- Wortleitungen der ausgewählten Teilblöcke ausgewählt werden, was den Stromverbrauch verringert. Es besteht jedoch bei diesem herkömmlichen Bauelement die Schwierigkeit, dass seine Entwurfsfläche aufgrund der Sub-Wortleitungstreiber und der Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals für die ausschließliche Verwendung jeweiliger Teilblöcke, aus denen die Speicherzellenfeldblöcke bestehen, erhöht ist.

Fig. 7 zeigt im Blockschaltbild ein erfindungsgemäßes Halbleiterspeicherbauelement, das einen Speicherzellenfeldblock 70, einen Zeilendecoder 80, einen Spaltendecoder 90 und Steuersignalerzeugungsschaltungen 100-1 bis 100-4 aufweist.

Das Speicherzellenfeld 70 besitzt dieselbe Konfiguration wie in Fig. 1 mit der Ausnahme der Konfiguration der Treiber XD und der Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals. Der Zeilendecoder 80 und der Spaltendecoder 90 von Fig. 7 besitzen dieselbe Konfiguration wie die entsprechenden Komponenten von Fig. 1.

Die Steuersignalerzeugungsschaltkreise 100-1 bis 100-4 empfangen niedrigstwertige Bits XA0 und XA0B von Zeilenadressen, ein Blockauswahlsignal zur Auswahl eines zugehörigen Teilblocks und ein Blockauswahlsignal zur Auswahl jeweils benachbarter Teilblöcke, um Steuersignale CO1 bis CO4 zu erzeugen. Dies bedeutet, dass z. B. die Steuersignalerzeugungsschaltung 100-1 die niedrigstwertigen Bits XA0 und XA0B und die Teilblockauswahlsignale YBL1 und YBL2 empfängt, um das Steuersignal CO1 zu erzeugen.

Nachfolgend wird die Betriebsweise der Steuersignalerzeugungsschaltungen 100-1 bis 100-4 von Fig. 7 erläutert. Wenn das niedrigstwertige Zeilenadressbit XA0 auf niedrigem Logikpegel liegt, werden ungeradzahlige Wortleitungen WL1 bis WL4 ausgewählt. Wenn das niedrigstwertige Zeilenadressbit XA0 einen hohen Logikpegel aufweist, werden geradzahlige Wortleitungen WL5 bis WL8 ausgewählt.

Im Fall, dass das niedrigstwertige Zeilenadressbit XA0 auf niedrigem Logikpegel liegt, steuern die Steuersignalerzeugungsschaltungen 100-1 bis 100-4 das Auswählen der Sub-Wortleitungen WL1 und WL3 sovie WL2 und WL4 an, wenn die ungeradzahligen Blockauswahlsignale YBL1, YBL3 erzeugt werden, während sie das Auswählen der Sub- Wortleitungen WL2 und WL4 sowie WL1 und WL3 ansteuern, wenn die geradzahligen Blockauswahlsignale YBL2, YBL4 erzeugt werden. Mit anderen Worten werden die zugehörigen Sub-Wortleitungen eines vorhergehenden Teilblocks ausgewählt, wenn die ungeradzahligen Blockauswahlsignale YBL1, YBL3 erzeugt werden, während die zugehörigen Sub-Wortleitungen des nächsten Teilblocks ausgewählt werden, wenn die geradzahligen Blockauswahlsignale YBL2, YBL4 erzeugt werden.

Im Fall, dass das niedrigstwertige Zeilenadressbit XA0B auf hohem Logikpegel liegt, steuern die Steuersignalerzeugungsschaltungen 100-1 bis 100-4 das Auswählen der Sub-Wortleitungen WL5 und WL7 bzw. WL6 und WL8 an, wenn die ungeradzahligen Blockauswahlsignale YBL1, YBL3 erzeugt werden, und das Auswählen der Sub-Wortleitungen WL5 und WL7 bzw. WL6 und WL8, wenn die geradzahligen Blockauswahlsignale YBL2, ABL4 erzeugt werden. Mit anderen Worten werden, wenn die ungeradzahligen Blockauswahlsignale YBL1, YBL3 erzeugt werden, die zugehörigen Sub-Wortleitungen des nächsten Blocks ausgewählt. Hingegen werden, wenn die geradzahligen Blockauswahlsignale YBL2, YBL4 erzeugt werden, die zugehörigen Sub-Wortleitungen des vorhergehenden Blocks ausgewählt.

Die Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals beinhaltet einen Schaltungsteil zur Steuerung der Bitleitungsabtastverstärker auf deren linker Seite und einen Schaltungsteil zur davon unabhängigen Steuerung der Bitleitungsabtastverstärker auf deren rechter Seite. Die Schaltung SC steuert die Bitleitungsabtastverstärker des betreffenden Teilblocks in Abhängigkeit von den Steuersignalen CO1 bis CO4.

Fig. 8 veranschaulicht im Blockschaltbild den Speicherzellenfeldblock XBLK1 von Fig. 7. Dieser weist dieselbe Konfiguration wie derjenige von Fig. 2 auf, mit Ausnahme der Treiber XD1 und XD2. Im Beispiel von Fig. 8 ist der Treiber XD1 an der oberen Seite des Sub-Wortleitungstreibers SWD angeordnet, der sich auf der linken Seite des Teilblocks MCAB befindet, und der Treiber XD2 ist auf der unteren Seite des Sub- Wortleitungstreibers SWD angeordnet, der sich auf der rechten Seite des Teilblocks MCAB befindet.

Der Treiber XD1 umfasst UND-Gatter AND13 bis AND15. Das UND- Gatter AND13 nimmt eine UND-Verknüpfung des Steuersignals CO1 und eines Signals auf einem hohen Logikpegel vor. Das UND-Gatter AND14 nimmt eine UND-Verknüpfung eines Ausgangssignals des UND- Gatters AND13 mit dem Decodiersignal PX1 vor. Das UND-Gatter AND15 nimmt eine UND-Verknüpfung eines Ausgangssignals des UND- Gatters AND13 mit dem Decodiersignal PX3 vor.

Der Treiber XD2 umfasst UND-Gatter AND16 bis AND18. Das UND- Gatter AND16 nimmt eine UND-Verknüpfung der Steuersignale CO1 und CO2 vor. Das UND-Gatter AND17 nimmt eine UND-Verknüpfung eines Ausgangssignals des UND-Gatters AND16 mit dem Decodiersignal PX2 vor. Das UND-Gatter AND18 nimmt eine UND-Verknüpfung eines Ausgangssignals des UND-Gatters AND16 mit dem Decodiersignal PX4 vor.

Wenngleich die UND-Gatter AND13 und AND16 in diesem Beispiel in den Treibern XD1 bzw. XD2 angeordnet sind, können sie alternativ in den Steuersignalerzeugungsschaltungen 100-1 bis 100-4 oder im Spaltendecoder 90 angeordnet sein.

Nachfolgend wird die Betriebsweise des Speicherzellenfeldblocks XBLK1 von Fig. 8 erläutert. Während eines Lesevorgangs oder eines Schreibvorgangs werden Teile der Zeilenadresse und der Spaltenadresse eingegeben. Zu diesem Zeitpunkt wird ein Signal auf hohem Logikpegel an die globale Wortleitung NWE1 durch Decodieren der zugeführten Zeilen- und Spaltenadressen angelegt. Wenn das erste Decodiersignal PX1 mit hohem Logikpegel und das Steuersignal CO1 mit hohem Logikpegel erzeugt werden, erzeugt das UND-Gatter AND13 ein Signal mit hohem Logikpegel. Dadurch erzeugt das UND-Gatter AND1 ein Signal auf hohem Logikpegel, um die Sub-Wortleitung WL11 auszuwählen. Gleichzeitig erzeugt die Steuersignalerzeugungsschaltung 100-4 von Fig. 7 das Steuersignal CO4. Dadurch werden die Sub-Wortleitungen WL1 und WL3 des ersten, vierten, fünften und achten Teilblocks des Speicherzellenfeldes XBLK1 gleichzeitig ausgewählt, die Sub- Wortleitungen WL2 und WL4 der anderen Teilblöcke werden jedoch nicht ausgewählt.

In der gleichen Weise wird durch Decodieren der eingegebenen Zeilen- und Spaltenadressen ein Signal mit hohem Logikpegel an die globale Wortleitung NWE1 angelegt, und das UND-Gatter AND15 erzeugt ein Signal auf hohem Logikpegel, wenn das erste Decodiersignal PX2 mit hohem Logikpegel und die Steuersignale CO1 und CO2 mit hohem Logikpegel erzeugt werden. Das UND-Gatter AND16 erzeugt ein Signal mit hohem Logikpegel, und das UND-Gatter AND3 erzeugt ein Signal mit hohem Logikpegel. Dadurch wird die Sub-Wortleitung WL12 ausgewählt. Gleichzeitig erzeugt die Steuersignalerzeugungsschaltung 100-1 von Fig. 7 das Steuersignal CO1. Dementsprechend werden die Sub- Wortleitungen WL5 und WL7 des ersten, zweiten, fünften und sechsten Teilblocks des Speicherzellenfeldes XBLK1 gleichzeitig ausgewählt, die Sub-Wortleitungen WL6 und WL8 der anderen Teilblöcke werden jedoch nicht ausgewählt.

Die Fig. 9A und 9B zeigen Realisierungen der Steuersignalerzeugungsschaltungen 100-1 bis 100-4 von Fig. 7. Dabei zeigt Fig. 9A den Aufbau der Steuersignalerzeugungsschaltungen 100-1 und 100-3 von Fig. 7, welche Steuersignale zur Steuerung der ungeradzahligen Teilblöcke erzeugen. Die Steuersignalerzeugungsschaltungen 100-1 und 100-3 beinhalten UND-Gatter AND19 und And20 sowie ein ODER-Gatter OR1. Fig. 9B zeigt den Aufbau der Steuersignalerzeugungsschaltungen 100-1 und 100-4 von Fig. 7, welche Steuersignale zur Steuerung der geradzahligen Teilblöcke erzeugen. Die Steuersignalerzeugungsschaltungen 100-2 und 100-4 umfassen UND-Gatter AND21 und AND22 sowie ein ODER- Gatter OR2. In den Fig. 9A und 9B bezeichnen ein Bezugszeichen YBLk ein Auswahlsignal eines zugehörigen Teilblocks, ein Bezugszeichen YBL(k+1) ein Auswahlsignal eines nächsten Teilblocks und ein Bezugszeichen YBL(k-1) ein Auswahlsignal für einen vorhergehenden Teilblock.

Nachfolgend wird die Funktionsweise der Steuersignalerzeugungsschaltung mit den Schaltungsteilen gemäß den Fig. 9A und 9B beschrieben. Wenn das niedrigstwertige Adressbit XA0 mit hohem Logikpegel und das Auswahlsignal YBL(k+1) für den nächsten Teilblock mit hohem Logikpegel erzeugt werden, erzeugt das UND-Gatter AND19 ein Signal auf hohem Logikpegel. Wenn das niedrigstwertige Adressbit XA0B auf niedrigem Logikpegel und das Auswahlsignal YBL(k-1) für den vorhergehenden Teilblock auf hohem Logikpegel erzeugt werden, erzeugt das UND- Gatter AND20 ein Signal auf niedrigem Logikpegel. Das ODER-Gatter OR1 erzeugt ein Steuersignal COk mit hohem Logikpegel, wenn das Auswahlsignal YBLk für den zugehörigen Teilblock und/oder wenigstens eines der Ausgangssignale der UND-Gatter AND19 und AND20 auf hohem Logikpegel liegt.

Wenn das niedrigstwertige Adressbit XA0 mit hohem Logikpegel und das Auswahlsignal YBL(k-1) für den vorhergehenden Teilblock auf hohem Logikpegel erzeugt werden, erzeugt das UND-Gatter AND21 ein Signal mit hohem Logikpegel. Wenn das niedrigstwertige Adressbit XA0B auf niedrigem Logikpegel und das Auswahlsignal YBL(k+1) für den nächsten Teilblock auf hohem Logikpegel erzeugt werden, erzeugt das UND-Gatter AND22 ein Signal auf niedrigem Logikpegel. Das ODER-Gatter OR2 erzeugt ein Steuersignal COk mit hohem Logikpegel, wenn das Auswahlsignal YBLk für den zugeordneten Teilblock oder wenigstens eines der Ausgangssignale der UND-Gatter AND21 und AND22 auf hohem Logikpegel liegt.

Beispielsweise erzeugen die Steuersignalerzeugungsschaltungen 100-2 und 100-3 die Steuersignale CO2 bzw. CO3 mit hohem Logikpegel, wenn das niedrigstwertige Adressbit XA0 auf niedrigem Logikpegel liegt und der dritte Teilblock aktiviert wird. In gleicher Weise erzeugen die Steuersignalerzeugungsschaltungen 100-2 und 100-3 die Steuersignale CO2 bzw. CO3 mit hohem Logikpegel, wenn das niedrigstwertige Adressbit XA0 auf niedrigem Logikpegel liegt und der zweite Teilblock aktiviert wird. In diesen Fällen werden die Steuersignale CO2 und CO3 über einen Bereich des Sub-Wortleitungstreibers SWD an den Treiber XD angelegt, oder es wird ein Steuersignal, das durch UND-Verknüpfen der Steuersignale CO2 und CO3 erzeugt wird, über einen Bereich des Sub- Wortleitungstreibers SWD an den Treiber XD angelegt.

Als ein weiteres Beispiel erzeugen die Steuersignalerzeugungsschaltungen 100-3 und 100-4, wenn das niedrigstwertige Adressbit XA0 auf hohem Logikpegel liegt und der dritte Teilblock aktiviert wird, die Steuersignale CO3 bzw. CO4 mit hohem Logikpegel. In gleicher Weise erzeugen die Steuersignalerzeugungsschaltungen 100-3 und 100-4, wenn das niedrigstwertige Adressbit XA0 auf hohem Logikpegel liegt und der vierte Teilblock aktiviert wird, die Steuersignale CO3 bzw. CO4 mit hohem Logikpegel. In diesen Fällen werden die Steuersignale CO3 und CO4 über einen Bereich des Sub-Wortleitungstreibers SWD an den Treiber XD angelegt, oder ein Steuersignal, das durch UND-Verknüpfen der Steuersignale CO3 und CO4 erzeugt wird, wird über einen Bereich des Sub-Wortleitungstreibers SWD an den Treiber XD angelegt.

Fig. 10 veranschaulicht eine Realisierung der jeweiligen Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals von Fig. 7. Wie daraus ersichtlich, umfasst diese Schaltung SC ein UND-Gatter AND23, einen Inverter I12, einen PMOS-Transistor P3 und einen NMOS-Transistor N3. Ein Bezugszeichen COk bezeichnet ein Steuersignal für den zugehörigen Teilblock.

Nachfolgend wird die Betriebsweise der Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals gemäß Fig. 10 erläutert. Das UND- Gatter AND23 erzeugt ein Signal mit hohem Logikpegel, wenn ein Abtastverstärkerfreigabesignal SE mit hohem Logikpegel und das Steuersignal COk mit hohem Logikpegel erzeugt werden. Der Inverter I12 invertiert ein Signal mit hohem Logikpegel zur Erzeugung eines niedrigen Logikpegels. Der NMOS-Transistor N3 erzeugt eine Massespannung als ein Steuersignal SEN in Abhängigkeit von einem hohen Pegel eines Ausgangssignals des UND-Gatters AND23. Der PMOS-Transistor P3 stellt eine Versorgungsspannung als Steuersignal SEP in Abhängigkeit vom niedrigen Logikpegel eines Ausgangssignals des Inverters I12 bereit.

Somit umfasst die Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals gemäß Fig. 10 Schaltungsteile, die verschiedene Bitleitungsabtastverstärker verschiedener Teilblöcke steuern. Beispielsweise beinhaltet die an der oberen Seite des Speicherzellenfeldblocks XBLK1 angeordnete, erste Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals zwei Steuerschaltungsteile, einen zur Erzeugung eines Abtastfreigabesteuersignals in Abhängigkeit von einem Steuersignal CO1 und das andere zur Erzeugung eines Abtastfreigabesteuersignals in Abhängigkeit von einem Steuersignal CO2. Des weiteren umfasst die an der unteren Seite des Speicherzellenfeldblocks XBLK1 angeordnete erste Schaltung SC zur Erzeugung eines Abtastfreigabesteuersignals einen Steuerschaltungsteil SC zur Erzeugung eines Abtastfreigabesteuersignals in Abhängigkeit vom Steuersignal CO1. Durch die oben beschriebene Vorgehensweise können spezifisch nur die Abtastverstärker, die an der oberen und unteren Seite der Teilblöcke mit den ausgewählten Sub-Wortleitungen angeordnet sind, zwecks Aktivierung angesteuert werden.

Wie oben erläutert, wählt das erfindungsgemäße Halbleiterspeicherbauelement im Fall, dass eine Zeilenadresse und eine Spaltenadresse gleichzeitig eingegeben werden, nicht die Sub-Wortleitungen aller Teilblöcke im Speicherzellenfeldblock aus, sondern nur die Sub- Wortleitungen des ausgewählten Teilblocks und diejenigen eines dem ausgewählten Teilblock jeweils benachbarten Teilblocks. Dadurch können sowohl die Entwurfsfläche als auch der Stromverbrauch für das Bauelement vergleichsweise niedrig gehalten werden.


Anspruch[de]
  1. 1. Halbleiterspeicherbauelement mit

    einer Mehrzahl von Speicherzellenfeldblöcken (XBLK1 bis XBLK4), die jeweils mehrere Teilblöcke einer ersten und einer zweiten Teilblockgruppe beinhalten,

    einer Mehrzahl von globalen Wortleitungen (NWE1 bis NWEj) und

    einer Mehrzahl von Sub-Wortleitungen, von denen jeweils mehrere einer jeden globalen Wortleitung zugeordnet sind und die eine erste und zweite Sub-Wortleitungsgruppe bilden, dadurch gekennzeichnet, dass

    in der ersten Teilblockgruppe Sub-Wortleitungen der ersten Sub- Wortleitungsgruppe eines jeweiligen Teilblocks mit Sub-Wortleitungen der ersten Sub-Wortleitungsgruppe eines vorhergehenden Teilblocks verbunden sind und Sub-Wortleitungen der zweiten Sub-Wortleitungsgruppe mit Sub-Wortleitungen der zweiten Sub-Wortleitungsgruppe eines nächsten Teilblocks verbunden sind und in der zweiten Teilblockgruppe Sub-Wortleitungen der ersten Sub-Wortleitungsgruppe eines jeweiligen Teilblocks mit Sub-Wortleitungen der ersten Sub-Wortleitungsgruppe eines nächsten Teilblocks verbunden sind und Sub-Wortleitungen der zweiten Sub-Wortleitungsgruppe mit Sub-Wortleitungen der zweiten Sub-Wortleitungsgruppe eines vorhergehenden Teilblocks verbunden sind und

    Steuermittel (100-1 bis 100-4, XD, SC) vorgesehen sind, die Sub-Wortleitungen eines zugehörigen Teilblocks und mit diesen verbundene Sub-Wortleitungen eines benachbarten Teilblocks auswählen, wenn der zugehörige Teilblock in Abhängigkeit von einer extern zugeführten Zeilen- und Spaltenadresseninformation ausgewählt wird.
  2. 2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die erste und zweite Teilblockgruppe eine ungeradzahlige bzw. eine geradzahlige Teilblockgruppe und die erste und zweite Sub-Wortleitungsgruppe eine ungeradzahlige bzw. eine geradzahlige Sub-Wortleitungsgruppe bilden.
  3. 3. Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass die Steuermittel folgende Elemente enthalten:

    für jeden der ungeradzahligen Teilblöcke ungeradzahlige Teilblocksteuermittel, die bei Auswahl ungeradzahliger Sub-Wortleitungen eines ungeradzahligen Teilblocks gleichzeitig ungeradzahlige Sub- Wortleitungen des vorhergehenden Teilblocks auswählen und bei Auswahl geradzahliger Sub-Wortleitungen des ungeradzahligen Teilblocks gleichzeitig geradzahlige Sub-Wortleitungen des nächsten Teilblocks auswählen, und

    für jeden der geradzahligen Teilblöcke geradzahlige Teilblocksteuermittel, die bei Auswahl ungeradzahliger Sub-Wortleitungen eines geradzahligen Teilblocks gleichzeitig ungeradzahlige Sub- Wortleitungen des nächsten Teilblocks auswählen und bei Auswahl geradzahliger Sub-Wortleitungen des geradzahligen Teilblocks gleichzeitig geradzahlige Sub-Wortleitungen des vorherigen Teilblocks auswählen.
  4. 4. Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die ungeradzahligen Teilblocksteuermittel folgende Elemente enthalten:

    ein Steuersignalerzeugungsmittel für einen jeweiligen ungeradzahligen Teilblock zum Erzeugen eines Steuersignals, wenn bei Auswahl der ungeradzahligen Sub-Wortleitungen des ungeradzahligen Teilblocks ein erstes Auswahlsignal zum Auswählen des ungeradzahligen zugehörigen Teilblocks oder ein zweites Auswahlsignal zum Auswählen des vorhergehenden Teilblocks zugeführt wird und wenn bei Auswahl der geradzahligen Sub-Wortleitungen das erste Auswahlsignal oder ein drittes Auswahlsignal zum Auswählen des nächsten Teilblocks zugeführt wird, und

    eine Mehrzahl von Treibern zur Erzeugung von Decodiersignalen zum Auswählen der Sub-Wortleitungen in Abhängigkeit von Steuersignalen, die von den Steuersignalerzeugungsmitteln für die ungeradzahligen Teilblöcke erzeugt werden, und der geradzahligen benachbarten Teilblöcke, wobei die Treiber abwechselnd auf der linken und rechten und der oberen und unteren Seite der Teilblöcke angeordnet sind, und

    eine Mehrzahl von Abtastverstärkersteuermitteln zur Erzeugung eines Abtastverstärkersteuersignals in Abhängigkeit von einem Abtastverstärkerfreigabesignal, das in Abhängigkeit von einem Blockauswahlsignal zum Auswählen des zugehörigen Speicherzellenfeldblocks erzeugt wird, und einem Steuersignal, das von den Steuersignalerzeugungsmitteln der ungeradzahligen Teilblöcke erzeugt wird, wobei die Abtastverstärkersteuermittel abwechselnd auf der linken und rechten sowie der oberen und unteren Seite der Teilblöcke über Kreuz zu den Treibern angeordnet sind.
  5. 5. Halbleiterspeicherbauelement nach Anspruch 4, weiter dadurch gekennzeichnet, dass die Steuersignalerzeugungsmittel für die ungeradzahligen Teilblöcke folgende Elemente enthalten:

    ein erstes UND-Gatter (AND19) zum UND-Verknüpfen einer Zeilenadresse von 1-Bit, die einen ersten Zustand zur Festlegung der ungeradzahligen Sub-Wortleitungen aufweist, mit dem zweiten Auswahlsignal

    ein zweites UND-Gatter (AND20) zum UND-Verknüpfen einer Zeilenadresse von 1-Bit, die einen zweiten Zustand zur Festlegung der geradzahligen Sub-Wortleitungen aufweist, mit dem dritten Auswahlsignal und

    ein ODER-Gatter (OR1) zum ODER-Verknüpfen des ersten Auswahlsignals mit den Ausgangssignalen des ersten und zweiten UND-Gatters zwecks Erzeugung des Steuersignals.
  6. 6. Halbleiterspeicherbauelement nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, dass die jeweiligen Abtastverstärkersteuermittel folgende Elemente enthalten:

    ein drittes UND-Gatter (AND23) zum UND-Verknüpfen eines zugehörigen Steuersignals und eines zugehörigen Abtastverstärkerfreigabesignals,

    einen ersten NMOS-Transistor (N3) zum Bereitstellen einer Massespannung als das erste Abtastverstärkersteuersignal in Abhängigkeit von einem Ausgangssignal des dritten UND-Gatters und

    einen ersten PMOS-Transistor (P3) zum Bereitstellen einer Versorgungsspannung als das zweite Abtastverstärkersteuersignal in Abhängigkeit vom Ausgangssignal des dritten UND-Gatters.
  7. 7. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass die ungeradzahligen Teilblocksteuermittel folgende Elemente enthalten:

    ein Steuersignalerzeugungsmittel für einen jeweiligen geradzahligen Teilblock zum Erzeugen eines Steuersignals, wenn bei Auswahl der ungeradzahligen Sub-Wortleitungen des geradzahligen Teilblocks ein erstes Auswahlsignal oder ein drittes Auswahlsignal zum Auswählen des zugehörigen geradzahligen Teilblocks zugeführt wird oder wenn bei Auswahl der geradzahligen Sub-Wortleitungen das erste Auswahlsignal oder ein zweites Auswahlsignal zugeführt wird, und

    eine Mehrzahl von Abtastverstärkersteuermitteln zur Erzeugung eines Abtastverstärkersteuersignals in Abhängigkeit von einem Blockauswahlsignal zum Auswählen des zugehörigen Speicherzellenfeldblocks und einem Steuersignal, das von den Steuersignalerzeugungsmitteln für die geradzahligen Teilblöcke erzeugt wird, wobei die Abtastverstärkersteuermittel abwechselnd auf der linken und rechten sowie der oberen und unteren Seite der Teilblöcke angeordnet sind.
  8. 8. Halbleiterspeicherbauelement nach Anspruch 7, weiter dadurch gekennzeichnet, dass die Steuersignalerzeugungsmittel für die geradzahligen Teilblöcke folgende Elemente enthalten:

    ein viertes UND-Gatter (AND21) zum UND-Verknüpfen einer Zeilenadresse von 1-Bit, die einen ersten Zustand zum Auswählen der ungeradzahligen Sub-Wortleitungen aufweist, mit einem fünften Auswahlsignal,

    ein fünftes UND-Gatter (AND22) zum UND-Verknüpfen einer Zeilenadresse von 1-Bit, die einen zweiten Zustand zum Auswählen der geradzahligen Sub-Wortleitungen aufweist, mit einem sechsten Auswahlsignal und

    ein zweites ODER-Gatter (OR2) zum ODER-Verknüpfen des vierten Auswahlsignals mit den Ausgangssignalen des vierten und fünften UND-Gatters zwecks Erzeugung des Steuersignals.
  9. 9. Halbleiterspeicherbauelement nach Anspruch 7 oder 8, weiter dadurch gekennzeichnet, dass die jeweiligen Abtastverstärkersteuermittel folgende Elemente enthalten:

    ein sechstes UND-Gatter (AND23) zum UND-Verknüpfen des zugehörigen Steuersignals und des zugehörigen Abtastverstärkerfreigabesignals,

    einen zweiten NMOS-Transistor (N3) zum Bereitstellen einer Massespannung als das erste Abtastverstärkersteuersignal in Abhängigkeit von einem Ausgangssignal des sechsten UND-Gatters und

    einen zweiten PMOS-Transistor (P3) zum Bereitstellen einer Versorgungsspannung als das zweite Abtastverstärkersteuersignal in Abhängigkeit vom Ausgangssignal des sechsten UND-Gatters.
  10. 10. Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeichnet, dass

    eine Mehrzahl von Sub-Wortleitungstreibern vorgesehen ist, die jeweils alternierend einen ungeradzahligen Sub-Wortleitungstreiber und einen geradzahligen Sub-Wortleitungstreiber zwischen den Teilblöcken aufweisen, wobei der ungeradzahlige Sub-Wortleitungstreiber ungeradzahlige erste Signale an die ungeradzahligen Sub-Wortleitungen in Abhängigkeit vom ersten Zeilendecodiersignal, das zur globalen Wortleitung übertragen wird, abgibt und der geradzahlige Sub-Wortleitungstreiber geradzahlige erste Steuersignale zu den geradzahligen Sub- Wortleitungen in Abhängigkeit vom ersten Zeilendecodiersignal abgibt,

    Abtastverstärkungsmittel an der oberen und unteren Seite der Speicherzellenfeldblöcke und zwischen benachbarten Teilblöcken angeordnet sind und einen Abtastbetrieb in Abhängigkeit vom ersten und zweiten Abtastverstärkersteuersignal ausführen,

    die Treiber alternierend an Kreuzungspunkten der Sub- Wortleitungstreiber und der Abtastverstärkungsmittel angeordnet sind und jeweils einen ungeradzahligen Treiberteil und einen geradzahligen Treiberteil umfassen, wobei der ungeradzahlige Treiberteil ungeradzahlige zweite Zeilendecodiersignale als ungeradzahliges erstes Signal in Abhängigkeit von einem Steuersignal zur Steuerung des zugehörigen Teilblocks und einem Steuersignal zur Steuerung eines benachbarten Teilblocks abgibt und der geradzahlige Treiberteil geradzahlige Zeilendecodiersignale als das geradzahlige erste Signal abgibt, und

    die Abtastverstärkersteuermittel an oberen und unteren Seiten der Kreuzungspunkte alternierend zu den Treibern angeordnet sind und erste und zweite Abtastverstärkersteuersignale für jeweilige Abtastverstärkungsmittel, die auf der linken und rechten Seite derselben angeordnet sind, in Abhängigkeit vom zugehörigen Abtastverstärkerfreigabesignal erzeugen, das in Abhängigkeit von einem zum Auswählen des zugehörigen Speicherzellenfeldblocks erzeugten Blockauswahlsignals und einem Steuersignal zur Steuerung des zugehörigen Teilblocks erzeugt wird.
  11. 11. Halbleiterspeicherbauelement nach Anspruch 10, weiter dadurch gekennzeichnet, dass die jeweiligen Abtastverstärkersteuermittel je ein erstes und zweites Abtastverstärkersteuermittel umfassen, die jeweils ein UND-Gatter zum UND-Verknüpfen eines Steuersignals zur Steuerung eines zugehörigen Teilblocks, der auf der linken bzw. rechten Seite derselben angeordnet ist, mit einem zugehörigen Abtastverstärkerfreigabesignal, einen NMOS-Transistor zum Bereitstellen einer Massespannung als das erste Abtastverstärkersteuersignal in Abhängigkeit vom Ausgangssignal des UND-Gatters sowie einen PMOS-Transistor zum Bereitstellen einer Versorgungsspannung als das zweite Abtastverstärkersteuersignal in Abhängigkeit vom Ausgangssignal des UND- Gatters beinhalten.
  12. 12. Halbleiterspeicherbauelement nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass das Steuersignal über den Kreuzungspunkt übertragen wird.
  13. 13. Halbleiterspeicherbauelement nach Anspruch 12, weiter dadurch gekennzeichnet, dass das Steuersignal ein Signal ist, das durch Verknüpfen eines Steuersignals zur Steuerung des zugehörigen Teilblocks mit einem Steuersignal zur Steuerung eines benachbarten Teilblocks erzeugt wird.
  14. 14. Halbleiterspeicherbauelement mit folgenden Elementen:

    einem Speicherzellenfeld mit Speicherzellenfeldblöcken, die aus Teilblöcken aufgebaut sind,

    über die Speicherzellenfeldblöcke hinweg angeordneten, globalen Wortleitungen,

    ersten Sub-Wortleitungstreibern, die auf der linken Seite ungeradzahliger Teilblöcke angeordnet und mit ungeradzahligen Sub- Wortleitungen eines vorherigen Teilblocks und des ungeradzahligen Teilblocks verbunden sind,

    zweiten Sub-Wortleitungstreibern, die auf der linken Seite der geradzahligen Teilblöcke angeordnet und mit den geradzahligen Sub- Wortleitungen des vorherigen Teilblocks und des geradzahligen Teilblocks verbunden sind,

    ersten Treibern, die auf der oberen und unteren Seite der ersten Sub-Wortleitungstreiber angeordnet sind und ein erstes Sub- Wortleitungsdecodiersignal empfangen,

    zweiten Treibern, die auf der oberen und unteren Seite der zweiten Sub-Wortleitungstreiber angeordnet sind und ein zweites Sub- Wortleitungsdecodiersignal empfangen,

    Bitleitungsabtastverstärkern, die auf der oberen und unteren Seite jedes Teilblocks angeordnet sind,

    Mitteln zur Erzeugung eines Abtastfreigabesteuersignals, die abwechselnd in einem Bereich auf der linken und rechten Seite des Bitleitungsabtastverstärkers mit Ausnahme des ersten und zweiten Treibers angeordnet sind,

    einem ersten Zeilendecoder zur Erzeugung eines an die Treiber und die Sub-Wortleitungstreiber angelegten Signals,

    einem zweiten Zeilendecoder zur Erzeugung eines globalen Wortleitungsauswahlsignals zum Auswählen der globalen Wortleitung,

    einem Spaltendecoder und

    einem Steuermittel, das eine Zeilenadresse zum Auswählen der Sub-Wortleitung und Auswahlsignale eines zugehörigen Teilblocks, des vorhergehenden Teilblocks und des nächsten Teilblocks empfängt, die Ausgangssignale des Spaltendecoders darstellen, und zum Erzeugen von Auswahlsteuersignalen zum Auswählen des zu aktivierenden Teilblocks aus den mehreren Teilblöcken, wobei ein Auswahlsteuersignal für den zugehörigen Teilblock und ein Auswahlsteuersignal für einen benachbarten Teilblock in den ersten und zweiten Treiber eingegeben werden, um die Sub-Wortleitungen zusammen mit dem ersten und dem zweiten Sub-Wortleitungsdecodiersignal zu aktivieren.
  15. 15. Verfahren zur Auswahl von Wortleitungen eines Halbleiterspeicherbauelementes mit einem Speicherzellenfeld, das mehrere Teilblöcke, mehrere globale Wortleitungen sowie zu diesen gehörende ungeradzahlige und geradzahlige Sub-Wortleitungen aufweist, gekennzeichnet durch folgende Schritte:

    bei gleichzeitiger Eingabe von Zeilen- und Spaltenadressen mit mehreren Bits gleichzeitiges Auswählen der ungeradzahligen Sub- Wortleitungen eines der ungeradzahligen Teilblöcke sowie der ungeradzahligen Sub-Wortleitungen des vorhergehenden Teilblocks oder gleichzeitiges Auswählen der geradzahligen Sub-Wortleitungen des ungeradzahligen Teilblocks und der geradzahligen Sub-Wortleitungen des nächsten Teilblocks und

    gleichzeitiges Auswählen der ungeradzahligen Sub-Wortleitungen eines geradzahligen der Teilblöcke und der ungeradzahligen Sub-Wortleitungen des nächsten Teilblocks oder gleichzeitiges Auswählen der geradzahligen Sub-Wortleitungen des geradzahligen Teilblocks und der geradzahligen Sub-Wortleitungen des vorausgehenden Teilblocks.
  16. 16. Verfahren nach Anspruch 15, weiter gekennzeichnet durch folgende Schritte:

    Erzeugen von Steuersignalen für ungeradzahlige Teilblöcke in Abhängigkeit von einem ersten, zweiten oder dritten Auswahlsignal, wobei das erste Auswahlsignal den zugehörigen ungeradzahligen Teilblock auswählt, das zweite Auswahlsignal eine Zeilenadresse von 1-Bit auswählt, die einen ersten Zustand zur Auswahl der ungeradzahligen Sub- Wortleitungen und des dem zugehörigen ungeradzahligen Teilblock vorausgehenden Teilblocks aufweist, und das dritte Auswahlsignal eine Zeilenadresse von 1-Bit auswählt, die einen zweiten Zustand zur Auswahl der ungeradzahligen Sub-Wortleitungen und des dem zugehörigen ungeradzahligen Teilblock nachfolgenden Teilblocks aufweist,

    Erzeugen eines ersten Decodiersignals zum Auswählen der Sub-Wortleitungen in Abhängigkeit vom Steuersignal für ungeradzahlige Teilblöcke und einem diesem benachbarten Steuersignal für geradzahlige Teilblöcke und

    Auswählen der entsprechenden Sub-Wortleitung durch Verknüpfen jedes der zweiten Decodiersignale zum Auswählen der globalen Wortleitungen und der ersten Decodiersignale.
  17. 17. Verfahren nach Anspruch 15 oder 16, weiter gekennzeichnet durch folgende Schritte:

    Erzeugen von Steuersignalen für geradzahlige Teilblöcke in Abhängigkeit von einem vierten, fünften oder sechsten Auswahlsignal, wobei das vierte Auswahlsignal den zugehörigen geradzahligen Teilblock auswählt, das fünfte Auswahlsignal eine Zeilenadresse auswählt, die einen ersten Zustand für einen nachfolgenden Teilblock aufweist, und das sechste Auswahlsignal eine Zeilenadresse auswählt, die einen zweiten Zustand für den vorhergehenden Teilblock aufweist,

    Erzeugen eines ersten Decodiersignals zum Auswählen der Sub-Wortleitungen in Abhängigkeit vom Steuersignal für die geradzahligen Teilblöcke und einem diesem benachbarten Steuersignal für ungeradzahlige Teilblöcke und

    Auswählen der entsprechenden Sub-Wortleitungen durch Verknüpfen jedes der zweiten Decodiersignale zum Auswählen der globalen Wortleitungen und der ersten Steuersignale.
  18. 18. Verfahren zur Auswahl von Wortleitungen eines Halbleiterspeicherbauelementes mit mehreren Speicherzellenfeldblöcken, von denen jeder mehrere Teilblöcke, mehrere globale Wortleitungen und eine vorgegebene Anzahl von Sub-Wortleitungen umfasst, die einer jeweiligen globalen Wortleitung zugeordnet sind, gekennzeichnet durch folgende Schritte:

    Erzeugen eines globalen Wortleitungsauswahlsignals zum Auswählen der globalen Wortleitung durch Decodieren einer ersten Mehrbit- Zeilenadresse,

    Erzeugen eines Sub-Wortleitungsauswahlsignals zum Auswählen der Sub-Wortleitung durch Decodieren einer zweiten Mehrbit- Zeilenadresse,

    Auswählen des Teilblocks mit den zu aktivierenden Sub- Wortleitungen durch Kombinieren von Teilen der zweiten Mehrbit- Zeilenadresse und einer Spaltenadresse und

    Aktivieren nur der betreffenden Sub-Wortleitungen des Teilblocks durch Verknüpfen der globalen Wortleitung, des Teilblockaktivierungssignals und des Sub-Wortleitungsauswahlsignals.






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