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Dokumentenidentifikation DE69624785T2 17.07.2003
EP-Veröffentlichungsnummer 0788111
Titel Treiberschaltung für den Treiber eines Speicherleitungsdekodierer
Anmelder STMicroelectronics S.r.l., Agrate Brianza, Mailand/Milano, IT
Erfinder Fontana, Marco, 20158 Milano, IT;
Pascucci, Luigi, 20099 Sesto S. Giovanni, IT
Vertreter PFENNING MEINIG & PARTNER GbR, 10719 Berlin
DE-Aktenzeichen 69624785
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument EN
EP-Anmeldetag 05.02.1996
EP-Aktenzeichen 968300475
EP-Offenlegungsdatum 06.08.1997
EP date of grant 13.11.2002
Veröffentlichungstag im Patentblatt 17.07.2003
IPC-Hauptklasse G11C 8/00

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Treiberschaltung für eine letzte Decodierstufe einer Reihe von Speicherzellen einer Speichermatrix. Obgleich Bezug genommen wird auf die Decodierung einer (Auswahl) einer Reihe einer Speichermatrix, können die Betrachtungen und die Vorrichtung nach der Erfindung in gleicher Weise berücksichtigt werden als Bezugnahme auf die Decodierung (Auswahl) einer Spalte derselben Matrix.

Die Decodierschaltung ermöglicht den Zugriff während einer Lese- oder Schreibphase zu der Zelle, die durch eine bestimmte, zu den relativen Eingängen des Speichers geführte Adresse identifiziert wird. Während einer Lesephase entspricht jedes Bit der Ausgangsdaten (Wort) einer ausgewählten Zelle. Im Allgemeinen wird in Verbindung mit der Reihenauswahl eine Reihe von Zellen, die vorgespannt ist, eingeschaltet, während bei der Spaltendecodierung ausgewählt wird, welche Ausgangsleitung (Spalte) mit einer Abtast- Knotenbitleitung des Bitwertes gekoppelt wird.

Bei dem hohen Integrationszustand der Technik, EPROM, FLASH-EPROM, ROM oder DRAM-Speichern usw., in denen jede Elementarzelle eine Fläche von wenigen Quadratmikrometern einnimmt, stellt die Decodierschaltung einen kritischen Punkt für den Entwurf dar, da sie mehr und mehr strengen Anforderungen an die Kompaktheit, die Geschwindigkeit und den geringen Leistungsverbrauch genügen muss.

Das letztgenannte Erfordernis ist besonders wichtig in dem Fall von wiederprogrammierbaren Speichern (EPROM, EEPROM und FLASH-EPROM), die bei einer relativ niedrigen Spannung (3 V) arbeiten, bei denen letzten Decodierstufen durch in die Vorrichtung integrierte Spannungsverstärkungsschaltungen gespeist werden. Bei diesen Speichervorrichtungen wird eine Schaltungsarchitektur in weitem Umfang verwendet, die auf dem ausschließlichen Gebrauch von n- Kanaltransistoren basiert. Ein typisches Schema einer Decodierschaltung ist beispielhaft in Fig. 1 gezeigt.

Das Irow-Signal muss ein korrektes Arbeiten des CMOS- Puffers der ausgewählten Reihe (WORDLINE oder einfach WL) sicherstellen. Während einer Lesephase ist die ausgewählte WL typischerweise durch eine verstärkte Spannung vorgespannt, die intern in der Vorrichtung erzeugt wird durch eine bestimmte Ladungspumpenschaltung. Während einer Schreibphase ist die ausgewählte WL durch eine Programmierspannung (VPP) vorgespannt, die ebenfalls intern erzeugt wird. In beiden Fällen ist ein derartiges Irow-Signal verantwortlich für einen statischen Verbrauch von der VPC-Leitung (d. h. von der Leitung oder dem Knoten mit absichtlich erzeugter verstärkter Spannung für die unterschiedlichen Betriebsphasen des Speichers) bei der Auswahl einer bestimmten Reihe oder Spalte, selbstverständlich neben der Bestimmung der Treibergeschwindigkeit des WL-Puffers während Schaltvorgängen.

Es gibt viele bekannte Versuche zur Realisierung dieser Treiberschaltungen.

Insbesondere ist eine interessante und wirksame Treiberschaltung der Hochziehvorrichtung einer letzten Decodierstufe, d. h. für Reihen- oder Spaltenauswahl, beschrieben in der Europäischen Patentanmeldung Nr. 93 83 0489.6, eingereicht am 2. Dezember 1993 und veröffentlicht als EP-= 662 690-A1 am 12 Juli 1995 von der vorliegenden Anmelderin. Der Oberbegriff des Anspruchs 1 beruht auf dieser Offenbarung.

Die in dieser Vorveröffentlichung beschriebene Schaltung realisiert eine dynamische Steuerung des Irow- Signal in der Weise, dass die Hochziehvorrichtung vollständig eingeschaltet wird und eine rasche Zunahme des Hochziehstrom während der aktiven Phase erhalten wird, d. h., wenn ein Auswahl- oder Nichtauswahlbefehl stattfindet, und ein langsamer Abfall zu einem minimalen Strompegel durch die Hochziehvorrichtung, der gebracht wird in einem schwachen Einschaltzustand (um zu vermeiden, dass der Eingangsknoten des Reihenpuffers ins Schwimmen gerät) während einer Bereitschaftsphase zwischen aufeinander folgenden Schaltvorgängen, die in der Adressenschaltung des Speichers auftreten.

Trotz der offensichtlichen Vorteile der in dem vorgenannten Patent beschriebenen Lösung im Vergleich mit der vorhergehenden Technik aus den dort beschriebenen Gründen hat die Treiberstufe den Nachteil, dass sie Strom (Energie) aus der VPC-Leitung zum Laden der Kontaktleitung absorbiert.

Ein erstes Ziel der vorliegenden Erfindung besteht in der Eliminierung dieses Typs von Verbrauch.

Dieses Ergebnis wird erzielt durch die Treiberschaltung nach Anspruch 1. Es wird erhalten durch Sicherstellung, dass die Treiberstufe der Steuerleitung die nötige Energie zur Ladung der Kapazität der Leitung selbst von der externen Leistungszuführung absorbiert anstatt von dem Knotenpunkt der durch die interne Ladungspumpe erzeugten verstärkten Spannung. Gemäß einem weiteren Aspekt der Schaltung nach der Erfindung wird in dem Fall einer in Sektoren geteilten Speicheranordnung, bei der die zu decodierende Reihe oder Spalte in zumindest zwei individuell auswählbare Teile geteilt ist, das Erfordernis zur Integration einer Kapazität, üblicherweise von einem relativ hohen Wert zum Verteilen der in dem Steuerknoten der Hochziehvorrichtung vorhandenen elektrischen Ladung in dem Augenblick der Auswahl, um einen raschen Abfall der Spannung zu beschleunigen, eliminiert. Dies wird in einem Multimatrixspeicher erhalten durch Ausnutzung der Kapazität des Steuerknotens der Hochziehvorrichtung der Decodierstufe relativ zu der nicht ausgewählten Reihe oder Spalte. Die verschiedenen Aspekte und Vorteile der Erfindung werden klarer durch die folgende Beschreibung einiger wichtiger Ausführungsbeispiele und durch Bezugnahme auf die angefügten Zeichnungen, in denen:

Fig. 1 zeigt, wie vorstehend erwähnt ist, ein teilweises Abtastschema einer letzten Decodierstufe von Reihen von Speichermatrixzellen;

Fig. 2 zeigt eine Treiberschaltung, die gemäß der vorliegenden Erfindung realisiert ist;

Fig. 3 zeigt die Form der Signale der Treiberschaltung nach der Erfindung;

Fig. 4 ist ein Blockschaltbild, das eine Anwendung der Treiberschaltung nach der Erfindung in dem spezifischen Fall einer Speicherarchitektur, bei der die Matrix in einen linken und einen rechten Abschnitt geteilt ist, zeigt;

Fig. 5 ist ein teilweises Schaltungsdiagramm, das die Anwendung der Treiberschaltung nach der vorliegenden Erfindung in dem Fall einer Matrixarchitektur wie der in Fig. 4 dargestellten illustriert;

Fig. 6 zeigt die Form der Signale in der Schaltung nach den Fig. 4 und 5.

Das Schema nach Fig. 1 zeigt eine typische Architektur von letzten Decodierstufen für eine Vielzahl von Wortleitungen Wli, Wli + 1, ... . Die NAND-Schaltung schematisiert einen Pegel der Struktur, der die Adresse der auszuwählenden Leitung decodiert, dargestellt durch die Signale A, B und C. Die Auswahl einer bestimmten Leitung (Wli, Wli + 1, ...), bewirkt durch die relative primäre MAIN LINE, wird durch die von den jeweiligen Auswahlsignalen Pi, Pj, ... betriebenen Schalter durchgeführt.

Die Wortleitung WL ist mit dem Ausgang des CMOS- Inverters verbunden, der die letzte Decodierungs- oder Auswahlstufe darstellt.

Die Zuführungsspannung auf der den CMOS-Inverter treibenden Leitung nimmt unterschiedliche Werte an während der unterschiedlichen Betriebsphasen des Speichers, und diese Spannung wird allgemein als VPC bezeichnet. Wie schematisch in Fig. 1 gezeigt ist, kann die VPC-Spannung während einer Lesephase durch eine bestimmte interne Ladungspumpschaltung BOOST erzeugt werden.

Um unter allen Arbeitsbedingungen das korrekte Arbeiten der den CMOS-Inverter treibenden Leitung sicherzustellen, muss ihr Eingangsknoten korrekt vorgespannt sein. Zu diesem Zweck wird eine Hochziehvorrichtung (typischerweise ein p-Kanaltransistor), die durch das Irow-Signal gesteuert wird, verwendet. Dieses Signal ist einmalig für alle Matrixleitungen und wird, wie gezeigt ist, durch den P-UP DRIVER-Block erzeugt. Der letztgenannte Schalter ist der Gegenstand der vorliegenden Erfindung.

Fig. 2 zeigt ein bevorzugtes Ausführungsbeispiel der Treiberschaltung der Hochziehvorrichtung nach der Erfindung.

Cpu ist die Kapazität des Steuerknotens der Hochziehvorrichtung (p-Kanal), die die Last der Treiberschaltung darstellt, geladen und entladen von der Treiberschaltung.

Die Treiberschaltung wie bekannte Schaltungen ein Pegelverschiebeschaltung auf, die in der Lage ist, ein Paar von komplementären Steuersignalen OUTN und OUT mit einer Amplitude gleich oder ähnlicher VPC- Spannung auszugeben. Das Schalten der Signale OUT und OUTN wird bewirkt durch das Auftreten eines ATD- Impulses (oder eines abgeleiteten Signals), der durch ein Schalten in den Adressenschaltungen des Speichers erzeugt wird.

Ein Schalten des Paares von Steuersignalen OUT und OUT, bewirkt durch einen als Eingangssignal von dem Pegelverschiebeblock empfangenen ATD-Impuls, ist graphisch in dem oberen Teil des Diagramms in Fig. 3 dargestellt, das sich auf eine Phase des Speicherbetriebs bezieht, in welchem die VPC-Spannung eine verstärkte Spannung im Vergleich zu der Zuführungsspannung Vdd ist.

Während einer Bereitschaftsphase ist das Signal OUTN hoch (auf der VPC-Spannung), während das Signal OUT niedrig ist (praktisch bei Erdpotential). In diesem Zustand ist der n-Kanaltransistor Mdw leitend, wodurch die Kapazität C1 nach Erde entladen wird.

Der n-Kanaltransistor Meq ist nicht leitend, wodurch die Kapazität C1 gegenüber dem Ausgangsknoten Irow isoliert ist.

Der n-Kanaltransistor Mup hält den Ausgangsknoten Irow auf einem hohen Pegel, der durch die Differenz zwischen der VPC-Spannung, die an das Gate des Transistors angelegt ist, und dessen Schwellenwert Vt gegeben ist. Um zu verhindern, dass Ströme von Mpu unter dem Schwellenwert die Spannung der Irow-Leitung erhöhen, wird ein schwacher Strom, I-leak, durch den Ml-Transistor getragen, der von der VPC-Leitung abgezogen wird.

In dem Augenblick des Schaltens (Auswahl) muss die Spannung des Ausgangsknotens Irow so schnell wie möglich fallen, um einen wirksamen Hochziehvorgang durch den bestimmten p-Kanaltransistor des anderen an dem Eingangsknoten des letzten decodierenden CMOS- Inverters, der die ausgewählte Speicherleitung treibt, zu erzeugen. Dies wird erreicht durch das Schließen (Einschalten) des Schalters, der durch den Meq-Transistor gebildet wird, und durch das gleichzeitige Ausschalten des Mdw-Transistors. Dies bewirkt einen abrupten Spannungsabfall an dem Irow-Knoten gemäß einem Exponential(RC)-Gesetz aufgrund einer Ladungswiederverteilung bei der Kapazität C1, die parallel zu der Kapazität Cpu des Ausgangsknoten Irow geschaltet ist.

Ein derartiger plötzlicher Spannungsabfall an dem Reihenknoten ist graphisch im unteren Diagramm von Fig. 3 durch den Spannungsabfall dargestellt, gemäß einem im Wesentlichen exponentiellen Gesetz (RC) an dem Irow-Knoten von dem hohen VPC-Vt-Wert auf einen niedrigeren Wert, der durch den folgenden Ausdruck bestimmt ist:

(VPC - Vt)·Cpu/(Cpu + C1)

Die Spannung Vt ist die Schwellenspannung des n- Kanaltransistors Mup.

Der andere Stromanschluss des Mup-Transistors ist mit der Vdd-Zuführung verbunden, so dass der Strom, der den Ausgangsknoten Irow lädt, von der Zuführungsleitung Vdd gezogen wird, ohne einen entsprechenden dynamischen Stromverbrauch von der angehobenen Leitung VPC zu bewirken.

In relativen Begriffen hat die Eliminierung dieser Stromabsorption eine große Relevanz, da die Lastkapazität Cpu des Steuerknotens der Hochziehvorrichtung viel größer als die inneren Kapazitäten der Treiberschaltung insgesamt ist.

Wie leicht aus den Fig. 2 und 3 zu ersehen ist, bleibt der hohe Pegel des Ausgangsknoten Irow unverändert und wird durch VPC - Vt gegeben, solange der Ungleichung Vdd > VPC - Vt genügt ist. Im Gegensatz hierzu würde der hohe Pegel mit der Spannung Vdd übereinstimmen. Es ist auch festzustellen, dass in der Mehrzahl der Anwendungen der Pegel der VPC-Spannung, der gewöhnlich erforderlich ist, der obigen Ungleichung genügt.

Während der Nichtauswahlphase, wenn das Paar von Steuersignalen OUTN und OUT in einen Bereitschaftszustand zurückkehrt, öffnet der Schalter Meq, wobei die Ladungsteilungskapazität C1 von dem Knoten Irow isoliert wird, wird der Entladetransistors Mdw eingeschaltet, wodurch die in C1 gesammelte elektrische Ladung zu dem Erdknoten entladen wird, während der n- Kanaltransistor Mup in einen gesättigten Diodenbetriebszustand eintritt, wodurch begonnen wird, die Kapazität Cpu wieder zu laden, indem Strom von dem Vdd-Knoten gezogen wird bis zu dem Punkt, in welchem die Spannung des Ausgangsknotens Irow wieder zurück zu ihrem maximalen Wert (VPC - Vt) durch einen relativ langsamen Spannungsanstieg gebracht ist.

Ein langsamer Anstieg der Irow-Spannung hilft beim zeitlichen "Dehnen" der Auswahlphase, wodurch das Decodieren sicherer gemacht wird durch Verhinderung des Falles, in welchem durch eine falsche Schätzung der Verzögerungen das Signal Irow bereits zu seinem hohen Wert zurückgekehrt ist, während die Adressenleitungen (A, B, C, P) noch nicht vollständig stabil sind.

In dem Schema nach Fig. 2 ist auch der Programmiertransistor gezeigt, der durch das Signal Prog betrieben wird, das normalerweise vorhanden ist zum Vorspannen des Ausgangsknotens Irow der Treiberschaltung für das Hochziehen bei der Programmierspannung (VPC) während einer Programmierphase des Speichers, gemäß einer normalen Schaltungsarchitektur. Im Wesentlichen bezieht dieser Zweig oder Abschnitt der Schaltung des P-UP DRIVER-Blocks nicht direkt auf den Gegenstand der vorliegenden Erfindung, die die Treiberschaltung der Hochziehvorrichtung betrifft, während einer Lesephase des Speichers.

Die Treiberschaltung nach der Erfindung ist noch vorteilhafter bei Multimatrix-Speichervorrichtungen, in denen nur eine Matrix zu der Zeit ausgewählt wird während einer Lesephase.

Die Architektur dieses Typs von Speicher ist in Fig. 4 schematisiert. Wie leicht erkennbar ist, beruht die Architektur auf einem so genannten hierarchischen Decodierschema. Die WL_DEC&BUF-Blöcke stellen mehrere Treiberpuffer für die jeweiligen Leitungen (WORDLINES) des linken Sektors LEFT SIDE MATRIX und des rechten Sektors RIGHT SIDE MATRIX des Speichers dar, bei dem die Leitungsadressencodes eintreffen.

Die Treiberleitungen für das Hochziehen des Puffers sind die beiden Irow_R bzw. Irow_L. Das den Bereich der Matrix betreffende Signal Irow, der während eines bestimmten Zeitintervalls nicht ausgewählt wird, kann jeden Spannungswert annehmen, der in der Lage ist, die Leitung der hiervon betriebenen Hochziehvorgänge sicherzustellen. Das Signal Irow relativ zu dem ausgewählten Bereich verhält sich, wie nachfolgend beschrieben wird, ähnlich zu dem Fall, der bereits für eine ungeteilte Matrix betrachtet wurde.

Wie in Fig. 5 gezeigt ist, kann bei diesem Typ von Anwendung die Treiberschaltung nach der Erfindung realisiert werden gemäß einem alternativen Ausführungsbeispiel, der die Notwendigkeit der Integration einer Ladungsteilungskapazität C1 vermeidet.

Die Funktion dieser Ladungsteilungs- oder Ladungswiederverteilungskapazität wird wirksam durchgeführt durch Schalten zu dem Ausgangsknoten der Treiberschaltung relativ zu dem ausgewählten Bereich des Speichers, d. h. zu dem Ausgang Irow_R oder zu dem Ausgang Irow_L, dem anderen nicht ausgewählten Ausgangsknoten, über den n-Kanaltransistor Meq, der in diesem Fall gesteuert wird durch das Signal SEQ des Paares von Signalen, die von dem Pegelverschiebungsblock erzeugt werden, ähnlich dem bereits mit Bezug auf Fig. 2 beschriebenen Schema.

Das andere Steuersignal, das hier als SEL identifiziert wird, steuert die n-Kanaltransistoren Ms_R und Ms_L in Phase miteinander. Die Funktion dieses Paares von n-Kanaltransistoren Ms_L und Ms_R ist ähnlich der des Paares von Transistoren Mup und Mdw des in Fig. 2 beschriebenen Schemas, offensichtlich durch gegenseitige Abwechslung in diesen zwei Rollen, abhängig davon, ob die rechte Seite oder die linke Seite des Speichers ausgewählt ist.

Unter der Annahme, dass durch den Befehl Amn_L die linke Seite des Speichers ausgewählt ist, absorbiert der Transistor Ms_L Strom über den CMSOS-Inverter IL von der Zuführungsschiene durch den Hochziehzweig des Amn_L-Leitungsinverters IL, um den Knoten Irow_L zu laden, wodurch die Funktion des Transistors Mup des Schemas nach Fig. 2 durchgeführt wird. Zur selben Zeit liefert der Transistor Ms_R einen Entladungspfad für die Kapazität, dargestellt durch den Knoten Irow_R betreffend die nicht ausgewählte Seit des Speichers, über den Herabziehzweig des CMOS-Inverters IR, gesteuert durch die Amn_R-Leitung, grundsätzlich wirkend als der Entladetransistor Mdw der Kapazität C1 des Schemas nach Fig. 2.

Zu dem Zeitpunkt des Schaltens, bestimmt durch einen ATD-Impuls, geht das Steuersignal SEL von seinem hohen Bereitschaftswert (VPC) zu einem niedrigen Wert (Erdpotential), während das Steuersignal SEQ einen hohen Wert (VPC) annimmt, den Schalter Meq einschaltend, um den entladenen Knoten Irow_R mit dem geladenen Knoten Irow_L zu verbinden. Durch die Wiederverteilung der elektrischen Ladung der Cpu_L-Kapazität über die beiden Knoten werden ein abrupter Spannungsabfall des geladenen Knoten Irow_L und ein folgerichtiger Anstieg der Spannung an dem entladenen Knoten Irow_R erhalten, wie in dem oberen Diagramm von Fig. 6 gezeigt ist. Zu derselben Zeit werden die Transistoren Ms_L und Ms_R abgeschaltet.

Die Steuersignale SEL und SEQ schalten wieder am Ende des ATD-Impulses, wie in dem oberen Diagramm von Fig. 6 gezeigt ist.

Der Transistor Meq isoliert wieder die beiden Knoten Irow_L und Irow_R, die Transistoren Ms_L und Ms_R beginnen wieder zu leiten unter einer tieferen und tieferen Sättigungsbedingung, wobei der erste den Knoten Irow_L wieder lädt und der zweite den Knoten Irow_R entlädt, welche relativ langsam zu ihrem Anfangszustand zurückkehren. Dies ist in dem unteren Diagramm von Fig. 6 gezeigt.

Natürlich wird durch Invertieren dieses Speicherseiten-Auswahlbefehls, d. h. durch Schalten der Signale Amn_L und Amn_R, dasselbe Funktionsschema erhalten, jedoch mit umgekehrten Rollen.

Fig. 5 zeigt wie für den Fall einer einzelnen Matrix die Programmiertransistoren sowie die Ableitvorrichtungen zu Erde, M1_L und M1_R, die den Schwellenwert der Transistoren Ms_L und Ms_R definieren, durch Einstellung eines kleinen Leckstroms nach Erde mit einem Wert, der in der Entwurfsstufe voreinstellbar ist.

Wie ersichtlich ist, verbessert die Treiberschaltung nach der Erfindung gemäß dem alternativen Ausführungsbeispiel nach Fig. 5 die Kompaktheit des Speichers aufgrund des Austauschs von Rollen zwischen den beiden Transistoren Ms_L und Ms_R zusätzlich zu der Eliminierung der erforderlichen Integration einer zusätzlichen Kapazität von angemessener Größe.


Anspruch[de]

1. Treiberschaltung für eine Hochziehvorrichtung des Eingangsknotens einer letzten Auswahlstufe einer Speicherzeile, die in der Lage ist, eine relativ schnelle Zunahme des Hochziehstroms während einer Auswahlphase und eine relativ schnelle Abnahme des Hochziehstroms während einer Nichtauswahlphase zu erzeugen, mit Pegelverschiebemitteln, die mit einer ersten Spannung (VPC) beliefert werden, die intern durch eine Ladungspumpenschaltung erzeugt wurde, betrieben durch einen durch einen Schaltvorgang in der Adressenschaltung des Speichers erzeugten Impuls (ATD) und in der Lage, ein Paar von komplementären Steuersignalen (OUTN, OUT; SEL, SELQ) mit einer Amplitude ähnlich der der ersten Spannung (VPC) zu erzeugen, Mitteln, die von dem Paar von komplementären Steuersignalen betrieben werden und zumindest eine Ladungsrückverteilungs- Kapazität (C1) aufweisen, die durch die Pegelverschiebemittel zu einem Treiberknoten (Irow) der Hochziehvorrichtung schaltbar ist, um einen schnellen Spannungsabfall an dem Treiberknoten (Irow) während einer Auswahlphase und eine langsame Zunahme der Spannung an dem Treiberknoten (Irow) während einer Nichtauswahlphase zu bewirken, dadurch gekennzeichnet, daß die Mittel bestehen aus:

einem ersten Ladetransistor (Mup), der funktional zwischen eine Zuführungsschiene (Vdd) und den Treiberknoten (Irow) der Hochziehvorrichtung geschaltet ist:

einem zweiten Entladetransistor (Mdw), der funktional zwischen die Kapazität (C1) und den Erdknoten geschaltet, betrieben in Phase mit dem ersten Ladetransistor durch ein erstes Signal (OUTN) des Paares von komplementären Steuersignalen;

einem Schalter, betrieben durch das andere (OUT) des Paares von komplementären Steuersignalen, der in der Lage ist, die Kapazität (C1) mit dem Treiberknoten (Irow) zu koppeln.

2. Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, daß beide Transistoren und der Schalter n-Kanalvorrichtungen sind.

3. Treiberschaltung nach Anspruch 2, dadurch gekennzeichnet, daß zwischen dem Treiberknoten (Irow) der Hochziehvorrichtung und Erde ein Ableitelement geschaltet ist, das in der Lage ist, einen bestimmten Ableitstrom mit einem voreingestellten Wert zur Erde hin sicherzustellen.

4. Treiberschaltung nach Anspruch 1 für eine Speicheranordnung, die in zwei individuell auswählbare Abschnitte geteilt ist, dadurch gekennzeichnet, daß die Ladungsrückverteilungs- Kapazität (C1) gebildet ist durch die Kapazität des Treiberknotens (Irow_L, Irow_R) des nicht ausgewählten Abschnitts der Speicheranordnung.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß einer (Ms_L) von dem ersten und dem zweiten Transistor, der in Phase mit dem ersten Steuersignal (SEL) betrieben wird, mit dem Ausgang eines ersten CMOS-Inverters (IL), der einen ersten Speicherabschnitt auswählt, gekoppelt ist;

der andere der Transistoren (Ms_R) mit dem Ausgang eines zweiten CMOS-Inverters (IR), der einen zweiten Speicherabschnitt auswählt, gekoppelt ist;

der Hochziehzweig der CMOS-Inverter einen Ladepfad von der Zuführungsschiene bildet und der Herunterziehzweig der CMOS-Inverter einen Entladepfad zur Erde hin bildet.







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