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Dokumentenidentifikation DE10254649A1 24.07.2003
Titel Soft-Fehler-Wiederherstellung in Mikroprozessor-Cache-Speichern
Anmelder Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif., US
Erfinder Taylor, Richard D., Eagle, Id., US;
Allen, Greg L., Boise, Id., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 22.11.2002
DE-Aktenzeichen 10254649
Offenlegungstag 24.07.2003
Veröffentlichungstag im Patentblatt 24.07.2003
IPC-Hauptklasse G06F 12/08
IPC-Nebenklasse G06F 11/10   
Zusammenfassung Ein Verfahren und eine Vorrichtung zum Schützen von Cache-Speichern vor weichen Fehlern. Einträge in die Datenspeicherung und den Etikettenspeicher eines Cache-Speichers sind Paritätsbits zugeordnet. Während eines Lesezyklus werden die Paritätsbits überprüft und die Daten werden nur wiedergewonnen, wenn die Paritätsprüfungen keine Fehler anzeigen.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich allgemein auf die Fehlererkennung und insbesondere auf Cache-Speicher, die Paritätsbits verwenden, um gegen weiche Fehler zu schützen.

Die Taktgeschwindigkeit eines Prozessors überschreitet üblicherweise die Zugriffsgeschwindigkeit seines Systemspeichers. Um zu verhindern, daß die langsameren Zugriffszeiten seines Systemspeichers die Verarbeitungsgeschwindigkeit beeinträchtigen, verwenden Prozessoren kleinere aber schneller Cache-Speicher zusätzlich zu dem Systemspeicher. Ein Cache-Speicher weist schnellere Zugriffszeiten auf als der Systemspeicher, so daß dessen Prozessor in dem Cache lesen oder schreiben kann, ohne unter den Verzögerungen zu leiden, die durch die Verwendung des Systemspeichers vorgelegt werden. Bezugnehmend nun auf Fig. 1 ist ein herkömmlicher Ebene-Zwei-Cache-Speicher 10 gezeigt, der mit dessen Prozessor 12 über einen Systembus 14 gekoppelt ist. Ein Systemspeicher 16 speichert den Betriebssystemcode für den Prozessor 12. In Betrieb liest der Prozessor 12 Betriebssystem-Befehle und -Daten aus dem Systemspeicher 16. Da der Cache-Speicher 10 einen schnelleren Zugriff aufweist, überprüft der Prozessor 12 zuerst, ob die angeforderten Befehle/Daten in seinem Cache 10 vorliegen, bevor aus seinem Systemspeicher gelesen wird. Eine Cache-Steuerung 18 bestimmt, ob der Cache 10 den angeforderten Systemspeicherartikel aufweist (bezeichnet als ein "Treffer").

Es wird darauf hingewiesen, daß der Systemspeicher viele Megabyte an Größe aufweisen kann, wohingegen ein Datenspeicher 20 innerhalb des Cache 10 nur einige hundert Kilobyte speichern kann. Es muß ein vorbestimmtes Schema verwendet werden, um die Adressen der Daten in dem Systemspeicher 16auf die Adressen der Daten innerhalb des Datenspeichers 20 abzubilden. In Anbetracht dieser Abbildung speichert ein Etikettenspeicher 22 innerhalb des Cache 10 die Systemspeicheradressen von Daten, die in dem Datenspeicher 20 gespeichert sind. Somit vergleicht die Cache-Steuerung die Systemspeicheradresse der angeforderten Daten mit denen, die durch den Etikettenspeicher 22 gespeichert werden, um einen Treffer zu bestimmen. Auf diese Weise, falls ein Treffer auftritt, kann der Prozessor 12 auf die Daten direkt von dem Datenspeicher 20 zugreifen anstelle den Systemspeicher 16 zu verwenden.

Als ein Ergebnis der schnelleren Zugriffzeiten hat sich die Verwendung sekundärer Cache-Speicher, wie z. B. des Cache- Speichers 10 weit verbreitet. Während sich die Technik weiter entwickelt, schrumpfen die Siliziumgeometrien in den Cache-Speichern weiter, wodurch die Cache-Speicher anfälliger für Probleme weicher Fehler (bzw. Soft-Fehler) werden. Im Gegensatz zu harten Fehlern, die durch Hardware-Defekte verursacht werden, ist ein weicher Fehler nicht wiederholbar. Statt dessen verursachen vorübergehende Störungen, wie z. B. Alpha-Partikel aus radioaktivem Zerfall, daß ein gespeichertes Bit mit dem falschen Binärzustand gelesen wird, wodurch ein weicher Fehler erzeugt wird. Cache- Speicher sind besonders anfällig für weiche Fehler, da Daten für eine sehr lange Zeitspanne (Tage oder sogar Jahre) in dem Cache-Speicher verbleiben können, während sich eine Vorrichtung in einem Leerlaufzustand befindet. Wenn ein Bit in einem Befehlscache-Speicher verfälscht wird, ist eine Fehlfunktion der Vorrichtung annähernd garantiert. Folglich wurde eine Anzahl von Techniken entwickelt, um einen Schutz vor weichen Fehlern für Speicher- Caches zu liefern.

Eine Fehlerkorrekturschaltungsanordnung wurde z. B. verwendet, um Einzel- und/oder Mehrfach-Bitfehler zu erfassen und zu korrigieren. Eine derartige Schaltungsanordnung trägt jedoch bedeutend zu den Herstellungskosten bei. Ferner kann die Komplexität der Fehlerkorrekturlogik, die durch die Schaltungsanordnung implementiert ist, zu einem schlechteren Verhalten führen. Da die Cache-Zugriffszeit derart kritisch für das Systemverhalten ist, leiden Systeme, die eine Fehlerkorrekturlogik in ihren Cache-Speichern verwenden, entsprechend. Ein anderer Lösungsansatz ist es, ein teueres Gehäusematerial zu verwenden mit niedrigeren Pegeln von radioaktiv zerfallenden Unreinheiten, wodurch die Alphapartikelemission reduziert wird. Zusätzlich zu den zusätzlichen Kosten kann ein derartiger Lösungsansatz die Fehlfunktionen aufgrund der Alphapartikelstrahlung nicht vollständig beseitigen.

Ein anderer Lösungsansatz ist es, den Cache während Leerlaufzeiten zu leeren und zu deaktivieren, um die Möglichkeit einer Verfälschung durch weiche Fehler zu reduzieren. Aber das Leeren eines großen Caches benötigt Zeit und reduziert das Systemverhalten.

Bei einem Versuch, die Probleme weicher Fehler zu überwinden, wurden Cache-Speicher mit Paritätsbit- Fehlerschutzschemata entwickelt. Das U.S.-Patent Nummer 6,226,763 offenbart z. B. einen Cache-Speicher, in dem ein Paritätsbit Einträgen in dem Etikettenspeicher des Caches zugeordnet ist.

Obwohl ein derartiger Lösungsansatz robuster gegenüber weicheren Fehlern sein kann als die vorangehend erörterten Lösungsansätze des Stands der Technik, sind dieselben weiterhin anfällig für weiche Fehler, die in dem Datenspeicher auftreten.

Dementsprechend besteht ein Bedarf in der Technik nach verbesserten Techniken zum Schützen von Speicher-Caches vor weichen Fehlern.

Es ist die Aufgabe der vorliegenden Erfindung, einen Cache und ein Verfahren zum Schutz desselben vor Fehlern mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und einen Cache gemäß Anspruch 7 gelöst.

Gemäß einem Aspekt der Erfindung umfaßt ein Cache einen Datenspeicher und einen Etikettenspeicher. Jeder Eintrag in den Datenspeicher weist einen entsprechenden Eintrag in den Etikettenspeicher auf. Ein Paritätsbitspeicher speichert ein Paritätsbit für jeden Eintrag in den Datenspeicher und für jeden Eintrag in den Etikettenspeicher. Während eines Lesezyklus prüft die Cache-Steuerung des Caches das Paritätsbit den Etiketteneintrag und sollte ein Treffer angezeigt sein, prüft das Paritätsbit den entsprechenden Datenspeichereintrag. Sollten beide Paritätsprüfungen keinen Fehler anzeigen, wird der entsprechende Datenspeichereintrag wiedergewonnen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines bekannten Prozessors, der einen Cache, eine Cache-Steuerung und einen Systemspeicher aufweist;

Fig. 2 ein Blockdiagramm eines Prozessors, der einen Cache aufweist, der einen Schutz gegen weiche Fehler gemäß einem Ausführungsbeispiel der Erfindung implementiert;

Fig. 3 ein Flußdiagramm, das die Schritte darstellt, die durch die Cache-Steuerung aus Fig. 2 während eines Lesezyklus gemäß einem Ausführungsbeispiel der Erfindung implementiert werden.

Fig. 2 stellt einen Prozessor 12 dar, der mit einem Cache 10 gekoppelt ist, der einen Schutz vor weichen Fehlern aufweist. Obwohl die nachfolgende Erörterung davon ausgeht, daß der Cache 10 ein Ebene-Zwei-Cache ist, sind die Prinzipien der Erfindung gleichermaßen auf primäre Caches oder tertiäre oder höhere Caches anwendbar. Der Cache 10 umfaßt eine Datenspeicherung 55 und einen Etikettenspeicher 60. Obwohl dieselben separat gezeigt sind, können die Datenspeicherung 55 und der Etikettenspeicher 60 in einen einzelnen Speicher (nicht dargestellt) integriert sein. Da die Zugriffszeit des Caches 10 schneller ist als die Zugriffszeit des Systemspeichers 16, wenn der Prozessor 12 ein Lesen aus dem Systemspeicher 16 anfordert, prüft die Cache- Steuerung 18, um zu sehen, ob die angeforderten Daten in der Datenspeicherung 55 gespeichert sind. Wenn die Datenspeicherung 55 die angeforderten Daten enthält, wird dies allgemein als ein "Treffer" bezeichnet.

Fachleute auf dem Gebiet werden erkennen, daß die Datenspeicherung 55 in Cache-Zeilen organisiert ist, wobei jede derselben eine gewisse Anzahl von Bytes speichert. Wenn die Kapazität der Datenspeicherung 55 M Byte beträgt und jede Zeile N Byte speichert, ist die Anzahl von Zeilen M/N. In dem Fall eines Treffers, da die Cache-Speicherung 18 üblicherweise eine gesamte Cache-Zeile an den Prozessor 12 zurücksendet. Dementsprechend bestehen nur M/N Adressen für die Datenspeicherung, einer für jede Cache-Zeile. Diese Adressen werden auf die größere Kapazität eines Systemspeichers 16 abgebildet. Geeignete Abbildungstechniken umfassen direktes Abbilden, voll assoziatives Abbilden oder N-Wege eingestelltes assoziatives Abbilden. Unabhängig von der spezifischen Abbildungstechnik, die implementiert wird, bilden mehrere Speicherpositionen in dem Systemspeicher 16 ab oder verwenden die gleiche Position in dem Datenspeicher 55 gemeinschaftlich, da die Kapazität der Datenspeicherung 55 geringer ist als die des Systemspeichers 16. Um zu ermöglichen, daß die Cache-Steuerung 18 bestimmt, ob die angeforderten Daten aus dem Systemspeicher 16 sich in der Datenspeicherung 55 befinden, liefert der Etikettenspeicher 60 die Abbildung von einer Datenspeicherungs-Zeilenadresse auf die tatsächliche Adresse in dem Systemspeicher 16. Da die Datenspeicherung 55 M/N Zeilenadressen aufweist, weist der Etikettenspeicher 60 ebenfalls M/N entsprechende Adressen auf.

Dementsprechend, um zu bestimmen, ob ein Treffer existiert, untersucht die Cache-Steuerung 18 die angeforderte Systemspeicheradresse und bestimmt, welche Cache-Zeilenadresse in der Datenspeicherung 55 den angeforderten Daten entsprechen könnte, basierend auf der Implementierung der Systemspeicher-Zu-Datenspeicherung-Abbildung. Die Cache-Steuerung 18 überprüft dann die Inhalte des Etikettenspeichers 60 an dieser Cache-Zeilenadresse. Die Inhalte des Etikettenspeichers 60 bestimmen, welche Systemspeicherposition von den vielen, die diese Cache-Zeilenadresse gemeinschaftlich verwenden, auf dieser Cache-Zeile gespeichert ist. Sollten die Inhalte des Etikettenspeichers 16 einen Treffer anzeigen, wird die gesamte Cache-Zeile aus der Datenspeicherung wiedergewonnen und über den Systembus 14 zu dem Prozessor 12 transportiert, um einen Lesezyklus fertigzustellen.

Um einen Schutz vor weichen Fehlern bereitzustellen, ist jede Zeile in dem Etikettenspeicher 60 und der Datenspeicherung 55 einem oder mehreren Paritätsbits zugeordnet. Wenn ein einzelnes Paritätsbit verwendet wird, kann die Parität entweder gerade oder ungerade sein. Bezug nehmend nun auf Fig. 3 stellt ein Flußdiagramm die Schritte dar, die eine Cache-Steuerung 18 unternehmen kann, um diese Paritätsbits während eines Lesezyklus zu prüfen. Bei Schritt 80 bestimmt ein Cache-Steuerung 18 die Cache- Zeilenadresse, die der angeforderten Systemspeicheradresse entspricht. Bei Schritt 85 überprüft die Cache-Speicherung 18 die/das Paritätsbit/s, das/die dem Etiketteneintrag zugeordnet ist/sind, der die Cache-Zeilenadresse in dem Etikettenspeicher 60 aufweist. Wenn die Prüfung der Etikettenparitätsbits anzeigt, daß ein Fehler in dem Etikett vorliegt, erklärt die Cache-Steuerung 18 den Cache-Eintrag an der bestimmten Cache-Zeilenadresse für ungültig und erklärt bei Schritt 90 einen Fehlgriff. Umgekehrt, wenn die Prüfung der Etikettenparitätsbits keinen Fehler in dem Etikett anzeigt, bestimmt die Cache-Steuerung 18, ob bei Schritt 95 ein Treffer erfolgt, durch Vergleichen der angeforderten Systemspeicheradresse mit den Inhalten des Etiketts. Sollte der Vergleich anzeigen, daß die Cache- Zeile die angeforderten Systemspeicherdaten nicht enthält, erklärt die Cache-Steuerung 18 bei Schritt 100 einen Fehlgriff. Umgekehrt, falls der Vergleich anzeigen sollte, daß die Cache-Zeile die angeforderten Systemspeicherdaten enthält, überprüft die Steuerung 18 bei Schritt 105 die Datenparitätsbits, die der Cache-Zeilenadresse in der Datenspeicherung 55 zugeordnet sind. Wenn die Datenparitätsbits einen Fehler in der Datenspeicherung 55 anzeigen, erklärt die Cache-Steuerung 18 die Cache-Zeile an der bestimmten Cache-Zeilenadresse für ungültig und erklärt bei Schritt 110 einen Fehlgriff. Umgekehrt, sollten die Datenparitätsbits keinen Fehler anzeigen, gewinnt die Cache- Steuerung 18 den Dateneintrag an der bestimmten Cache- Zeilenadresse bei Schritt 115 wieder. Da ein Treffer erklärt wurde, wird das entsprechende Lesen aus dem Systemspeicher 16 abgebrochen. Wäre jedoch ein Fehlgriff erklärt worden, würde das entsprechende Lesen aus dem Systemspeicher fortgesetzt und schließlich die angeforderten Daten über den Systembus 14 zu dem Prozessor 12 zurückgesendet werden. So wie bei der Datenspeicherung 55 wird ein Stück oder eine Zeile von Daten der selben Länge wie der Cache- Zeile aus dem Systemspeicher 16 wiedergewonnen, und nicht ein einzelnes Datenbyte an der gewünschten Adresse zurückgesendet. Fachleute auf dem Gebiet werden erkennen, daß das in Fig. 3 dargestellte Verfahren vollständig in der Hardware implementiert werden kann und keine Firmwareunterstützung benötigt. Alternativ kann das Verfahren ebenfalls unter Verwendung von Softwareunterstützung implementiert werden.

Im Fall eines Fehlgriffs bei einem der Schritte 90, 100 oder 110 schreibt die Cache-Steuerung 18 die Datenzeile, die aus dem Systemspeicher 16 wiedergewonnen wurde, in den Cache 10. Die Cache-Steuerung 18 bestimmt, in welcher Cache-Zeilenadresse die wiedergewonnene Datenzeile gespeichert werden soll, abhängig von der bestimmten Abbildungstechnik, die implementiert ist. Zusätzlich dazu erzeugt die Cache-Steuerung 18 die Etikettenadresse, die an der selben Adresse gespeichert ist, wie die Cache-Zeilenadresse in dem Etikettenspeicher 60. Die Cache-Steuerung 18 koordiniert ferner das Schreiben der zugeordneten Paritätsbits, die durch einen Paritätsbiterzeuger 120 erzeugt werden. Der Paritätsbiterzeuger 120 erzeugt die Paritätsbits, wie durch das bestimmte Paritätsschema bestimmt wird, das implementiert ist. Sogar wenn die Parität ausgewählt ist, zählt der Paritätsbiterzeuger 120 z. B. die Anzahl von "Eins"-Bits in der wiedergewonnenen Datenzeile. Wenn die Anzahl von "Eins"-Bits ungerade ist, wäre das zugeordnete Paritätsbit "Eins". Umgekehrt, wenn die Anzahl von "Eins"-Bits gerade wäre, wäre das zugeordnete Paritätsbit "Null". Falls eine ungerade Parität ausgewählt wird, wäre das zugeordnete Paritätsbit das Kompliment des Gerade-Parität-Bits. Es wird darauf hingewiesen, daß ein einzelnes Paritätsbit für die kombinierte Etiketten- und Daten-Parität verwendet werden könnte. Bei einem derartigen Ausführungsbeispiel werden die Paritätsbits basierend sowohl auf der wiedergewonnenen Datenzeile als auch dem Etikett erzeugt. Diese kombinierten Paritätsbits könnten entweder in der Datenspeicherung 55 oder dem Etikettenspeicher 60 gespeichert sein.

Die Datenspeicherung 55 kann entweder als eine Durchschreibe- oder eine Zurückschreibe-Datenspeicherung konfiguriert sein, derart, daß nicht nur Gelesenes aus dem Systemspeicher 16 in dem Cache gespeichert wird, sondern ferner Geschriebenes in den Systemspeicher 16 in dem Cache- Speicher gespeichert wird. Bei einer Durchschreibekonfiguration schreibt jeder Schreibzyklus in den Systemspeicher 16 in eine Cache-Speicherposition Daten sowohl in die Datenspeicherung 55 als auch den Systemspeicher 16. Bei einer Zurückschreibekonfiguration schreibt die Cache- Steuerung in die Datenspeicherung 55, aber der Systemspeicher 18 wird nicht aktualisiert. Sollte die Adresse in der Datenspeicherung 55, die die geschriebenen Daten speichert, wiederverwendet werden müssen, wird die Datenzeile an dieser Adresse in den Systemspeicher 16 "zurückgeschrieben". Bis das Zurückschreiben eintritt unterscheidet sich der im Cache gespeicherte Eintrag an einer derartigen Position von den entsprechenden Daten, die in dem Systemspeicher 16 gespeichert sind. Üblicherweise ist ein "Bit mit modifiziertem Speicherinhalt" jeder Zeile in der Datenspeicherung 55 zugeordnet, um anzuzeigen, ob die in den Cache gespeicherten Daten die gleichen sind wie die entsprechenden Daten, die in dem Systemspeicher 16 gespeichert sind. Um den Systemspeicher 16 aktualisiert zu halten, kann die Cache-Steuerung 18 die Datenspeicherung 55 durch Zurückschreiben aller Datenzeilen, deren Bits mit modifiziertem Speicherinhalt anzeigen, daß die entsprechenden Daten, die in dem Systemspeicher 16 gespeichert sind, unterschiedlich sind, periodisch "leeren". Es wird darauf hingewiesen, daß ein Paritätsbitlösungsansatz zum Schützen gegen weiche Fehler von der Integrität der Daten abhängt, die in dem Systemspeicher 16 gespeichert sind. Dementsprechend kann die Datenspeicherung 55 als ein Durchschreibespeicher oder ein Zurückschreibespeicher mit einem Zeitablaufentleerungs- Zyklus konfiguriert sein, um die Integrität des Systemspeichers 16 beizubehalten. Nach jedem Entleerungszyklus würde eine Zeitablaufperiode erneut beginnen, woraufhin die Datenspeicherung 55 wiederum geleert wird, nachdem die Zeitablaufperiode abgelaufen ist.


Anspruch[de]
  1. 1. Verfahren zum Schutz vor Fehlern eines Cache-Speichers (10), bei dem jeder Eintrag in dem Etikettenspeicher (60) und einer Datenspeicherung (55) innerhalb des Cache-Speichers (10) einem Paritätsbit zugeordnet ist, das folgende Schritte aufweist:
    1. a) Liefern einer Leseanforderung an einen Systemspeicher (16), der dem Cache-Speicher (10) zugeordnet ist, wobei die Leseanforderung mit einem Eintrag in dem Etikettenspeicher (60) und der Datenspeicherung (55) korreliert ist;
    2. b) Überprüfen des Paritätsbits, das dem korrelierten Eintrag in dem Etikettenspeicher (60) zugeordnet ist, und des Paritätsbits, das dem korrelierten Eintrag in der Datenspeicherung (55) zugeordnet ist; und
    3. c) wenn entweder Handlung (a) oder Handlung (b) einen Fehler in dem entsprechenden, korrelierten Eintrag anzeigen, Erklären eines Fehlgriffs.
  2. 2. Verfahren gemäß Anspruch 1, bei dem der Cache-Speicher (10) ein Zweite-Ebene-Cache ist.
  3. 3. Verfahren gemäß Anspruch 1 oder 2, das ferner das Ungültig-Erklären des korrelierten Eintrags in der Datenspeicherung (55) aufweist, wenn ein Fehlgriff bei Handlung (c) erklärt wird.
  4. 4. Verfahren gemäß Anspruch 3, bei dem Handlung (b) ferner folgende Schritte aufweist:

    Überprüfen des Paritätsbits, das dem korrelierten Eintrag in dem Etikettenspeicher (60) zugeordnet ist; und

    wenn das Paritätsbit, das dem korrelierten Eintrag in dem Etikettenspeicher (60) zugeordnet ist, keinen Fehler anzeigt:

    Bestimmen, ob der korrelierte Eintrag in dem Etikettenspeicher (60) einen Treffer anzeigt; und

    wenn ein Treffer auftritt, Überprüfen des Paritätsbits, das dem korrelierten Eintrag in der Datenspeicherung (55) zugeordnet ist.
  5. 5. Verfahren gemäß Anspruch 4, das ferner folgenden Schritt aufweist:

    wenn das Paritätsbit, das dem korrelierten Eintrag in der Datenspeicherung (55) zugeordnet ist, keinen Fehler anzeigt, Wiedergewinnen des korrelierten Eintrags aus der Datenspeicherung (55).
  6. 6. Verfahren gemäß Anspruch 5, bei dem die Handlung des Wiedergewinnens des korrelierten Eintrags aus der Datenspeicherung (55) das Wiedergewinnen der Datenzeile aufweist, die den korrelierten Eintrag enthält.
  7. 7. Cache, der folgende Merkmale aufweist:

    eine Datenspeicherung (55);

    einen Etikettenspeicher (60); und

    einen Paritätsbitspeicher, der konfiguriert ist, um ein Paritätsbit für jeden Eintrag in der Datenspeicherung (55) und für jeden Eintrag in dem Etikettenspeicher (60) zu speichern.
  8. 8. Cache gemäß Anspruch 7, bei dem jeder Eintrag in die Datenspeicherung (55) einen entsprechenden Eintrag in den Etikettenspeicher (60) aufweist, und bei dem das Paritätsbit, das für jeden Eintrag in die Datenspeicherung gespeichert ist, unabhängig von dem Paritätsbit für den entsprechenden Eintrag in dem Etikettenspeicher (60) ist.
  9. 9. Cache gemäß Anspruch 7 oder 8, bei dem jeder Eintrag in die Datenspeicherung (55) einen entsprechenden Eintrag in den Etikettenspeicher aufweist und bei dem der Paritätsbitspeicher konfiguriert ist, um ein einzelnes Paritätsbit für jeden Datenspeicherungseintrag und dessen entsprechenden Etikettenspeichereintrag zu speichern.
  10. 10. Cache gemäß einem der Ansprüche 7 bis 9, wobei der Cache als ein Durchschreibe-Cache konfiguriert ist.
  11. 11. Cache gemäß einem der Ansprüche 7 bis 10, wobei der Cache als ein Zurückschreibe-Cache mit einer Zeitablaufentleerung konfiguriert ist.
  12. 12. Cache gemäß einem der Ansprüche 7 bis 11, bei dem der Paritätsbitspeicher ein einzelnes Paritätsbit für jede Cache-Zeile in der Datenspeicherung speichert.






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