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Dokumentenidentifikation DE69626900T2 11.09.2003
EP-Veröffentlichungsnummer 0756283
Titel Multitordirektzugriffspeicher
Anmelder Nortel Networks Ltd., St. Laurent, Quebec, CA
Erfinder Gibson, Garnett Frederic, Nepean, K2G 5V5, CA;
Wood, Steven William Wood, Kanata, K2M 1W5, CA
Vertreter G. Koch und Kollegen, 80339 München
DE-Aktenzeichen 69626900
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 26.07.1996
EP-Aktenzeichen 963055231
EP-Offenlegungsdatum 29.01.1997
EP date of grant 26.03.2003
Veröffentlichungstag im Patentblatt 11.09.2003
IPC-Hauptklasse G11C 8/00

Beschreibung[de]
Technisches Gebiet

Die vorliegende Erfindung bezieht sich auf einen Mehr-Tor- oder Mehr-Port- Direktzugriffsspeicher.

Hintergrund des Standes der Technik

Gut bekannte RAM's (Speicher mit wahlfreiem oder Direktzugriff) weisen zumindest ein Adressen-Tor oder einen Adressen-Port auf und schließen Speicherelemente (Kernzellen) ein. In einer Veröffentlichung von A. L. Silburt et al. mit dem Titel "A 180-MHz 0,8-um BiCMOS Modular Memory Family of DRAM and Multiport SRAM", IEEE Journal of Solid-State Circuits, Bd. 28, Nr. 3, März 1993, Seiten 222, zeigt auf den Seiten 227 und 228 verschiedene RAM-Kernzellen.

Es ist ein Problem, eine praktisch einsetzbare, eine hohe Geschwindigkeit und niedrige Leistung aufweisende und flächeneffiziente Kernzelle zu entwickeln, um mehrfache Tore oder Ports zu unterstützen (beispielsweise einen einzelnen Hochgeschwindigkeits-Schreib-Port und vier Hochgeschwindigkeits-Lese-Ports).

In einer Veröffentlichung von G. Gerosa et al mit dem Titel "A 2,2 W, 80 Mhz Superscalar RISC Microprocessor", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 12, Dezember 1994, Seite 1440, ist auf Seite 1447 ein RAM-Speicherelement mit einer Eintakt-Schreibzugrifts-Struktur gezeigt. Die offenbarte Struktur von fünf Ports (ein Schreib-Port und vier Lese-Ports), schließt eine Vielzahl von Transistor-Stapeln ein, die mit jeweiligen Bitleitungen verbunden sind. Jeder Transistor-Stapel weist obere und untere MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren) auf. Die Drain-Source-Kreise der oberen und unteren MOSFETs sind in Serie geschaltet. Die GATE-Elektroden der unteren MOSFETs sind mit jeweiligen Lese-Port- Leitungen verbunden. Die Gate-Elektroden aller oberen MOSFET's sind parallel miteinander und mit der Kernzelle verbunden. Dies führt zu einer unnötigen Belastung auf der Bitleitung, weil die gesamte MOSFET-Kanal-Kapazität und die interne Diffusions-Kapazität des oberen MOSFET in dem Stapel zu der Bitleitungs- Last für jede Zelle hinzuaddiert wird, die Daten speichert, die die GATE-Elektrode des oberen MOSFETs auf einen "hohen" Pegel setzen. Dies kann bis zu einer Verdopplung der Bitleitungs-Last führen, was zu einer beträchtlich verringerten Betriebsleistung führt. Weiterhin verwendet die in der Veröffentlichung beschriebene Realisierung lediglich einen Eintakt-Lesezugriff, was für alle mit Ausnahme der kleinsten Speicher zu einem beträchtlichen schlechteren Lese-Betriebsverhalten führen kann.

Das US-Patent 5,404,455 auf den Namen von D. F. Daly et al vom 4. April 1995 offenbart ein TDM (Zeit-Multiplex-Schema) für die abwechselnde Kommunikation zwischen zwei RAM's. In einer Veröffentlichung von C. Ohno mit dem Titel "Self- Timed RAM: STRAM", FUJITSU Sci. Tech. J., 24, 4. Dezember 1988, Seite 293, zeigt einen eigen-zeitgesteuerten RAM, der einen synchronen Betrieb und einen auf dem Chip angeordneten Schreibimpulsgenerator aufweist.

Das Problem besteht in der Entwicklung einer praktisch ausführbaren Lese-Port- Struktur mit hoher Geschwindigkeit, niedriger Leistung und großer Flächeneffizienz, die mehrfache (beispielsweise acht) Direktzugriffs-Lesevorgänge pro Taktzyklus ermöglicht. Die geradlinige Realisierung von mehrfachen physikalischen Ports über den Speicher hinweg würde ungeheuer kompliziert und wenig wirkungsvoll sein.

In einer Veröffentlichung von F. E. Barber et al. "A 2K x 9 Dual Port Memory", ISSCC Dig. Tech. Papers, February 1985, Seiten 44-45 und in einer Veröffentlichung von F. E. Barber et al "A 200 ns 512 · 10 DUAL PORT RAM", Proc. Electron. Conf., Bd. 36, Oktober 1982, Seiten 380-382 ist ein Ein-Port-RAM mit zwei asynchronen Adressen-, Daten- und Steuer-Schnittstellen offenbart. Die Zeitsteuerung wird durch eine Schlichtung zwischen Adressen-Zwischenspeicher-Freigabesignalen gesteuert. Ein Speicherzugriff von Port A wird dadurch eingeleitet, daß das Adressen- Zwischenspeicher-Freigabesignal am Port A auf einen "niedrigen" Pegel gebracht wird, ein Zugriff vom Port B wird dadurch eingeleitet, daß das Adressen- Zwischenspeicher-Freigabesignal an Port B auf einen "niedrigen" Pegel gebracht wird. Wenn der Port B einen Zugriff auf den Speicher auszuführen versucht, während der Port A aktiv einen Zugriff auf den Speicher ausführt, so verzögert eine Schlichtungs-Schaltung den Zugriff durch den Port B, bis der Zugriff durch den Port A abgeschlossen ist. In dem RAM werden asynchrone Freigabesignale zur Einleitung des Speicherzugriffs verwendet.

In einer Veröffentlichung von T. Matsumura et al "Pipelined, Time-Sharing Access Technique for a Highly Integrated Multi-Port Memory", Symp. VLSI Circuits Dig. Tech. Papers, Juni 1990, Seiten 107-108 und in einer Veröffentlichung von K. Endo et al "Pipelined, Time-Sharing Access Technique for an Integrated Multiport Memory", IEEE, J. Solid-State Circuits, Bd. 26, Nr. 4, Seiten 549-554, April 1991 werden ein Dual-Port-Speicher bezüglich eines gemeinsamen Taktes (CLK) beschrieben, der durch gemeinsame Schreibfreigabe- (WE)- und Chip-Auswahl- (CS)-Eingänge gesteuert ist. In gleicher Weise sind die Ports 2 und 3 synchron bezüglich gemeinsamer Takt- und Steuereingänge. Alle Eingänge für die Ports 0/1 werden an einer Anstiegs-CLK-Flanke des Port- 0/1-Takteingangs zwischengespeichert. Alle Eingänge für die Ports 2/3 werden an der Anstiegs-CLK-Flanke des Port-2/3 -Takteingangs zwischengespeichert. Port-Paare 0/1 und 2/3 werden durch ihre jeweiligen Takteingänge zeitmultiplexiert. Der Port 0 Zugriff ist aktiv, wenn der CLK-Eingang für die Ports 0/1 einen hohen Pegel aufweist, der Port 1 ist aktiv, wenn der gleiche Takteingang niedrig ist. In ähnlicher Weise ist der Port 2 aktiv, wenn die CLK-Eingänge für die Ports 2/3 einen hohen Pegel aufweisen, und der Port 3 ist aktiv, wenn der gleiche Takteingang niedrig ist. Ausgangsdaten werden dann in einem Pipeline-Zyklus zeitlich nachgesteuert und dann an die Ausgänge bezüglich der jeweiligen Takt-Anstiegs-Flanke geliefert. Es wird eine synchrone Zeitteilungs-Zugriffstechnik beschrieben, die von dem Takt- Tastverhältnis (Dauer der Taktperiode mit hohem und niedrigem Pegel) abhängt, wobei eine Hälfte der Speicherzugriffe erfolgt, während der Takt einen hohen Pegel aufweist, während die andere Hälfte auftritt, wenn der Takt einen niedrigen Pegel aufweist.

Die US 5,590,087 offenbart ein Mehr-Port-Speicherbauteil. Das Bauteil wird so betrieben, daß Speicherzellen-Stabilitätsprobleme durch einseitiges Isolieren von Speicherzellen des Bauteils beseitigt werden. Die Bauteile haben einen Einzelanschluß-Schreibzugriffs-Port und ein Signal wird nur zu einem Anschluß des Speicherelements jeder Speicherzelle geschrieben.

Die EP-0468453 offenbart einen Mehr-Port-Cache-Speicher zum unabhängigen Austausch von Daten oder Befehlen mit einer Vielzahl von arithmetischen Schaltungen entsprechend der Ladebefehle oder der Speicherbefehle, die von der CPU geliefert werden. Der Mehr-Port-Cache-Speicher hat einen differentiellen Schreibzugriffsanschluß, wobei entgegengesetzte Signale an einem ersten Anschluß des Speicherelements und an einem zweiten Anschluß des Speicherelements an zwei differentiellen Bitleitungen zugeführt werden. Der Speicher ist so konstruiert, daß die Lese- und Schreibfähigkeit durch diese differentiellen Leitungen sichergestellt ist, was im Gegensatz zu Signalen steht, die von einer Eingangs-/Ausgangs-Schaltung erzeugt werden, die sich außerhalb der Speicherzelle befindet.

Zusammenfassung der Erfindung

Es ist ein Ziel der vorliegenden Erfindung, einen verbesserten Mehr-Port-RAM- (Direktzugriffsspeicher) zu schaffen.

Gemäß der vorliegenden Erfindung wird ein Mehr-Port-RAM (Direktzugriffsspeicher) mit einer Matrix von RAM-Zellen geschaffen, wobei jede RAM-Zelle folgendes umfaßt:

zumindest einen Schreibzugriffs-Port, dem ein Schreib-Bitleitungssignal zugeführt wird;

zumindest einen differentiellen indirekten Lesezugriffs-Port;

ein Speicherelement mit ersten und zweiten Daten-Eingangs-/Ausgangs- Anschlüssen zum Speichern von Binärdaten; und

Bitleitungs-Invertierungsschaltungen mit zumindest einem Transistor, der mit der Schreib-Bitleitung derart gekoppelt ist, daß der Transistor durch ein einen hohen Pegel aufweisendes Schreib-Bitleitungssignal eingeschaltet wird, um ein heruntergezogenes Schreib-Bitleitungssignal zu liefern, wobei das einen hohen Pegel aufweisende Schreib-Bitleitungssignal mit dem ersten Daten-Eingangs- /Ausgangs-Anschluß gekoppelt ist, und das heruntergezogene Schreib- Bitleitungssignal mit dem zweiten Daten-Eingangs-/Ausgangs-Anschluß gekoppelt ist.

Ein Eintakt-Schreibzugriffs-Port ist wünschenswert, um die Schreibleistung zu verringern, und dies kann beispielsweise 50% der Schreib-Bitleitungen von der Kernmatrix verglichen mit traditionellen differentiellen Schreibeingängen beseitigen, während die sich bei differentiellen Schreibvorgängen ergebende Geschwindigkeit beibehalten wird.

In einem Beispiel des Mehr-Port-RAM ist der Transistor der Bitleitungs- Invertierungsschaltung ein erster Feldeffekttransistor (FET), und die Bitleitungs-Invertierungsschaltung umfaßt weiterhin einen zweiten FET, worin

der erste FET mit seinen Drain- und Source-Elektroden mit Masse und dem zweiten FET verbunden ist, wobei der erste FET durch ein Signal an der Schreib- Bitleitung gategesteuert wird,

der zweite FET mit dem zweiten Daten-Eingangs-/Ausgangs-Anschluß und dem ersten FET verbunden ist, wobei der zweite FET durch ein Signal an einer Wort-Schreibleitung gategesteuert wird.

Vorzugsweise wird das Schreib-Bitleitungssignal (blw) mit dem ersten Daten-Eingangs-/Ausgangs-Anschluß über einen Transistor gekoppelt, der durch ein Signal an einer Wort-Schreibleitung torgesteuert wird.

Die Kernzelle kann eine dynamische Direktzugriffs-Speicherzelle oder eine statische Direktzugriffs-Speicherzelle sein.

Kurze Beschreibung der Zeichnungen

Eine Ausführungsform der vorliegenden Erfindung wird nunmehr in Form eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:

Fig. 1 die Struktur der Fig. 1A bis 1D zeigt, die einen Mehr-Port- RAM-(Direktzugriffsspeicher) gemäß einer Ausführungsform der vorliegenden Erfindung zeigen,

Fig. 1A ein Blockschaltbild einer X-Adressenschaltung und einer Reihen- Dekodierschaltung ist, die in dem Mehr-Port-RAM enthalten sind,

Fig. 1B ein Blockschaltbild einer Mehr-Port-Kernzellenmatrix ist, die in dem Mehr-Port-RAM enthalten ist,

Fig. 1C ein Blockschaltbild einer Y-Adressenschaltung, einer Spalten- Dekodierschaltung und eines Taktgenerators ist, die in dem Mehr-Port-RAM enthalten sind,

Fig. 1D ein Blockschaltbild einer Bitleitungs-Zugriffsschaltung und einer Daten-Ausgangsschaltung ist, die in dem Mehr-Port-RAM enthalten sind,

Fig. 2 ein ausführliches Schaltbild einer RAM-Zelle ist, die in der Mehr- Port-Kernzellenmatrix nach Fig. 1 B enthalten ist,

Fig. 3 ein ausführliches Schaltbild eines Zwischenspeichers ist, der in der RAM-Zelle nach Fig. 2 enthalten ist,

Fig. 4 ein ausführliches Blockschaltbild des in Fig. 1C gezeigten Taktgenerators ist,

Fig. 5 ein ausführliches Schaltbild der in Fig. 4 gezeigten Rücksetzgeneratoren ist,

Fig. 6 ein Zeitdiagramm ist, das die Betriebsweise der in Fig. 2 gezeigten RAM-Zelle erläutert, und

Fig. 7 ein Zeitdiagramm ist, das die Betriebsweise des Mehr-Port-RAM erläutert.

Ausführliche Beschreibung 1. Gesamtstruktur einer Ausführungsform des RAM

Die Gesamtstruktur eines Mehr-Port-RAM (Direktzugriffsspeichers) einer Ausführungsform gemäß der vorliegenden Erfindung wird nunmehr beschrieben.

Gemäß den Fig. 1A bis 1D hat ein Mehr-Port-RAM eine Kernzellenmatrix 110 von m (= 48) Reihen mal n (= 64) Spalten, mit einem Schreib-Port oder -Tor und vier Lese-Ports oder -Toren. Die Kernzellenmatrix 110 ist mit Wortleitungen 112 und Bitleitungen 114 verbunden. Steuerschaltungen für den Schreib-Port sind nicht gezeigt. Jede RAM-Zelle der Kernzellenmatrix 110 hat ein dynamisches oder statisches Speicherelement. Die Wortleitungen 112 sind mit der Reihen- Dekodierschaltung 116 verbunden. Die Adresse, die die Kernzelle zum Lesen von Daten in der Kernzellenmatrix 110 identifiziert, wird durch X- und Y-Adressensignale bestimmt, die von einer Reihen-Dekodierschaltung 116 bzw. einer Spalten- Dekodierschaltung 118 geliefert werden.

Die Reihen-Dekodierschaltung 116 weist 192 Reihen-Dekodierer (4 Ports pro Reihe, 48 Reihen) auf. Die Bitleitungen 114 sind mit einer Bitleitungs- Zugriffsschaltung 120 verbunden, die 256 Spalten-Zugriffsschaltungen (4 Ports pro Spalte, 64 Spalten, 8 Spalten pro Bit, 4 Datenbusse pro Bit) aufweist. Die Adressen-Daten sind in einem Adressensignal enthalten, das an einem Adressen- Eingangsbus 122 anliegt, wobei das Adressensignal X- und Y-Adressen-Daten hat. Der Adressen-Eingangsbus 122 ist ein 8 Port · 9-Bit-Adressen-Eingangsbus. Die 8 Ports sind durch "a" bis "h" dargestellt. Die Y-Adressen-Daten werden einer Y- Adressenschaltung 124 über einen 8-Port- (Ports a-h) · 3 Bit (Bits 0-2)-Bus zugeführt. Die X-Adressen-Daten werden einer X-Adressenschaltung 126 über einen 8-Port- (Ports a-h) · 6 Bit (Bits 3-8)-Bus zugeführt.

Die Y-Adressenschaltung 124 weist 24 Y-Adressenregister (3 Y-Adressen-Eingänge pro Port, 8 Ports) auf. Die X-Adressenschaltung 126 weist 48 X-Adressenregister und Vor-Dekodierer (8 Ports, 6 X-Adressen-Eingänge pro Port; 2-auf-4 Vor- Dekodierung pro Port) auf. Die X-Adressenschaltung 126 ist mit der Reihen- Dekodierschaltung 116 über einen vordekodierten Reihen-Adressen-Bus 128 verbunden. Die Y-Adressenschaltung 124 ist über einen Spalten-Adressenbus 130 mit der Spalten-Dekodierschaltung 118 verbunden, die mit der Bitleitungs- Zugriffsschaltung 120 über einen dekodierten Spalten-Adressen-Bus 132 verbunden ist, der dekodierte Y-Adressenleitungen hat. Die Spalten-Dekodierschaltung 118 weist 32 Spalten-Dekodierer (8 pro Port, 4 Port-Paare (a/e, b/f, c/g, d/h), 3-auf-8 Dekodierung pro Port-Paar) auf.

Die Zeitsteuerung der Adressierung wird durch einen Taktgenerator 134 gesteuert, der eine eigen-zeitgesteuerte Zeitmultiplex-Steuerschaltung ist. Eine Takt- Eingangsleitung 136, der ein Systemtaktsignal ck von einer (nicht gezeigten) Taktquelle zugeführt wird, ist mit dem Taktgenerator 134 verbunden. Weiterhin ist eine Betriebsart-Leitung 138, der ein Eigen-Zeitsteuerungs-Übersteuerungs- Betriebsart-Signal stov einer (nicht gezeigten) Signalquelle zugeführt wird, mit dem Taktgenerator 134 verbunden. Der Taktgenerator 134 erzeugt Taktsignale mit zwei Phasen φ1 und φ2 und verdoppelt die Frequenz des Taktsignals durch Multiplexieren. Multiplex-Steuertaktsignale crx1 und crx2 von dem Taktgenerator 134 werden der Reihen-Dekodier-Schaltung 116 über Multiplex-Taktleitungen 140 bzw. 142 zugeführt. Schnittstellen-Taktsignale cri1 und cri2 von dem Taktgenerator 134 werden sowohl der Y-Adressenschaltung 124 als auch der X-Adressenschaltung 126 über Schnittstellen-Taktleitungen 144 bzw. 146 zugeführt. Multiplex- Steuertaktsignale cry1 und cry2 von dem Taktgenerator 134 werden der Spalten- Dekodier-Schaltung 118 über Multiplex-Taktleitungen 148 bzw. 150 zugeführt.

Ein φ1-Vorlade-Taktsignal crp1 und ein φ2-Vorlade-Taktsignal crp2 werden von dem Taktgenerator 134 an die Bitleitungs-Zugriffsschaltung 120 über Vorlade- Leitungen 152 bzw. 154 geliefert. Ein φ1-Meßverstärker-Zwischenspeicher-Taktsignal crl1, ein φ2-Meßverstärker-Zwischenspeicher-Taktsignal crl2 und ein Ausgangsregister-Taktsignal crq werden von dem Taktgenerator 134 einer Daten- Ausgangsschaltung 156 über eine Meß-Taktleitung 158, eine Meß-Taktleitung 160 bzw. eine Register-Taktleitung 162 zugeführt. Die Daten-Ausgangsschaltung 156 weist 64 Meßverstärker (8 pro Ausgangs-Port, 8 Ausgangs-Ports) auf und ist, mit einem 8 Port · 8 Bit-Daten-Ausgangs- Bus verbunden. Die Datenbusse 164 von der Bitleitungs-Zugriffs-Schaltung 120 sind mit der Daten-Ausgangsschaltung 156 verbunden.

II. Ausführliche Struktur der Schaltungen des RAM

Die folgende Beschreibung nimmt aus Gründen der Einfachheit und lediglich als Beispiel an, daß die genannten FET's (Feldeffekt-Transistoren) MOSFETs (Metalloxid-Halbleiter-FET's) sind, und daß eine Versorgungsspannung +Vcc gleich + 5,0 Volt ist.

(i) Mehr-Port-RAM-Zellenmatrix

Die Mehr-Port-RAM-Zellenmatrix, die in Fig. 1B gezeigt ist, wird nunmehr beschrieben. Jede RAM-Zelle der Mehr-Port-RAM-Zellenmatrix besteht aus vier differenziellen Lese-Ports mit einem indirekten Datenzugriff über gate-gesteuerte, die Bit-Leitungen herunterziehenden Transistoren, und einem Eintakt-Nur-Schreib- Port, mit einer örtlichen Bitleitungs-Invertierung, um einen pseudo-differenziellen Schreibzugriff zu erzielen.

Jede RAM-Zelle der Mehr-Port-RAM-Zellenmatrix weist ein Fünf-Port- Speicherelement (Kernzelle) auf und schließt einen Schreib-Port und vier differentielle Lese-Ports mit indirektem Datenzugriff ein. Die RAM-Zelle schließt einen Signalspeicher 210 ein, der zwei Inverter 211 und 212 aufweist. Jeder der Inverter 211 und 212 weist einen CMOS- (komplementären MOS-) Inverter auf. Die Eingangs- und Ausgangs-Anschlüsse des Inverters 211 sind mit den Ausgangs- bzw. Eingangs-Anschlüssen des Inverters 212 verbunden.

Die Source-Elektrode eines FET 214 ist mit der Drain-Elektrode eines FET 216 verbunden und die Source-Elektrode eines FET 218 ist mit der Drain-Elektrode eines FET 220 verbunden. In ähnlicher Weise ist die Source-Elektrode eines FET 222 mit der Drain-Elektrode eines FET 224 verbunden, und die Source-Elektrode eines FET 226 ist mit der Drain-Elektrode eines FET 228 verbunden. Die Source- Elektrode eines FET 230 ist mit der Drain-Elektrode eines FET 232 verbunden, und die Source-Elektrode eines FET 234 ist mit der Drain-Elektrode eines FET 236 verbunden. Die Source-Electrode eines FET 238 ist mit der Drain-Elektrode eines FET 240 verbunden, und die Source-Elektrode eines FET 242 ist mit der Drain- Elektrode eines FET 244 verbunden.

Der Ausgangs-Anschluß des Inverters 211 und der Eingangs-Anschluß des Inverters 212 sind mit den Gate-Elektroden der FET's 216, 224, 232 und 240 und der Drain-Elektrode eines FET 246 verbunden. Der Eingangs-Anschluß des Inverters 211 und der Ausgangs-Anschluß des Inverters 212 sind mit den Gate- Elektroden der FET's 220, 228, 236 und 244 und der Drain-Elektrode eines FET 248 verbunden, dessen Source-Elektrode mit der Drain-Elektrode eines FET 250 verbunden ist. Die Source-Elektroden der FET's 216, 220, 224, 228, 232, 236, 240, 244 und 250 sind mit dem Masseanschluß verbunden.

Die Gate-Elektroden der FET's 246 und 248 sind mit einer Leitung 252 verbunden, an der ein Schreib-Wort-Leitungssignal wlw anliegt. Die Gate-Elektrode des FET 250 und die Source-Elektrode des FET 246 sind mit einer Leitung 254 verbunden, an der ein Schreib-Bitleitungssignal blw, das eine Daten-"Null"- oder -"Eins" darstellt, anliegt.

Eine Leitung 256, an der ein Wort-Leitungs-Lesesignal wlra anliegt, ist mit den Gate-Elektroden der FET's 214 und 218 verbunden. Eine Leitung 258, an der ein Wort-Leitungs-Lesesignal wlrb anliegt, ist mit den Gate-Elektroden der FET's 222 und 226 verbunden. Eine Leitung 260, an der ein Wort-Leitungs-Lesesignal wlrc anliegt, ist mit den Gate-Elektroden der FETs 230 und 234 verbunden. Eine Leitung 262, an der ein Wort-Leitungs-Lesesignal wlrd anliegt, ist mit den Gate-Elektroden der FET's 238 und 242 verbunden.

Die Drain-Elektroden der FET's 218, 226, 234 und 242 sind mit Bitleitungen 264, 266, 268 bzw. 270 verbunden, an denen Lese-Bitleitungssignale blra, blrb, blrc und blrd anliegen. Die Drain-Elektroden der FET's 214, 222, 230 und 238 sind mit Bitleitungen 272, 274, 276 bzw. 278 verbunden, an denen Lese-Bitleitungssignale blrna, blmb, blrnc und blrnd anliegen. Die Bitleitungen 264 und 272, 266 und 274, 268 und 276, 270 und 278 sind Paare von Bitleitungen, und auf den jeweiligen Paaren sind die Lese-Bitleitungssignale blra und blrna, blrb und blrnb, blrc und blrnc und blrd und blrnd, die Differenzsignale sind, vorhanden.

Fig. 3 zeigt eine Einzelheit des Signalspeichers 210 der Mehr-Port-RAM- Zellenmatrix. Der Signalspeicher 210 ist ein gut bekanntes RAM-Speicherelement, das zwei CMOS-Inverter einschließt. In Fig. 3 sind die Drainelektroden eines P- Kanal-FET 280 (ein Lastbauteil) und eines N-Kanal-FET 282 (ein Ansteuerbauteil), die einen CMOS-Inverter bilden, mit den Gate-Elektroden eines P-Kanal-FET 284 (ein Lastbauteil) und eines N-Kanal-FET 286 (ein Ansteuerbauteil) verbunden, die den anderen CMOS-Inverter bilden. In ähnlicher Weise sind die Drain-Elektroden der FET's 284 und 286 mit den Gate-Elektroden der FET's 280 und 282 verbunden. Die Source-Elektroden der FETs 280 und 284 sind mit dem Spannungs-Anschluß der Versorgungsspannung +Vcc verbunden. Die Source-Elektroden der FET's 282 und 286 sind mit dem Masseanschluß verbunden. Der Verbindungspunkt der Drain- Elektroden der FET's 280 und 282 definiert den Knoten CN. Der Verbindungspunkt der Drain-Elektroden der FET's 284 und 286 definiert den Knoten C. Die Noten CN und C sind die Daten-Eingangs- und Ausgangs-Anschlüsse des Zwischenspeichers 210.

(ii)Taktgenerator

Gemäß Fig. 4, die den Taktgenerator 134 im einzelnen zeigt, hat dieser einen φ2- Zeitsteuergenerator 310, einen φ1-Zeitsteuergenerator 312, einen Puffer 314, ein NAND-Verknüpfungsglied 316 und einen Puffer 318. Die Takteingangsleitung 136, der das System-Taktsignal ck zugeführt wird, ist mit dem φ2-Zeitsteuergenerator 310 und dem φ1-Zeitsteuergenerator 312 sowie mit den Eingangs-Anschlüssen der Puffer 314 und 318 verbunden. Die Betriebsart-Leitung 138, der das Eigen- Zeitsteuerungs-Übersteuerungs-Betriebsartsignal stov zugeführt wird, ist mit dem φ2-Zeitsteuergenerator 310 und dem φ1-Zeitsteuergenerator 312 verbunden. Der Puffer 314 verzögert das System-Taktsignal ck und liefert das Ausgangsregister- Taktsignal crq an der Register-Taktleitung 162. Der Puffer 318 verzögert das System-Taktsignal ck und liefert ein 41 Lesetakisignal cr1. Der Ausgangsanschluß des Puffers 318 ist mit dem φ1-Zeitsteuergenerator 312 und dem NAND- Verknüpfungsglied 316 verbunden. Der φ2-Zeitsteuergenerator 310 weist zwei UND-Verknüpfungsglieder 320 und 322, einen φ2-Rücksetzgenerator 324, zwei Inverter 326 und 328 und einen Puffer 330 auf.

Der φ1-Zeitsteuergenerator 312 weist zwei UND-Verknüpfungsglieder 332 und 334, einen φ1-Rücksetzgenerator 336, zwei Inverter 338 und 340 und ein UND- Verknüpfungsglied 342 auf. Die Takteingangsleitung 136 ist mit dem Puffer 330 und dem UND-Verknüpfungsglied 342 verbunden. Der Puffer 330 verzögert das System- Taktsignal ck und liefert das Schnittstellen-Taktsignal cri2 an der Schnittstellen- Taktleitung 146. Der Ausgangsanschluß des Puffers 318 ist mit dem NAND-Verknüpfungsglied 316, dem UND-Verknüpfungsglied 332, dem UND-Verknüpfungsglied 334 und dem φ1-Rücksetzgenerator 336 verbunden. Der Ausgangsanschluß des NAND-Verknüpfungsglieds 316 ist mit dem UND-Verknüpfungsgliedern 320 und 322 und dem φ2-Rücksetzgenerator 324 verbunden. Der Ausgangsanschluß des UND-Verknüpfungsgliedes 322 ist mit dem φ2-Rücksetzgenerator 324 und den Invertern 326 und 328 verbunden. Der Ausgangsanschluß des UND-Verknüpfungsglieds 334 ist mit dem φ1-Rücksetzgenerator 336 und den Invertern 338 und 340 verbunden.

Das Eigen-Zeitsteuerungs-Übersteuerungs-Betriebsartsignal stov wird den φ1- und den φ2-Rücksetzgeneratoren 336 und 324 zugeführt. Das Übersteuerungs- Betriebsartsignal stov ist ein Diagnose-Betriebsart-Steuereingangssignal und es weist einen "hohen" und einen "niedrigen" Pegel in den Normal- bzw. Diagnose- Betriebsarten auf.

Der φ1-Rücksetzgenerator 336 liefert ein φ1-Rücksetz-Steuersignal rstn1 an seinem Ausgangsanschluß, der mit dem NAND-Verknüpfungsglied 316 und den UND- Verknüpfungsgliedern 332, 334 und 342 verbunden ist. Das NAND-Verknüpfungsglied 316 liefert ein φ2-Lese-Taktsignal cr2, das ein NAND-Logiksignal des φ1-Lese- Taktsignals cr1 und des φ1-Rücksetz-Steuersignals rstn1 ist. Der φ2-Rücksetzgenerator 324 liefert ein 42-Rücksetz-Steuersignal rstn2 an seinem Ausgangsanschluß, der mit den UND-Verknüpfungsgliedern 320 und 322 verbunden ist. Das UND-Verknüpfungsglied 320 liefert das Multiplex-Steuer-Taktsignal crx2 an der Multiplex-Taktleitung 142. Das Multiplex-Steuer-Taktsignal crx2 ist ein UND- Logiksignal des φ2-Lese-Taktsignals cr2 und des φ2-Rücksetz-Steuersignals rstn2. Das UND-Verknüpfungsglied 322 liefert das Multiplex-Steuer-Taktsignal cry2 an der Multiplex-Taktleitung 150. Das Multiplex-Steuertaktsignal cry2 ist ein UND- Logiksignal des φ2-Lese-Taktsignals cr2 und des φ2-Rücksetz-Steuersignals rstn2. Der Inverter 326 liefert das φ2-Meßverstärker-Zwischenspeicher-Taktsignal crl2 an der Meß-Taktleitung 160. Das φ2-Meßverstärker-Zwischenspeicher-Taktsignal crl2 ist ein invertiertes Signal des Multiplex-Steuer-Taktsignals cry2. Der Inverter 328 liefert das φ2 Vorlade-Taktsignal crp2 an der Vorlade-Leitung 154. Das φ2-Vorlade- Taktsignal crp2 ist ein invertiertes Signal des Multiplex-Steuer-Taktsignals cry2. Das UND-Verknüpfungsglied 332 liefert das Multiplex-Steuer-Taktsignal crx1 an der Multiplex-Taktleitung 140. Das Multiplex-Steuer-Taktsignal crx1 ist ein UND- Logiksignal des φ1-Lese-Takisignals cr1 und des φ1-Rücksetz-Steuersignals rstn1. Das UND-Verknüpfungsglied 334 liefert das Multiplex-Steuer-Taktsignal cry1 an der Multiplex-Taktleitung 148. Das Multiplex-Steuer-Taktsignal cry1 ist ein UND- Logiksignal des φ1-Lese-Taktsignals cr1 und des φ1-Rücksetz-Steuersignals rstn1. Der Inverter 338 liefert das φ1-Meßverstärker-Zwischenspeicher-Taktsignal crl1 an der Meß-Taktleitung 158. Das φ1-Meßverstärker-Zwischenspeicher-Taktsignal crl1 ist ein invertiertes Signal des Multiplex-Steuer-Taktsignals cry1. Der Inverter 340 liefert das φ1-Vorlade-Taktsignal crp1 an der Vorlade-Leitung 152. Das φ1-Vorlade- Taktsignal crp1 ist ein invertiertes Signal des Multiplex-Steuer-Taktsignals cry1. Das UND-Verknüpfungsglied 342 liefert das Schnittstellen-Taktsignal cri1 an der Schnittstellen-Taktleitung 144. Das Schnittstellen-Taktsignal cri1 ist ein UND- Logiksignal des System-Taktsignals ck und des φ1-Rücksetz-Steuersignals rstn1.

(iii)Rücksetz-Generator

Fig. 5 ist ein ausführliches Schaltbild des φ2-Rücksetz-Generators 324 und des φ1-Rücksetz-Generators 336, die eine identische Schaltung haben. In Fig. 5 ist jeder der Generatoren 324 und 336 ein eigen-zeitgesteuerter Rücksetz-Generator mit einem NAND-Verknüpfungsglied 410, einem Inverter 412, einem P-Kanal-FET 414 und einem N-Kanal-FET 416 und einem Inverter 418. Die Eingangsanschlüsse des NAND-Verknüpfungsglieds 410 sind mit Leitungen verbunden, die in einem Setz-Eingangsbus 420 enthalten sind, dem das Lese-Taktsignal cr (die 4)1 - oder φ2- Lese-Taktsignale cr1 oder cr2), das Multiplex-Steuer-Taktsignal cry (die Multiplex- Steuer-Taktsignale cry1 oder cry2) und das Übersteuerungs-Betriebsart-Signal stov zugeführt werden. Der Eingangsanschluß des Inverters 412 ist mit einer Rücksetz- Eingangsleitung 422 verbunden, der das Lese-Taktsignal cr zugeführt wird. Der Ausgangsanschluß des NAND-Verknüpfungsglieds 410 ist mit der Gate-Elektrode eines P-Kanal-FET 414 verbunden, dessen Source-Elektrode mit dem Spannungs- Versorgungsanschluß einer positiven Spannung +Vcc verbunden ist. Der Ausgangsanschluß des Inverters 412 ist mit der Gate-Elektrode des N-Kanal-FET 416 verbunden, dessen Drain- und Source-Elektroden mit der Drain-Elektrode des P-Kanal-FET 414 bzw. dem Masseanschluß verbunden sind. Die Drain-Elektroden der FET's 414 und 416 sind mit einem Eingangsanschluß des Inverters 418 verbunden, der ein Rücksetz-Steuersignal rstn (die 4)1 - oder die φ2-Rücksetz- Steuersignale rstn1 oder rstn2) liefert.

III. Betriebsweise der Ausführungsform (i) Mehr-Port-RAM

Fig. 6 ist ein Zeitdiagramm, das die Betriebsweise der in Fig. 2 gezeigten RAM- Zelle erläutert. Die Betriebsweise der Mehr-Port-RAM-Zellenmatrix wird nunmehr unter Bezugnahme auf die Fig. 2, 3 und 6 beschrieben.

Schreib-Betriebsart

Der Schreibzugriffs-Port der Ausführungsform der Mehr-Port-RAM-Zellenmatrix weist eine Eintakt-Konfiguration auf. Ein Eintakt-Schreib-Port ist wünschenswert, um die Schreibleistung zu verringern, und dies kann beispielsweise 50% der Schreib- Bitleitungen von der Kernmatrix beseitigen, verglichen mit traditionellen differentiellen Schreib-Konfigurationen.

Der FET 246 ergibt den traditionellen Eintakt-N-Kanal-Zugriff an den Knoten C, was zu einem Hochgeschwindigkeits-Schreibzugriff zum Schreiben von "Null"-Daten führt. Der FET 246 wird sehr einfach für einen Hochgeschwindigkeits-Schreibbetrieb gegen den schwachen P-Kanal-Aufwärtszieh- oder "pull up"-FET 284 bemessen, weil dieser in einer Source-Betriebsart betrieben wird. Der FET 246 weist jedoch eine unzureichende Ansteuerung auf, um eine Daten-"Eins" in den Zwischenspeicher 210 zu schreiben (das heißt, den Knoten C auf einen hohen Pegel zu bringen), weil er in der Source-Folger-"pull up"-Betriebsart (durch den FET 286) sein würde, wodurch die Ansteuerfähigkeit beträchtlich verringert wird. Eine Bemessung des N-Kanal-"pull-down"-FET 286 in dem Zwischenspeicher 210 gegenüber dem FET 246 ist für einen Hochgeschwindigkeits-Schreibzugriff nicht möglich. Um das Hochgeschwindigkeits-Schreiben zu einer Daten"Eins" zu erzielen, wird eine Pseudo-Bitleitungs-lnvertierung über die FET's 248 und 250 angewandt, um den Knoten CN in Richtung auf Masse zu ziehen, wenn sowohl das Schreib- Bitleitungssignal blw an der Leitung 254 als auch das Schreib-Wortleitungssignal wlw an der Leitung 252 einen hohen Pegel aufweisen. Der FET 248 wirkt als das Schreib-Zugriffsbauteil, während der FET 250 eine Torsteuerung des Herunterziehens oder "pull-down" des Knotens CN bewirkt, wenn das Schreib- Bitleitungssignal blw an der Leitung 254 eine Daten-"Eins" enthält. Trotz des schwachen P-Kanal-Aufwärtsziehens in dem Zwischenspeicher 210 wird, weil die FET's 248 und 250, die hiermit in Serie verbunden sind, in der Source-Betriebsart betrieben werden, die Schreibgeschwindigkeit des Zwischenspeichers 210 verbessert.

(a) Schreibe eine "Null" (Fig. 6 (a)):

Wenn bei der Ausführungsform der Mehr-Port-RAM-Zellenmatrix eine Daten-"Null" oder "Eins" in den Zwischenspeicher 210 geschrieben werden muß, so ist das Schreib-Wortleitungssignal wlw an der Leitung 252 "hoch". Im Fall einer Daten- "Null", ist das Schreib-Bitleitungssignal blw an der Leitung 254 "niedrig". Als Antwort auf einen "hohen" Pegel an dem Schreib-Wortleitungssignal wlw, wird der FET 246 leitend, und der Knoten C wird über den eingeschalteten FET 246 auf einen "'niedrigen" Pegel heruntergezogen. Als Antwort auf das Herunterziehen an dem Knoten C, wird der Knoten CN durch den FET 280 nach oben gezogen. Daher wird der FET 286 eingeschaltet, was bewirkt, daß der Knoten C einen "niedrigen" Pegel beibehält.

(b) Schreibe eine "Eins" (Fig. 6 (b)):

Im Fall einer Daten"Eins", ist das Schreib-Bitleitungssignal blw an der Leitung 254 "hoch". Als Antwort auf einen "hohen" Pegel an dem Schreib-Wortleitungssignal wlw und dem Schreib-Bitleitungssignal blw, werden die FETs 248 und 250 leitend, und der Knoten CN wird nach unten in Richtung auf den Massepegel gezogen ("niedrig"). Als Antwort auf das Herunterziehen am Knoten CN, wird der Knoten C über den FET 284 nach oben gezogen. Daher wird der FET 282 eingeschaltet, was bewirkt, daß der Knoten CN einen "niedrigen" Pegel beibehält.

Lese-Betriebsart

Der Lese-Zugriffs-Port dieser Ausführungsform der Mehr-Port-RAM-Zellenmatrix ist differentiell. Das indirekte Lese-Datenzugriffsschema besteht aus den FET's 214, 216, 218 und 220. Dies unterstützt eine große Anzahl von parallelen Lese-Ports, ohne daß die Stabilitätsprobleme der traditionellen Durchgangs-Transistor- Zugriffszellen hervorgerufen werden, weil sich niemals irgendein direkter Zugriff von den Lese-Bitleitungen (auf denen differentielle Lese-Bitleitungssignale blr und blrn anliegen) auf die Datenspeicherknoten (C und CN) ergibt. Somit ist die Zelle unter allen Lesebedingungen von Natur aus stabil und muß lediglich so bemessen werden, daß sie die Schreibzugriffs- und Soft-Fehler-Immunitätskriterien erfüllt.

(a) Lese eine "Null" (Fig. 6(c)):

Während der Zwischenspeicher 210 eine Daten-"Null" speichert, sind die Knoten CN und C auf einem "hohen" bzw. "niedrigen" Pegel. Während das Wortleitungs- Lesesignal wlra an der Leitung 256 beispielsweise "hoch" ist, sind die FET's 218 und 214 gategesteuert. Als Anwort auf einen "hohen" Pegel am Knoten CN, werden die FET's 220 und 218 eingeschaltet, und die Bitleitung 264 wird durch die eingeschalteten FET's 220 und 218 nach unten gezogen, mit dem Ergebnis, daß das Lese-Bitleitungssignal blra einen "niedrigen" Pegel annimmt. Weil der Knoten C "niedrig" ist, sind die FET's 216 und 214 abgeschaltet, und das Lese- Bitleitungssignal blrna an der Leitung 272 weist einen "hohen" Pegel auf. Entsprechend wird durch die Gatesteuer- und Herunterziehfunktionen der FET's eine Daten-"Null" gelesen.

In ähnlicher Weise werden, während das Wortleitungs-Lesesignal wlrb an der Leitung 258 einen "hohen" Pegel aufweist, die FET's 226 und 222 gategesteuert. In Abhängigkeit von einem "hohen" Pegel am Knoten CN, werden die FET's 228 und 226 leitend, und die Bitleitung 266 wird durch die eingeschalteten FET's 228 und 226 nach unten gezogen, mit dem Ergebnis, daß das Lese-Bitleitungssignal blrb "niedrig" wird. Weil der Knoten C "niedrig" ist, sind die FET's 224 und 222 nichtleitend und das Lese-Bitleitungssignal blrnb an der Leitung 274 ist "hoch". Entsprechend wird eine differentielle Daten-"Null" zwischen den Bitleitungen 266 und 274 gelesen.

(b) Lese eine "Eins" (Fig. 6(d)):

Während der Zwischenspeicher 210 eine Daten-"Eins" speichert, sind die Knoten CN und C "niedrig" bzw. "hoch". Während das Wortleitungs-Lesesignal wlra beispielsweise an der Leitung 256 "hoch" ist, werden die FET's 218 und 220 gategesteuert. In Abhängigkeit von einem "hohen" Pegel am Knoten C, werden die FET's 216 und 214 eingeschaltet, und die Bitleitung 272 wird nach unten gezogen, mit dem Ergebnis, daß das Lese-Bitleitungssignal blrna "niedrig" wird. Weil der Knoten CN "niedrig" ist, sind die FET's 220 und 218 abgeschaltet, und das Lese- Bitleitungssignal blra an der Leitung 264 ist "hoch". Entsprechend wird durch die Gatesteuer- und Herunterzieh-Funktionen der FET's eine Daten-"Eins" gelesen.

In ähnlicher Weise werden, wenn das Wortleitungs-Lesesignal wlrb an der Leitung 258 "hoch" ist, die FET's 226 und 222 gategesteuert. In Abhängigkeit von einem "hohen" Pegel am Knoten C, werden die FET's 224 und 222 leitend, und die Bitleitung 274 wird nach unten gezogen, mit dem Ergebnis, daß das Lese- Bitleitungssignal blrnb "niedrig" wird. Weil der Knoten CN "niedrig" ist, sind die FET's 228 und 226 nichtleitend, und das Lese-Bitleitungssignal blrb an der Leitung 266 ist "hoch". Entsprechend wird eine differentielle Daten-"Eins" zwischen den Bitleitungen 274 und 276 gelesen.

(ii)Mehr-Port-RAM

Fig. 7 ist ein Zeitdiagramm, das die Betriebsweise des Mehr-Port-RAM erläutert. Die Betriebsweise der Ausführungsform wird nunmehr unter Bezugnahme auf die Zeichnungen beschrieben.

Lese-Port-Zugriff

Eine Zeit-Multiplexierung wird verwendet, um acht Datenzugriffe von den vier physikalischen Lese-Ports in der RAM-Zellenmatrix 110 zu schaffen. Jeder Lesezyklus ist in zwei Phasen unterteilt: Phase 1 (φ1) und Phase 2 (φ2). Phase 1- (φ1)-Zugriffe ergeben Daten für vier Ports a bis d. Phase 2-(φ2)-Zugriffe ergeben Daten für vier Ports e bis h. Die multiplexierte Lese-Architektur läßt sich klar durch die Konvergenz der Port-Adressen-Signalpfade an dem Kern und die Divergenz der vier Datenpfade in dem Meßverstärker und den Ausgangsstufen erkennen.

Die acht Lese-Ports sind vollständig synchron bezüglich des einzigen Taktes des System-Taktsignals ck, das an der Takt-Eingangsleitung 136 anliegt. Ein interner Eigen-Zeitsteuermechanismus wird verwendet, um die Zeitmultiplex-Steuersignale mit einem minimalen mittleren Leistungsverbrauch zu erzeugen, unabhängig von der Taktfrequenz, dem Tastverhältnis, und den Prozeß- oder Betriebsbedingungen.

Die eigen-zeitgesteuerte Zeitmultiplex-Steuersignal-Zeitsteuerfolge ist in Fig. 7 gezeigt. Die Betriebsweise eines vollständigen Zyklus wird nachfolgend mit allen Schritten beschrieben, die der Zeitmultiplex-Lese-Port-Funktion zugeordnet sind.

Die Anstiegsflanke des System-Taktsignals ck triggert das Ausgangsregister- Taktsignal crq. In Abhängigkeit von dem Ausgangsregister-Taktsignal crq, das an der Register-Taktleitung 162 geliefert wird, wird der Lese-Datenpfad-Ausgang von dem vorhergehenden Zyklus in der Daten-Ausgangsschaltung 156 registriert. Die Anstiegsflanke des System-Taktsignals ck leitet die zwei Schnittstellen-Taktsignale cri1 und cri2 zum Zwischenspeicher der acht Port-Adresseneingänge ein. Das Schnittstellen-Taktsignal cri1 wird von dem φ1-Zeitsteuer-Generator 312 an die X- Adressenschaltung 126 und die Y-Adressenschaltung 124 über die Schnittstellen- Taktleitung 144 geliefert. Das Schnittstellen-Taktsignal cri2 wird von dem t2- Zeitsteuer-Generator 310 an die X-Adressenschaltung 126 und die Y- Adressenschaltung 124 über die Schnittstellen-Taktleitung 146 geliefert.

Die Anstiegsflanke des System-Taktsignals ck leitet die Multiplex-Steuer- Taktsignale crx1 und cry1 ein, die von dem φ1-Zeitsteuer-Generator 312 an die Reihen-Dekodierschaltung 116 und die Spalten-Dekodierschaltung 118 über die Multiplex-Taktleitungen 140 bzw. 148 geliefert werden. In Abhängigkeit von dem Multiplex-Steuertaktsignal crx1 werden die φ1 X-Adressen (wlr) von der Reihen- Dekodierschaltung 116 ausgewählt. Die ausgewählten φ1-X-Adressen werden an die Wortleitungen 112 geliefert. In ähnlicher Weise werden in Abhängigkeit von dem Multiplex-Steuertaktsignal cry1 die φ1-Y-Adressen (ypr) von der Spalten- Dekodierschaltung 118 ausgewählt. Die ausgewählten φ1-Y-Adressen werden an den dekodierten Spalten-Adressen-Bus 132 geliefert. Dies führt die φ1-Reihen- und Spalten-Auswahlfunktion aus. Die Anstiegsflanke des System-Taktsignals ck setzt das φ2-Rücksetz-Steuersignal rstn2, wodurch die φ2-Takt-Generatorschaltung für die nachfolgende Erzeugung des φ1 -Rücksetzsignals vorbereitet wird.

Die Anstiegsflanke des Multiplex-Steuertaktsignals cry1 triggert das φ1- Meßverstärker-Zwischenspeicher-Taktsignal crl1, um eine Entzerrung und einen Datenzugriff zu schaffen und um eine zeitliche Neusteuerung von φ1- und φ2-Daten von dem vorhergehenden Zyklus zu bewirken. Der interne Eigen-Zeitsteuerungs- Schleifenrückführungspfad bewirkt dann eine Abfallflanke an dem φ1- Rücksetzsteuersignal rstn1. Die Abfallflanke des φ1-Rücksetzsteuersignals rstn1 setzt die Multiplex-Steuertaktsignale crx1 und cry1 zurück. In Abhängigkeit von dem Zurücksetzen werden die vordekodierten Port-a-bis-d-Adressenleitungen erneut mit dem Adresseneingangspfad verbunden, und die φ1-Reihen- und Spalten-Adressen werden von den Wortleitungen 112 und den dekodierten Y-Adressenleitungen des dekodierten Spaltenadressenbusses 132 abgewählt.

Die Abfallflanke des Multiplex-Steuertaktsignals cry1 setzt das φ1-Meßverstärker- Zwischenspeicher-Taktsignal crl1 zum Einleiten des Zwischenspeicherns und das φ1-Vorlade-Taktsignal crp1 zur Entzerrung der Datenbus- und Bitleitungen für den nachfolgenden φ2-Lesevorgang zurück.

Die Abfallflanke des φ1-Rücksetz-Steuersignals rstn1 leitet den φ2-Zyklus durch Freigabe der vorbereiteten Multiplex-Steuertaktsignale crx2 und cry2 ein. Die Anstiegsflanken des Multiplex-Steuertaktsignals crx2 und des Multiplex- Steuertaktsignals cry2 bewirken eine Torsteuerung der φ2-X-Adressen auf die Wortleitungen 112 und der φ2 Y-Adressen auf die dekodierten Y-Adressen- Leitungen. Dies führt die φ2-Reihen- und Spalten-Auswahlfunktion aus. Die Anstiegsflanke des Multiplex-Steuertaktsignals cry2 triggert das φ2-Meßverstärker- Zwischenspeicher-Taktsignal crl2, um eine Entzerrung und einen Datenzugriff zu schaffen. Der interne Eigen-Zeitsteuer-Schleifenrückführungspfad ruft dann eine Abfallflanke an dem φ2-Rücksetz-Steuersignal rstn2 hervor.

Die Abfallflanke des φ2-Rücksetz-Steuersignals rstn2 setzt die Multiplex- Steuertaktsignale crx2 und cry2 zurück. In Abhängigkeit von dem Rücksetzen werden die vorkodierten Port-e- bis φ2-Adressenleitungen erneut mit dem Adressen- Eingangspfad verbunden, und die φ2-Reihen- und Spaltenadressen werden von den Wortleitungen 112 und den dekodierten Y-Adressenleitungen abgewählt. Die Abfallflanke des Multiplex-Steuertaktsignals cry2 setzt das φ2-Meßverstärker- Zwischenspeicher-Taktsignal crl2 zurück, um das Zwischenspeicher- und das 42- Vorlade-Taktsignal crp2 einzuleiten, um den Datenbus und die Bitleitungen für den nachfolgenden φ1-Lesevorgang zu entzerren. Die Abfallflanke des System- Taktsignals ck setzt das φ1-Rücksetz-Steuersignal rstn1 zurück, wodurch die φ1- Takt-Generatorschaltung für die nachfolgende Erzeugung des nächsten Anstiegs- Taktzyklus erneut vorbereitet wird.

In Abhängigkeit von den X- und Y-Adressen werden die in der Zelle in der Reihe und Spalte gespeicherten Daten gelesen. Beispielsweise werden, während das Wortleitungs-Lesesignal wlra an der Leitung 256 "hoch" ist, die FET's 218 und 214 gategesteuert. "Null"- oder "Eins"-Daten, die in dem Zwischenspeicher 210 gespeichert sind, werden über die FET's 220, 218 und 216, 214 zwischen den Lese- Bitleitungen 264 und 272 gelesen.

Eigen-zeitgesteuerte Zeitmultiplex-Steuerung

Eigen-zeitgesteuerte Zeitmultiplex-Steuersignale werden von dem Takt-Generator 134 geliefert, der ausführlich in Fig. 4 gezeigt ist. In dem Takt-Generator 134 gibt es zwei Eigen-Zeitsteuerschleifen, die die Zeitmultiplex-Operationen steuern. Die erste Schleife, die für die φ1-Zeitsteuer-Erzeugung und das Rücksetzen dient und die Signalpfade des φ1-Lesetaktsignals cr1, des Multiplex-Steuertaktsignals cry1 und des φ1-Rücksetz-Steuersignals rstn1 einschließt (eine φ1-Eigen- Zeitsteuerschleife), schließt die Pfade des UND-Verknüpfungsglieds 334 → den φ1- Rücksetz-Generator 336 ein. Die zweite Schleife, deren Betriebsweise von der ersten Schleife über das NAND-Verknüpfungsglied 316 getriggert wird, dient für die φ2-Zeitsteuer-Erzeugung und das Rücksetzen. Die zweite Schleife schließt die Pfade des φ2-Lese-Taktsignals cr2, des Multiplex-Steuertaktsignals cry2 und des φ2-Rücksetz-Steuersignals rstn2 sowie den Pfad des UND-Verknüpfungsglieds 322 → den φ2-Rücksetz-Generator 324 ein.

Die Betriebsweise der Zeitsteuerschleife ist wie folgt. Es wird angenommen, daß das System-Taktsignal ck "niedrig" ist. Die Einleitung eines neuen Zyklus steht bevor und das Übersteuerungs-Betriebsart-Signal stov ist "hoch". In diesem Fall ist das φ1-Lese-Taktsignal cr1 "niedrig" und das φ2-Lese-Taktsignal cr2 ist "hoch". Dies bewirkt, daß das φ2-Rücksetz-Steuersignal rstn2 "niedrig" ist und daß das φ1- Rücksetz-Steuersignal rstn1 "hoch" ist. Der "hohe" Pegel an dem φ1-Rücksetz- Steuersignal rstn1 bereitet die UND-Verknüpfungsglieder 332 und 334 vor, die sich in den φ1-Taktpfaden befinden. Der "niedrige" Pegel an dem φ2-Rücksetz- Steuersignal rstn2 schaltet die UND-Verknüpfungsglieder 320 und 322 und die φ2- Taktpfade ab. Der Mehr-Port-RAM befindet sich nunmehr in einem "Bereitschaftszustand" für den zu beginnenden Zyklus.

An der Anstiegsflanke des System-Taktsignals ck werden die Schnittstellen- Taktsignale cri1 und cri2 ausgelöst, um die Schnittstellendaten in den Adressenregistern zwischenzuspeichern und um die φ1-Schnittstellen-Operation folgezusteuern. Die Multiplex-Steuertaktsignale crx1 und cry1, das φ1- Meßverstärker-Zwischenspeicher-Taktsignal crl1 und das φ1 Vorlade-Taktsignal crp1 werden alle ausgelöst, um eine Folgesteuerung des x-Dekodier-, des y- Dekodier- und des Datenpfad-Betriebs zu bewirken. Die φ1-Eigen-Zeitsteuerschleife wird ebenfalls getriggert, und die Anstiegsflanke des Multiplex-Steuertaktsignals cry1 wird zurück über den φ1-Rücksetz-Generator 336 gespeist, wodurch das φ1- Rücksetz-Steuersignal rstn1 auf einen "niedrigen" Pegel gezwungen wird. Die Abfallflanke des φ1-Rückset-Steuersignals rstn1 schaltet alle φ1-Takte ab, wodurch der φ1-Zyklus beendet wird. Der φ1-Rücksetz-Generator weist eine abgestimmte Verzögerung auf, die es ermöglicht, daß alle φ1-Operationen vor dem Abschalten abgeschlossen werden.

Die Anstiegsflanke des System-Taktsignals ck bewirkt weiterhin ein Abfallen des φ2-Lese-Taktsignals cr2, weil das φ1-Rücksetz-Steuersignal rstn1 "hoch" ist. Die Abfallflanke des φ2-Lese-Taktsignals cr2 bewirkt, daß der φ2-Rücksetz-Generator 324 gelöscht wird, und das φ2-Rücksetz-Steuersignal rstn2 wird "hoch", wodurch der φ2-Taktpfad vorbereitet wird.

Die Abfallflanke des φ1-Rücksetz-Steuersignals rstn1 wird als Triggersignal zum Starten des φ2-Zeitsteuer-Generators 310 über das NAND-Verknüpfungsglied 316 verwendet. Die Abfallflanke des φ1 -Rücksetz-Steuersignals rstn1 bewirkt einen Anstieg des φ2-Lese-Taktsignals cr2. Dies bewirkt, daß alle φ2-Takte, die Multiplex- Steuertaktsignale crx2 und cry2, das φ2-Meßverstärker-Zwischenspeicher- Taktsignal crl2 und das φ2-Vorlade-Taktsignal crp2 einen Zustandsübergang ausführen. Wie bei φ1, wird die Anstiegsflanke des Multiplex-Steuertaktsignals cry2 über den φ2-Rücksetz-Generator 324 zurückgespeist, wodurch das φ2-Rücksetz- Steuersignal rstn2 auf einen "niedrigen" Pegel gezwungen wird. Die Abfallflanke des φ2-Rücksetz-Steuersignals rstn2 schaltet alle φ2-Takte ab, wodurch der φ2-Zyklus beendet wird.

Zusätzliche Multiplex-Phasen können nachfolgend zur φ2-Schaltung hinzugefügt werden, wobei das φ2-Lese-Taktsignal cr2 und das φ2-Rücksetz-Steuersignal rstn2 den φ3-Zeitsteuer-Generator speisen, usw.

Die Abfallflanke des System-Taktsignals ck zwingt erneut das φ1-Rücksetz- Steuersignal rstn1 auf einen "hohen" Pegel, um den nächsten Zyklus vorzubereiten. Es sei bemerkt, daß die minimale Periode des System-Taktsignals ck mit einem "hohen" Pegel durch die Länge des φ1-Zyklus begrenzt ist. Das heißt, daß das System-Taktsignal ck nicht "niedrig" gemacht werden sollte, bevor nicht das φ1- Rücksetz-Steuersignal rstn1 "niedrig" wird, oder der φ1-Zyklus kann korrumpiert werden.

Eigen-Zeitsteuerungs-Übersteuerung

Eine Eigen-Zeitsteuerungs-Übersteuerungs-Betriebsart ist für die Zweiphasen- Version der Steuerschaltung vorgesehen. Durch Anlegen des Übersteuerungs- Betriebsart-Signals stov mit einem "niedrigen" Pegel, wird die Rücksetz-Schaltungs- Betriebsweise abgeschaltet, und die φ1- und die φ2-Rücksetz-Steuersignale rstn1 und rstn2 werden in einem "hohen" Zustand verriegelt. Eine ansteigende Taktflanke ist erforderlich, um das φ2-Rücksetz-Steuersignal rstn2 auf einen "hohen" Pegel zu zwingen, sobald das Übersteuerungs-Betriebsart-Signal stov angelegt ist, das φ1- Rücksetz-Steuersignal rstn1 wird während des "niedrigen" Pegels des System- Taktsignals ck auf einen "hohen" Pegel gesetzt und bleibt "hoch", bis das Übersteuerungs-Betriebsart-Signal stov aufgehoben wird.

Wenn beide φ1- und φ2-Rücksetz-Steuersignale rstn1 und rstn2 "hoch" sind, sind sowohl der φ1- als auch der φ2-Taktpfad vorbereitet. Die φ1-Takte werden an der Anstiegsflanke des System-Taktsignals ck ausgelöst und die φ2-Takte werden an der Abfallflanke ausgelöst. Dies ermöglicht es, daß die φ1- und φ2-Zyklen extern durch das Tastverhältnis des Taktes für Test- und Fehlerbeseitigungszwecke gesteuert werden. Diese Funktion ist nicht auf mehr Phasen als zwei in der Ausführungsform skalierbar, weil der Takteingang lediglich zwei Phasen hat.

Das innovative Merkmal des Mehr-Port-RAM ist die eigen-zeitgesteuerte Zeitmultiplex-Lese-Port-Steuerung, die es ermöglicht, daß die acht Lese-Ports als vier physikalische Port-Strukturen realisiert werden, auf die zweimal pro Taktzyklus zugegriffen wird.

Es ist keine spezielle Steuerung oder Taktung außerhalb des Speichers erforderlich, weil die gesamte Zeitsteuerung intern aus dem einzelnen ansteigenden Taktübergang erzeugt wird. In dem Mehr-Port-RAM sind alle Ports vollständig synchron bezüglich einem einzigen Takteingang. Es ist keine Schlichtung zwischen Ports erforderlich, weil der Zeitsteuer-Generator eine feste Ablauffolge hat. Der Takt muß lediglich für minimale, durch die Steuerschaltung festgelegte, Perioden "hoch" oder "niedrig" sein. Die tatsächliche Zeitsteuerung des Speicherbetriebs wird durch die eigen-zeitgesteuerte Steuerschaltung erzeugt, die lediglich die Anstiegs- Taktflanke als Trigger benötigt. Einmal eingeleitet, vervollständigt die eigenzeitgesteuerte Schaltung die M-Zugriffe so schnell wie möglich (in einer Folge) und schaltet dann den Speicher in Vorbereitung für den nächsten Zyklus ab. Diese Technik hat zwei Hauptvorteile: 1) die Architektur ist auf viele eigen-zeitgesteuerte Zugriffsphasen (M > 2) skalierbar und 2) das Speicher-Abschalten unter schnelleren Prozeßbedingungen verringert beträchtlich den Leistungsverbrauch, weil die Schaltung nur solange aktiv ist, wie dies zur Vervollständigung der Funktion erforderlich ist.

In vorteilhafter Weise ist der Mehr-Port-RAM skalierbar. Obwohl er für eine Acht- Port-Funktion realisiert wurde, bei der vier physikalische Ports zeitmultiplexiert werden, um eine Acht-Port-Funktion zu erzielen, gibt es keinen Grund, daß eine Drei-Port-Funktion nicht von einem physikalischen Port realisiert werden könnte, wenn drei Zyklen des Multiplexierens verwendet würden. Irgendeine Anzahl von Zeitsteuerphasen kann in einer Folge hinzugefügt werden.

Die Reihen- und Spalten-Identifikation, die in dem Lese-Port realisiert ist, kann auch auf die Steuerschaltungen für den Schreib-Port angewandt werden. Bei einer derartigen Schreib-Port-Realisierung ist die die Kernzelle für die Datenspeicherung in der Kernzellenmatrix 110 identifizierende Adresse durch die X- und Y-Adressen- Signale bestimmt, die von der Reihen-Dekodier-Schaltung 116 bzw. der Spalten- Dekodier-Schaltung 118 geliefert werden. Weiterhin kann die Reihen- und Spalten- Identifikation sowohl in dem Lese-Port als auch dem Schreib-Port realisiert werden, und die Kernzellen für die Datenspeicherung und das Lesen in der Kernzellenmatrix 110 werden durch die X- und Y-Adressen-Signale bestimmt.

Obwohl spezielle Ausführungsformen der vorliegenden Erfindung ausführlich beschrieben wurden, sollte es verständlich sein, daß vielfältige Abänderungen, Modifikationen und Anpassungen durchgeführt werden können, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen, wie er in den Ansprüchen definiert ist. Beispielsweise kann das Datenspeicherelement verschiedene dynamische und statische RAM-Kernzellen einschließen.


Anspruch[de]

1. Mehr-Port-RAM mit einer Matrix von RAM-Zellen, wobei jede RAM-Zelle folgendes umfaßt:

zumindest einen Schreib-Zugriffs-Port, an den ein Schreib-Bitleitungssignal (blw) angelegt wird,

zumindest einen differentiellen indirekten Lese-Zugriffs-Port, ein Speicherelement (210) mit ersten und zweiten Daten-Eingangs- /Ausgangs-Anschlüssen (C, CN) zum Speichern von Binärdaten, und

Bitleitungs-Invertierungsschaltungen mit zumindest einem Transistor (250), der mit der Schreib-Bitleitung derart gekoppelt ist, daß der Transistor (250) durch ein hohes Schreib-Bitleitungssignal eingeschaltet wird, um ein heruntergezogenes Schreib-Bitleitungssignal zu liefern, wobei das hohe Schreib-Bitleitungssignal mit dem ersten Daten-Eingangs-/Ausgangs-Anschluß (C) gekoppelt ist, und das heruntergezogene Schreib-Bitleitungssignal mit dem zweiten Daten-Eingangs- /Ausgangs-Anschluß (CN) gekoppelt ist.

2. Mehr-Port-RAM nach Anspruch 1, bei dem der Transistor (250) der Bitleitungs- Invertierungsschaltung ein erster Feldeffekttransistor (FET) ist, und bei dem die Bitleitungs-Invertierungsschaltung weiterhin einen zweiten FET (248) umfaßt, wobei

der erste FET (250) mit seinen Drain- und Source-Elektroden mit Erde und dem zweiten FET (248) verbunden ist, wobei der erste FET durch ein Signal an der Schreib-Bitleitung (254) gategesteuert wird,

der zweite FET (248) mit dem zweiten Daten-Eingangs-/Ausgangs-Anschluß (CN) und dem ersten FET (250) verbunden ist, wobei der zweite FET durch ein Signal an einer Wort-Schreibleitung (252) gategesteuert wird.

3. Mehr-Port-RAM nach Anspruch 1 oder 2, bei dem das Schreib-Bitleitungssignal (blw) mit dem ersten Daten-Eingangs-/Ausgangs-Anschluß (C) über einen Transistor (246) gekoppelt ist, der durch ein Signal an einer Wort-Schreibleitung (252) gategesteuert ist.

4. Mehr-Port-RAM nach einem der vorhergehenden Ansprüche, bei dem das Speicherelement (210) mit einer Vielzahl von Lese-Wortleitungen (256, 258, 260, 263) und einer Vielzahl von Paaren von Lese-Bitleitungen (264, 272; 266, 274; 268, 276; 270, 278) verbunden ist, wobei differenzielle Daten an einem Paar von Lese-Bitleitungen (264, 272) während einer Lese-Betriebsweise in Abhängigkeit von einem Wortleitungs-Lesesignal (256) anliegen.

5. Mehr-Port-RAM nach Anspruch 3, der weiterhin eine Vielzahl von Paaren von Gate-Steuereinrichtungen (214, 216, 218, 220) zur Schaffung eines differentiellen indirekten Lesezugriffs umfaßt.

6. Mehr-Port-RAM nach Anspruch 5, bei dem ein Paar von Gate- Steuereinrichtungen (214, 218) einem Paar von Lese-Bitleitungen (264, 272) entspricht, wobei jede Gate-Steuereinrichtung (214, 218) zwischen dem jeweiligen Daten-Eingangs-/Ausgang und der jeweiligen differenziellen Lese- Bitleitung (264, 272) eingeschaltet ist.

7. Mehr-Port-RAM nach Anspruch 1, bei dem das Speicherelement (210) ein dynamisches Direktzugriffs-Speicherelement umfaßt.

8. Mehr-Port-RAM nach Anspruch 1, bei dem das Speicherelement (210) eine Daten-Zwischenspeicher-Funktion zum Speichern von Binärdaten ausführt.







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