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Dokumentenidentifikation DE69809868T2 09.10.2003
EP-Veröffentlichungsnummer 0908938
Titel Pufferschicht zum Verbessern der Schichtdickenkontrolle
Anmelder Siemens AG, 80333 München, DE;
International Business Machines Corp., Armonk, N.Y., US
Erfinder Gruening, Ulrike, Wappingers Falls, US;
Beintner, Jochen, Wappingers Falls, US;
Radens, Carl, Poughkeepsie, US
Vertreter Epping, Hermann & Fischer GbR, 80339 München
DE-Aktenzeichen 69809868
Vertragsstaaten DE, FR, GB, IE, IT, NL
Sprache des Dokument EN
EP-Anmeldetag 25.09.1998
EP-Aktenzeichen 983078031
EP-Offenlegungsdatum 14.04.1999
EP date of grant 04.12.2002
Veröffentlichungstag im Patentblatt 09.10.2003
IPC-Hauptklasse H01L 21/31
IPC-Nebenklasse H01L 21/762   H01L 21/763   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Diese Offenbarung betrifft Halbleitervorrichtungen und insbesondere eine Pufferschicht, die innerhalb einer dielektrischen Schicht angeordnet ist, damit eine bessere Kontrolle der Dicke und Planarität möglich ist. Sie betrifft auch ein Verfahren zum Ausbilden der Pufferschicht.

2. Beschreibung des Stands der Technik

Halbleiterwafer, die beispielsweise aus Silicium hergestellt werden, dienen als Substrat zum Bearbeiten integrierter Schaltungschips. Im Zuge der verbesserten Herstellungsverfahren haben im Lauf der Jahre die Waferdurchmesser auf ihre derzeitige Größe von ungefähr 20 cm (8 Inch) und mehr zugenommen. Wafer werden generell von einem großen Siliciumkristallbarren abgetrennt und sind im Allgemeinen kreisförmig.

Mit den zunehmend kleiner werdenden Strukturen bei integrierten Schaltungschips ist auch die Planarität der Wafer kritischer geworden. Bei den heutzutage weit verbreiteten Submikrometerstrukturen kommt der ebenen Beschaffenheit der Oberfläche eine gesteigerte Bedeutung zu, da sie denn Schlüssel für eine gesteigerte Leistungsfähigkeit darstellt. Die Verfahrenssteuerung für die stets kleiner werdenden Strukturabmessungen hängt zunehmend von der Gleichförmigkeit und Ebenheit der Oberfläche ab. Die Gleichförmigkeit und Ebenheit der Oberfläche ist insbesondere dann schwierig zu kontrollieren, wenn eine Oberflächenschicht zahlreichen Verfahrensschritten unterzogen wird. Die Verfahrensschritte, z. B, trockenes Ätzen, nasses Ätzen oder chemisch-mechanisches-Glätten (CMP, CMP = Chemical Mechanical Polishing) können die Oberflächenschicht teilweise aufzehren, wodurch die Planarität abnimmt und zu Ungleichförmigkeiten der Oberfläche beigetragen wird.

Das chemisch-mechanische-Glätten (CMP) ist ein Verfahren zum Verbessern der Oberflächenplanarität eines Halbleiterwafers. Es bringt den Einsatz von mechanischen Kissenpoliersystemen mit sich, und zwar üblicherweise mit einer Polierpaste auf Silikabasis. CMP liefert einen zweckmäßigen Ansatz, mit dem man die wichtige und vorteilhafte globale Ebenheit des Wafers erzielt. Die CMP-Systeme für die globale Einebnung weisen jedoch gewisse Beschränkungen auf. Diese Beschränkungen umfassen einen geringen Waferdurchsatz, eine Ungleichförmigkeit der polierten Oberfläche und ein mit der Poliergleichförmigkeit verknüpftes Problem, das als "edge exclusion" bekannt ist.

Eine Ungleichförmigkeit der Oberfläche wirkt sich oft nachteilig auf photolithografische Maskierungen aus. Die Ungleichförmigkeiten pflanzen sich über aufeinander folgende Verfahrensschritte aus und führen zu Variationen bei den dielektrischen Schichten und dem Verhalten der Komponenten. Die photolithografischen Bilder werden verzerrt und erzeugen unerwünschte Auswirkungen auf die elektronischen Komponenten, die auf dem Halbleiterchip ausgebildet werden.

Bei der Fertigung der Grabenkondensatoren, siehe Fig. 1, wird ein Anschlussfleckstapel (padstack) 11 auf der Substratoberfläche erzeugt. Der Anschlussfleckstapel umfasst aufeinander folgende Anschlussfleckschichten. Auf dem Substrat wird eine erste dielektrische Anschlussfleckschicht 14 ausgebildet. Die erste Anschlussfleckschicht ist normalerweise eine Anschlussfleck-Oxidschicht, die durch thermische Oxidation erzeugt wird. Über der Anschlussfleck-Oxidschicht wird eine zweite Anschlussfleckschicht 12 erzeugt, die in der Regel aus Nitrid besteht. Die Anschlussfleck-Oxidschicht fördert die Haftung und verringert die Spannung zwischen der Anschlussfleck-Nitridschicht und dem Substrat. Über der Anschlussfleck- Nitridschicht befindet sich eine Hartmaskenschicht 18. Die Hartmaskenschicht ist in der Regel strukturiert und dient als Maske zum Ätzen von tiefen Gräben, die zum Ausbilden von Grabenkondensatoren verwendet werden. Die Hartmaskenschicht besteht beispielsweise aus TEOS oder Borsilikatglas (BSG).

Die Anschlussfleck-Nitridschicht 12 dient als Polier- und/oder Ätzstoppschicht. In dieser Funktion wird die Ätzstoppschicht 12 während der Verarbeitung Polierschritten und Ätzschritten unterworfen. Durch diese vorhergehenden Bearbeitungen weist die Anschlussfleckschicht 12 häufig eine ungleichförmige Dicke auf. Damit diese Schicht als Polier- oder Ätzstoppschicht wirksam ist, muss für sie eine gewisse minimale Sicherheitsdicke eingehalten werden, falls sie beispielsweise als Ätzstopp wirken soll. Die in früheren Polier- und Ätzschritten erzeugten Ungleichförmigkeiten hinterlassen möglicherweise "low spots" (d. h. dünne Stellen), die unter der erforderlichen Minimaldicke der Stoppschicht liegen können.

Daher besteht Bedarf an einem Verfahren und einer Einrichtung zum Erzeugen einer gleichförmig dicken Schicht, die bereits vorher Verfahrensschritten unterzogen worden ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß der Erfindung wird ein Verfahren zum Herstellen eines Halbleiterchips bereitgestellt, umfassend:

das Bereitstellen eines Halbleiterchips, der eine Anschlussfleckschicht aufweist, die auf einem Halbleitersubstrat angeordnet ist;

das Ausbilden einer dielektrischen Schicht auf der Anschlussfleckschicht;

das Ausbilden einer Pufferschicht auf der dielektrischen Schicht, wobei die Pufferschicht und die dielektrische Schicht aus verschiedenen Materialien hergestellt sind;

das Ausbilden einer Maskenschicht auf der Pufferschicht, wobei die Maskenschicht und die Pufferschicht aus verschiedenen Materialien hergestellt sind;

das Ausbilden mindestens eines Grabens im Halbleiterchip, wobei jeder Graben in einem Teil der oberen Fläche des Halbleiterchips über die Maskenschicht, die Pufferschicht, die dielektrische Schicht und die Anschlussfleckschicht in einen Teil des Substrats hinein ausgebildet wird;

das Abscheiden eines Füllmaterials in dem mindestens einen Graben und auf der oberen Fläche;

das Polieren des Füllmaterials von der oberen Fläche, damit ein Abschnitt der Maskenschicht freigelegt wird;

das Ausbilden mindestens eines dielektrischen Bunds in dem mindestens einen Graben;

das Ätzen des freiliegenden Abschnitts der Maskenschicht nach dem Ausbilden des dielektrischen Bands, damit die Pufferschicht freigelegt wird; und

das Entfernen des freiliegenden Anteils der Pufferschicht nach dem Ätzen der Maskenschicht, damit die dielektrische Schicht freigelegt wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Diese Offenbarung gibt ausführlich die folgende Beschreibung bevorzugter Ausführungsformen anhand der angegebenen Abbildungen wieder.

Es zeigt:

Fig. 1 eine Querschnittsansicht eines herkömmlichen Halbleiterchips;

Fig. 2 eine Querschnittsansicht eines Halbleiterchips, die eine Pufferschicht darstellt;

Fig. 3 eine Querschnittsansicht eines Halbleiterchips, die zahlreiche Pufferschichten darstellt;

Fig. 4 eine Querschnittsansicht eines Halbleiterchips, in dem Gräben ausgebildet sind;

Fig. 5 eine Querschnittsansicht des Halbleiterchips in Fig. 4, bei dem die Gräben mit einem Füllmaterial gefüllt sind;

Fig. 6 eine Querschnittsansicht des Halbleiterchips in Fig. 5, wobei eine Maskenschicht durch Entfernen einer Füllmaterialschicht auf der Maskenschicht freigelegt ist;

Fig. 7 eine Querschnittsansicht des Halbleiterchips in Fig. 6, wobei das Füllmaterial geätzt und eine TEOS-Schicht abgeschieden ist;

Fig. 8 eine Querschnittsansicht des Halbleiterchips in Fig. 7, wobei ein Teil der TEOS-Schicht entfernt ist;

Fig. 9 eine Querschnittsansicht des Halbleiterchips in Fig. 8, wobei die Gräben mit einem Füllmaterial gefüllt sind und bis auf die Maskenschicht poliert wurde;

Fig. 10 eine Querschnittsansicht des Halbleiterchips in Fig. 9, wobei im Füllmaterial Vertiefungen erzeugt sind;

Fig. 11 eine Querschnittsansicht des Halbleiterchips in Fig. 10, wobei die TEOS-Schicht bis zum Füllmaterial abgeätzt ist;

Fig. 12 eine Querschnittsansicht des Halbleiterchips in Fig. 11, wobei die Gräben erneut aufgefüllt sind;

Fig. 13 eine Querschnittsansicht eines Halbleiterchips einer erläuternden Ausführungsform nach dem Polieren;

Fig. 14 eine Querschnittsansicht des Halbleiterchips in Fig. 13 nach dem Entfernen der Maskenschicht;

Fig. 15 eine Querschnittsansicht des Halbleiterchips in Fig. 14 nach dem Entfernen einer Pufferschicht, wobei eine dielektrische Schicht mit im Wesentlichen gleichförmiger Dicke und Planarität dargestellt ist;

Fig. 16 eine Querschnittsansicht eines Halbleiterchips, in dem eine Vertiefung ausgebildet ist, die in sich einen flachen Grabenisolator aufnimmt, wobei eine dielektrische Schicht dargestellt ist, die als Polierstopp wirkt;

Fig. 17 eine Querschnittsansicht eines Halbleiterchips einer weiteren erläuternden Ausführungsform nach dem Polieren;

Fig. 18 eine Querschnittsansicht des Halbleiterchips in Fig. 17 nach dem Entfernen der Maskenschicht; und

Fig. 19 eine Querschnittsansicht des Halbleiterchips in Fig. 18 nach dem Entfernen einer Pufferschicht, wobei eine dielektrische Schicht mit im Wesentlichen gleichförmiger Dicke und Planarität dargestellt ist.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Die Offenbarung beschreibt ein Verfahren zum Ausbilden einer Pufferschicht innerhalb einer Anschlussfleckschicht, die sie dabei in eine Anschlussfleck-Stoppschicht und eine dielektrische Schicht trennt. Die Anschlussfleck-Stoppschicht kann man je nach Bedarf polieren, ätzen und verarbeiten. Wird die Anschlussfleck-Stoppschicht nicht mehr benötigt, so kann man sie gezielt wegätzen und die Pufferschicht freilegen. Man kann nun die Pufferschicht bearbeiten und/oder gezielt wegätzen, um die dielektrische Schicht freizulegen. Da die dielektrische Schicht während der vorhergehenden Verarbeitung geschützt worden ist, besitzt die dielektrische Schicht eine vorbestimmte Dicke, die größer ist als eine erforderliche Mindestdicke, damit sie als Polier- oder Ätzstopp dienen kann. Man kann sie vorteilhaft dazu verwenden, aus ihr elektronische Komponenten auf einem Halbleiterchip zu erzeugen.

Es wird nun im Einzelnen auf die Zeichnungen eingegangen, wobei gleiche oder ähnliche Elemente in den diversen Abbildungen mit gleichen Bezugszeichen gekennzeichnet sind. Zunächst wird Bezug auf Fig. 2 genommen, einem Querschnitt durch das Substrat 102. Das Substrat stellt einen Abschnitt einer integrierten Schaltung dar. Ein derartiges IC kann eine Speicherschaltung enthalten, beispielsweise einen Speicher mit wahlfreiem Zugriff (RAM, RAM = Random Access Memory), ein dynamisches RAM (DRAM), ein synchrones DRAM (SDRAM) oder ein statisches RAM (SRAM). Bei dem IC kann es sich auch um eine Logikschaltung handeln, beispielsweise eine programmierbare Logikanordnung (PLA, PLA = Programmable Logic Array), eine anwendungsspezifische integrierte Schaltung (ASIC, ASIC = Application Specific Integrated Circuit), eine kombinierte DRAM-Logikschaltung oder irgendeinen anderen Schaltkreis.

In der Regel fertigt man zahlreiche ICs gemeinsam auf einem Halbleitersubstrat, z. B. einem Siliciumwafer. Nach der Verarbeitung wird der Wafer in Chips zerschnitten, um die Schaltungen in zahlreiche Einzel-ICs zu zerlegen. Die Chips werden anschließend in festen Baugruppen untergebracht, den Endprodukten, die beispielsweise in Kundenprodukten wie Computersystemen, Mobiltelefonen, persönlichen digitalen Unterstützern (PDA, PDA = Personal Digital Assistant) und weiteren Elektronikprodukten eingesetzt werden.

Ein Substrat 102 wird wie abgebildet bereitgestellt. Das Substrat besteht beispielsweise aus einem Siliciumwafer. Andere Halbleitersubstrate, z. B. Galliumarsenid, Germanium, Silicium-auf-Isolator (SOI, SOI = Silicon On Insulator) und weitere Halbleitermaterialien sind ebenfalls verwendbar. Das Substrat kann beispielsweise geringfügig oder stark mit Dotierungsmaterialien einer vorbestimmten Leitfähigkeit dotiert sein, damit man die gewünschten elektrischen Eigenschaften erzielt.

Auf dem Substrat 102 wird eine thermische Anschlussfleckschicht 104 erzeugt. Die thermische Anschlussfleckschicht 104 kann man dadurch erzeugen, dass man das Substrat 102 bei erhöhten Temperaturen mit Sauerstoff in Kontakt bringt, um beispielsweise einen Siliciumdioxidverbund auszubilden. Auf der thermischen Anschlussfleckschicht 104 wird eine dielektrische Schicht 106 erzeugt. Die dielektrische Schicht 106 erzeugt man mit Hilfe eines chemischen Dampfabscheidungsverfahrens (CVD, CVD = Chemical Vapor Deposition), z. B. dem chemischen Niederdruck-Dampfabscheidungsverfahren (LPCVD, LPCVD = Low Pressure Chemical Vapor Deposition) oder der plasmaunterstützten chemischen Dampfabscheidung (PECVD, PECVD = Plasma Enhanced Chemical Vapor Deposition).

Durch einen Gasabscheidevorgang wird auf der dielektrischen Schicht 106 eine Pufferschicht 108 ausgebildet. Die Pufferschicht 108 kann bezüglich einer Anschlussfleckschicht 110, der dielektrischen Schicht 106 und von Materialien in bearbeiteten Strukturen, beispielsweise Gräben, gezielt entfernt werden. Die Anschlussfleckschicht 110, die Pufferschicht 108 und die dielektrische Schicht können beispielsweise die folgenden Materialkombinationen aufweisen: Oxid/Nitrid/Oxid, Nitrid/Oxid/Nitrid, Oxid/polykristallines Silicium(Poly)/Oxid, Nitrid/Poly/Nitrid, Poly/Nitrid/Poly oder Poly/Oxid/Poly.

Die Maskenschicht 110 wird mit Hilfe eines CVD-Verfahrens auf der Pufferschicht 108 ausgebildet, z. B. LPCVD oder PECVD. Auf der Maskenschicht 110 wird eine Hartmasken-Glasschicht 112 ausgebildet. Die Hartmaskenschicht besteht beispielsweise aus Borsilikatglas (BSG) oder TEOS.

In einer Ausführungsform werden die dielektrische Schicht 106 und die Maskenschicht 110 generell aus Siliciumnitrid hergestellt. Um die Pufferschicht 108 von den Schichten 106 und 110 zu unterscheiden, kann man die Pufferschicht 108 aus Siliciumdioxid, Tetraethyloxosilan (TEOS) oder polykristallinem Silicium (Poly) fertigen. Die Pufferschicht 108 besteht bevorzugt aus TEOS. Man kann die Pufferschicht 108 mit Hilfe eines Niederdruck-TEOS-Abscheidevorgangs ausbilden. Nach dem Erzeugen der Pufferschicht 108 kann man die Pufferschicht einem Nassoxid-Glühvorgang (wet oxide annealing) unterziehen, bei dem eine Temperatur zwischen ungefähr 850 und 950 Grad Celsius für etwa 10 Minuten beibehalten wird, um die Pufferschicht 108 zu verdichten. Die Verdichtung der Pufferschicht 108 verbessert die Widerstandsfähigkeit der Pufferschicht 108 gegen chemisches Ätzen, beispielsweise HF-Nassätzen. Die Pufferschicht 108 ist z. B. weniger als ungefähr 10 nm dick und liegt bevorzugt im Bereich zwischen 5 und 10 nm. Da eine herkömmliche Anschlussfleckschicht 10 wie erwähnt eine Nenndicke von ungefähr 220 nm hat, sollten die dielektrische Schicht 106, die Pufferschicht 108 und die Anschlussfleckschicht 110 der Erfindung gemeinsam eine Nenndicke von ungefähr 220 nm haben. Die dielektrische Schicht 106 ist bevorzugt mindestens ungefähr 80 nm dick, um den gewünschten Schutzumfang zu erzielen.

Es wird in Betracht gezogen, siehe Fig. 3, dass eine Anzahl dielektrischer Schichten 101 zusammen mit einer Anzahl Pufferschichten 103 dazu verwendet werden, die Gleichförmigkeit der Schicht während der zwischenliegenden Bearbeitung zu verbessern. Zahlreiche Pufferschichten 103 sind zwischen dielektrischen Schichten 101 eingebettet; man kann sie als Polier- oder Ätzstopps verwenden.

Anhand von Fig. 4 bis 12 wird eine erläuternde Ausführungsform der Erfindung dargestellt. Auf der Oberfläche eines Substrats, siehe Fig. 4, ist ein Anschlussfleckstapel bereitgestellt, der eine einzige Pufferschicht 108 enthält, die eine dielektrische Schicht 106 und eine Anschlussfleck-Stoppschicht 110 trennt. Im Substrat sind wie dargestellt Gräben 114 ausgebildet. In der Regel stellt man die Gräben dadurch her, dass man eine harte Ätzmaskenschicht 112 mit herkömmlichen lithografischen Techniken und Ätzverfahren strukturiert. Die Hartmaskenschicht dient als harte Ätzmaske für ein reaktives Ionenätzen (RIE, RIE = Reactive Ion Etch), das zum Ausbilden der Gräben eingesetzt wird. Die Hartmaskenschicht wird mit einem Nassätzverfahren weggeätzt, wobei z. B. HF als Ätzmittel verwendet wird. An dieser Stelle wird wahlweise eine vergrabene Platte im unteren Abschnitt der Gräben wahlweise mit Hilfe herkömmlicher Verfahren ausgebildet, beispielsweise dem Bereitstellen einer Dotierungsquelle und dem Ausdiffundieren der darin enthaltenen Dotiermaterialien in das Substrat. Die Dotierungsquelle enthält beispielsweise arsendotiertes Silikatglas (ASG).

Die Gräben 114, siehe Fig. 5, werden mit einem Füllmaterial 105 gefüllt, beispielsweise polykristallinem Silicium (Poly). Das Poly ist beispielsweise stark mit n-leitendem Dotiermaterial dotiert, um den Knoten der Kondensatoren auszubilden. Die Oberfläche des Polys 111 wird durch CNP geglättet, damit eine Oberfläche entsteht, die koplanar zur Anschlussfleck-Stoppschicht 110 ist, siehe Fig. 6. Im Füllmaterial 105, siehe Fig. 7, werden Vertiefungen erzeugt, wobei ein Teil des Füllmaterials im unteren Abschnitt der Gräben verbleibt. (Fig. 5-6). Anschließend wird eine TEOS-Schicht 116 abgeschieden, die die Wände 118 und die Unterseite 120 eines jeden Grabens 114 bedeckt. Das TEOS wird dazu verwendet, einen dielektrischen Bund zu bilden, der parasitäre Verluste verringert. In der Regel glüht man das TEOS, um die Isolationseigenschaften der Schicht zu verbessern.

Die TEOS-Schicht 116, siehe Fig. 8, wird nun durch reaktives Ionenätzen von der Unterseite 120 und der Maskenschicht 110 entfernt. Das RIE entfernt auch die TEOS-Schicht von der Oberfläche der Schicht 110 und vom oberen Abschnitt der Grabenseitenwand. In Fig. 9 werden die Gräben 114 nun mit einem Füllmaterial 122 gefüllt, z. B. n-dotiertem Poly. Das Füllmaterial 122, siehe Fig. 10, wird mit einem Nassätzverfahren auf eine vorbestimmte Höhe 123 im Graben 114 abgetragen, wobei z. B. HF als Ätzmittel verwendet wird. Die vorbestimmte Höhe entspricht z. B. der Unterseite, auf der eine vergrabene Schaltbrücke auszubilden ist. Dies entspricht auch dem Ort der Oberseite des TEOS-Bunds. Da das Nassätzen gezielt auf Oxide wirkt (d. h., das TEOS wird nicht geätzt), schützt das TEOS vorteilhaft die Siliciumseitenwände vor dem Ätzen.

Nun erfolgt ein gezielt auf Silicium wirkendes Nassätzen, siehe Fig. 11, um das TEOS zu entfernen. Dieser Ätzvorgang entfernt das TEOS ungefähr bis zur Oberseite des Polys, wodurch der TEOS-Bund ausgebildet wird. Anschließend wird ein Füllmaterial, siehe Fig. 12, dazu verwendet, die Gräben 114 aufzufüllen. Das Füllmaterial ist beispielsweise undotiertes Poly, das zum Ausbilden einer vergrabenen Schaltbrücke verwendet wird.

Nach dem Erzeugen und Auffüllen der Gräben 114, siehe Fig. 13, erfolgt ein chemisch-mechanischer Polierschritt (CMP), der die Materialschichten über der Anschlussfleck-Stoppschicht 110 entfernt. Aufgrund des Poliervorgangs ist die Oberseite 126 ungleichförmig; dies ist in einem gewissen Umfang für alle Glättungsverfahren typisch. Die Anschlussfleck- Stoppschicht 110 wird durch nasses oder trockenes Ätzen abgetragen, siehe Fig. 14. In einer Ausführungsform wird die Anschlussfleck-Stoppschicht 110 ausgewählt bis zur Pufferschicht 108 geätzt. Die Pufferschicht 108 kann aus einem Oxid bestehen und die Anschlussfleck-Stoppschicht 110 aus einem Nitrid. Stellt man die Pufferschicht 108 als Ätzstopp bereit, so erzielt man eine gleichförmigere Oberfläche 128.

Die Pufferschicht 108 wird durch Ätzen entfernt, siehe Fig. 15, und gibt eine dielektrische Schicht 106 frei. In einer Ausführungsform besteht die dielektrische Schicht 106 aus Nitrid und die Pufferschicht 108 aus Oxid. Dadurch ist es möglich, die Pufferschicht gezielt wegzuätzen. Die dielektrische Schicht 106 kann nun als Ätzstopp während des Nassätzens wirken, mit dem im Füllmaterial 122 Vertiefungen in das Substrat 102 erzeugt werden. Die Vertiefung bildet eine vergrabene Schaltbrücke der Grabenkondensatoren. Die dielektrische Schicht 106 besitzt mindestens die Minimaldicke für den Gebrauch als Polier- oder Ätzstopp zwischen zwei Schichten. Die Verarbeitung kann nun fortgesetzt werden, um beispielsweise Grabenkondensatoren zu bilden. Die Höhe der dielektrischen Schicht 106 über dem Halbleiterchip 100 ist nun gleichförmiger.

Es wird nun ein flacher Graben 130 mit herkömmlichen lithografischen Techniken und Ätzverfahren bestimmt, siehe Fig. 16. Der flache Graben wird dann beispielsweise mit TEOS gefüllt, um eine flache Grabenisolation (STI, STI = Shallow Trench Isolation) auszubilden. Das TEOS wird geglüht, um es zu verdichten. Die Oberfläche wird poliert, wobei die dielektrische Schicht 106 als Polierstopp dient. Dies ermöglicht eine bessere Höhenkontrolle des STI 130 und führt zu besseren Leistungen.

Fig. 17 stellt eine weitere erläuternde Ausführungsform dar. Sie zeigt eine bereits in den Gräben 214 ausgebildete TEOS-Schicht 216 sowie ein eingebrachtes Füllmaterial 222, das in den Gräben 214 auf eine vorbestimmte Höhe geätzt ist und eine Vertiefung 215 bildet. Die Vertiefung 215 kann mit nachgeschaltetem chemischen Ätzen (CDE, CDE = Chemical Downstream Etching) ausgebildet werden. Auf einem Substrat 202 ist eine thermische Anschlussfleckschicht 204 ausgebildet. Die thermische Anschlussfleckschicht 204, eine dielektrische Schicht 206, eine Pufferschicht 208 und eine Anschlussfleckschicht 210 haben im Wesentlichen den beschriebenen Aufbau. Es ist bereits eine CMP-Bearbeitung erfolgt, die aufgrund des Polierens auf der Maskenschicht 210 eine Oberseite 226 mit Höhenschwankungen erzeugt.

Die Anschlussfleckschicht 210, siehe Fig. 18, wird mit einem gezielten Nass- oder Trockenätzvorgang entfernt. Die Pufferschicht 208 dient als Ätzstopp. In einer Ausführungsform wird die Anschlussfleckschicht 210 gezielt bis auf die Pufferschicht 208 geätzt. Die Pufferschicht 208 kann aus Oxid bestehen und die Maskenschicht 210 aus Nitrid. Stellt man die Pufferschicht 208 bereit, so erzielt man eine gleichförmigere Oberfläche 228. Besteht die Pufferschicht 208 aus Oxid, so kann man die Pufferschicht 208 zusammen mit der TEOS-Schicht 216 mit einem einzigen Ätzschritt entfernen. Das Füllmaterial 222 wirkt als Maske und verhindert, dass die TEOS-Schicht 216 an Stellen abgetragen wird, an denen Füllmaterial 222 in den Gräben 214 vorhanden ist.

Auf der dielektrischen Schicht 206, siehe Fig. 19, befindet sich eine gleichförmigere Oberfläche 230. In jedem Graben 214 ist ein Bund 224 ausgebildet. Für die weitere Verarbeitung zum Bilden von Grabenkondensatoren ist ein Füllmaterial 222 zugefügt worden. Das Füllmaterial 222 kann man mit nachgeschaltetem chemischen Ätzen (CDE) entfernen; dies kann zu einer verbesserten Gleichförmigkeit der geätzten Oberflächen führen. Man kann auch CMP verwenden, obgleich CMP wie erwähnt möglicherweise mehr Ungleichförmigkeiten erzeugt. Gebraucht man CDE, so kann man eine tiefe Grabenvertiefung zum Anordnen eines STI erzeugen, siehe Fig. 16. Der STI verwendet wiederum die dielektrische Schicht 206 als Polierstopp, siehe oben. Der Polierstopp ist aufgrund verringerter Schwankungen, die man durch das Abtragen der Pufferschicht 208 erhält, besser bestimmt.


Anspruch[de]

1. Verfahren zum Herstellen eines Halbleiterchips, umfassend:

das Bereitstellen eines Halbleiterchips, der eine Anschlussfleckschicht (104) aufweist, die auf einem Halbleitersubstrat (102) angeordnet ist;

das Ausbilden einer dielektrischen Schicht (106) auf der Anschlussfleckschicht (104);

das Ausbilden einer Pufferschicht (108) auf der dielektrischen Schicht (106), wobei die Pufferschicht (108) und die dielektrische Schicht (106) aus verschiedenen Materialien hergestellt sind;

das Ausbilden einer Maskenschicht (110) auf der Pufferschicht (108), wobei die Maskenschicht (110) und die Pufferschicht (108) aus verschiedenen Materialien hergestellt sind;

das Ausbilden mindestens eines Grabens (114) im Halbleiterchip, wobei jeder Graben in einem Teil der oberen Fläche des Halbleiterchips über die Maskenschicht (110), die Pufferschicht (108), die dielektrische Schicht (106) und die Anschlussfleckschicht (104) in einen Teil des Substrats (102) hinein ausgebildet wird;

das Abscheiden eines Füllmaterials (105) in dem mindestens einen Graben (114) und auf der oberen Fläche;

das Polieren des Füllmaterials (105) von der oberen Fläche, damit ein Abschnitt der Maskenschicht (110) freigelegt wird;

das Ausbilden mindestens eines dielektrischen Bunds (116) in dem mindestens einen Graben (114);

das Ätzen des freiliegenden Abschnitts der Maskenschicht (110) nach dem Ausbilden des dielektrischen Bunds (116), damit die Pufferschicht (108) freigelegt wird; und

das Entfernen des freiliegenden Anteils der Pufferschicht (108) nach dem Ätzen der Maskenschicht (110), damit die dielektrische Schicht (106) freigelegt wird.

2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Anschlussfleckschicht eine Anzahl Pufferschichten (103) enthält, die durch die Anschlussfleckschicht hindurchgehen.

3. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Pufferschicht (108) aus TEOS hergestellt ist und die Maskenschicht (110) und die dielektrische Schicht (106) aus Siliciumnitrid bestehen.

4. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Pufferschicht (108) weniger als 10 nm dick ist.

5. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, wobei die Pufferschicht (108) zwischen 5 nm und 10 nm dick ist.







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