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Dokumentenidentifikation DE10202879A1 16.10.2003
Titel DLL-(Delay-Locked-Loop)Schaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Reindl, Christian, Villach, AT
Vertreter PAe Reinhard, Skuhra, Weise & Partner GbR, 80801 München
DE-Anmeldedatum 25.01.2002
DE-Aktenzeichen 10202879
Offenlegungstag 16.10.2003
Veröffentlichungstag im Patentblatt 16.10.2003
IPC-Hauptklasse H03K 5/14
Zusammenfassung Die vorliegende Erfindung stellt eine DLL-(Delay-Locked Loop)Schaltung bereit, mit: einer Verzögerungseinrichtung (1) zum Erzeugen mindestens eines verzögerten Taktsignals (7) aus einem Eingangstaktsignal (6); einem Phasendetektor (2) zum Vergleichen des verzögerten Taktsignals (7) mit dem Eingangstaktsignal (6); einer ersten Steuerungseinrichtung (3, 4) zum Erzeugen eines ersten Steuerungssignals (5) zum Beeinflussen einer Verzögerungszeit der Verzögerungseinrichtung (1); einer Einrichtung (12) zum Erzeugen eines Signals Q (Q), dessen Frequenz proportional dem Kehrwert der Verzögerungszeit (Delay) der Verzögerungseinrichtung (1) ist; einer Einrichtung (13, 23) zum Auswerten des Signals Q (Q) und Generieren eines Ausgangssignals (17); und einer zweiten Steuerungseinrichtung (15) zum Modifizieren des ersten Steuerungssignals entsprechend dem Ausgangssignal (17). Die vorliegende Erfindung stellt ebenfalls ein Verfahren zum Erzeugen eines Steuerungssignals einer DLL-Schaltung bereit.

Beschreibung[de]

Die vorliegende Erfindung betrifft eine DLL-(Delay-Locked- Loop)Schaltung.

Bei einer DLL-Schaltung tritt unter der Voraussetzung eines großen Frequenzbereiches des Eingangstaktes das Problem auf, dass die Verzögerungszeit der Verzögerungsleitung (Delayline) im eingerasteten Zustand der Schaltung eine Taktperiode (Clock-Periode) des Eingangstaktes oder aber ein ganzzahliges Vielfaches davon betragen kann. Mit Hilfe einer DLL-Schaltung ist es möglich, eine Taktperiode des Eingangstaktes in mehrere Phasen zu unterteilen. Aus diesen Phasen können dann mit Hilfe einer zusätzlichen Logik verschiedene Rechtecksignale abgeleitet werden.

Eine bislang bekannte Lösung wird in der kanadischen Druckschrift CA 2309522-A1, veröffentlicht am 22. Juni 2001 näher beschrieben. Es wird eine Vorrichtung und ein Verfahren vorgestellt, welche sich durch eine Zählung der steigenden Flanken innerhalb der Verzögerungsleitung (Delayline), während einer Taktperiode des Eingangstaktes, auszeichnet. Eine weitere bekannte Lösung basiert auf der Verwendung einer Replica-Verzögerungsleitung (Delayline) und ist unter dem Titel, "An all-analog multiface delay-locked loop using a replica Delayline for wide-range operation and low-jitter performance" im IEEE Journal of Solid-State-Circuits, vol. 35, Nr. 3, März 2000 veröffentlicht worden.

In Fig. 1 ist ein Blockschaltbild eines üblichen DLL-(Delay- Locked-Loop) Kreises dargestellt. Im eingerasteten Zustand ist ein verzögertes Eingangstaktsignal 7 (clkd) genau eine Periodendauer gegenüber dem Eingangstaktsignal 6 (clk) verzögert. Ändert sich die Verzögerung der Verzögerungseinrichtung 1, kommt es zu einer Phasenverschiebung zwischen dem Eingangstaktsignal 6 (clk) und dem verzögerten Eingangstaktsignal 7 (clkd). Diese Phasenverschiebung wird vom Phasendetektor 2 erkannt, woraufhin dieser eine elektrische Energiequelle 3 zum Beispiel eine Chargepump 3 dazu veranlasst, Stromimpulse in eine Filtereinrichtung 4 zu schicken. Infolge dessen ändert sich ein Rückkopplungssignal 5 und die Regelspannung zur Änderung der Verzögerungszeit (Delay) am Eingang der Verzögerungseinrichtung 1 bewirkt eine Veränderung der Verzögerungszeit der Verzögerungsleitung 1, so dass sich die Phasenverschiebung zwischen dem Eingangstaktsignal 6 (clk) und dem verzögerten Eingangstaktsignal 7 (clkd) wieder verringert.

Kann die Eingangsfrequenz jedoch in einem großen Bereich variieren, welches gleichbedeutend mit einem großen Änderungsbereich der Verzögerungszeit (Delay) ist, ist es möglich, dass im eingerasteten Zustand der verzögerte Eingangstakt 7 clkd um ein ganzzahliges Vielfaches der Periodendauer des Eingangstaktes 6 gegenüber dem Eingangstaktsignal 6 verzögert ist. Dies stellt einen nicht akzeptablen Zustand dar und gilt es zu verhindern.

Es ist Aufgabe der vorliegenden Erfindung, eine DLL-Schaltung bereitzustellen, die trotz großem Eingangsfrequenzbereichs des Eingangstaktes sicherstellt, dass die Verzögerungszeit der Verzögerungsleitung (Delayline) im eingerasteten Zustand genau eine Taktperiode beträgt. Es ist ebenfalls Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betreiben einer DLL-Schaltung bereitzustellen, um sicherzustellen, dass die Verzögerungszeit der Verzögerungsleitung (Delayline) im eingerasteten Zustand nur eine Taktperiode des Eingangstaktes beträgt.

Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene DLL-Schaltung und durch das Verfahren nach Anspruch 20 gelöst.

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, ein Signal Q zu generieren, dessen Frequenz näherungsweise proportional dem Kehrwert der Verzögerungszeit (Delay) ist, und ein weiteres Signal aus dem Signal Q abzuleiten, aus welchem erkannt werden kann, ob die Verzögerung der Verzögerungseinrichtung im Bereich einer Periodendauer des Eingangstaktes liegt.

In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass über einen Standard-DLL-Regelkreis ein übergeordneter Regelkreis gelegt wird, welcher identifiziert, ob die Verzögerung zwischen dem Eingangstaktsignal (clk) und einem verzögerten Eingangstaktsignal (clkd) im Bereich einer Periodendauer liegt. Ist dem nicht der Fall, so greift der übergeordnete Regelkreis ein, um die Regelabweichung zu minimieren. Ist die Verzögerung zwischen dem Eingangstakt (clk) und dem verzögerten Eingangstakt (clkd) im Bereich einer Periodendauer des Eingangstaktes, so regelt der untergeordnete Standard-DLL-Regelkreis die Regelabweichung aus.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.

Gemäß einer bevorzugten Weiterbildung weist die Einrichtung zum Erzeugen des Signals Q eine Flip-Flop-Kette aus mehr als zwei Flip-Flops, die über einen Inverter rückgekoppelt ist, auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Einrichtung zum Erzeugen des Signals Q zwischen zwei Flip-Flops der Flip-Flop-Kette schaltungstechnisch genau ein Verzögerungselement der Verzögerungseinrichtung auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist eine Signalauswerteeinrichtung eine Einrichtung zum Vergleichen von Frequenzen auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Signalauswerteeinrichtung eine Einrichtung zum Erkennen eines Zustandswechsels, insbesondere in der Einrichtung zum Erzeugen des Signals Q, auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist eine DLL-Schaltung sowohl eine Zustandsdetektionseinrichtung als auch eine Frequenzvergleichseinrichtung auf.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.

Es zeigen:

Fig. 1 das Blockschaltbild einer üblichen DLL-Schaltung;

Fig. 2 das Blockschaltbild eines Ausschnitts einer DLL- Schaltung zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;

Fig. 3 das Blockschaltbild eines Ausschnittes aus der Einrichtung zur Umwandlung der Verzögerungszeit in eine Frequenz nach Fig. 2 zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;

Fig. 4 zwei Rechtecksignale mit einer Verzögerungszeit kleiner einer Periode zur Erläuterung der Funktion einer Ausführungsform der vorliegenden Erfindung;

Fig. 5 zwei Rechtecksignale mit einer Verzögerungszeit größer als eine Periodendauer zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;

Fig. 6 Blockschaltbild einer DLL-Schaltung zur Erläuterung einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 7 das Blockschaltbild eines Ausschnitts der Schaltung nach Fig. 6 zur Erläuterung der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 8 Rechtecksignale der Schaltung nach Fig. 7 zur Erläuterung der Funktion der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 9 das Blockschaltbild einer DLL-Schaltung zur Erläuterung einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 10 das Blockschaltbild eines Ausschnittes der Schaltung nach Fig. 10 zur Erläuterung der zweiten Ausführungsform der vorliegenden Erfindung; und

Fig. 11 das Blockschaltbild einer DLL-Schaltung zur Erläuterung einer dritten Ausführungsform der vorliegenden Erfindung.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.

Fig. 2 zeigt das Blockschaltbild eines Ausschnitts einer DLL- Schaltung zur Erläuterung einer Ausführungsform der vorliegenden Erfindung.

In Fig. 2 ist eine Schaltung zur Umwandlung der Verzögerungszeit (Delay) in eine Frequenz bzw. in ein Signal Q dargestellt, welche im wesentlichen eine Flip-Flop-Kette 10 aufweist, welche über einen Inverter 11 rückgekoppelt ist. Nach einem Reset sind alle Flip-Flops 9 zurückgesetzt. Am Eingang des ersten Flip-Flops 9 liegt aufgrund des Inverters 11 ein High-Pegel an. Die positiven Flanken eines verzögerten Taktsignals 7, welche verzögert an den Ausgängen von Verzögerungselementen 8 (Delay-Zellen) anliegen, schalten die Ausgänge der Flip-Flops 9 der Reihe nach auf einen High-Pegel.

Nach einem Durchlauf einer positiven Flanke durch die Verzögerungseinrichtung 1 (Delayline) sind alle Flip-Flop-Ausgänge auf einem High-Pegel, woraufhin aufgrund des Inverters 11 am Eingang des ersten Flip-Flops 9 ein Low-Pegel anliegt. Daraufhin wird mit der nächsten positiven Flanke ein Low-Pegel- Signal durch die Flip-Flop-Kette 10 gereicht.

Folglich ergibt sich, dass das Signal Q im eingerasteten Zustand (Verzögerungszeit der Verzögerungseinrichtung 1 (Delayline) ist eine Periode des Eingangstaktes 6 (clk)) die halbe Frequenz des Eingangstaktes 14 aufweist. Aus der Schaltung folgt ebenfalls, dass das Signal Q zeitgleich (genaugenommen um eine Flip-Flop-Laufzeit verschoben) mit einer positiven Flanke des Eingangstaktes 6 (clk) seinen Zustand ändert.

Die Verzögerungseinrichtung 1 (Delayline) ist so gestaltet, dass die Verzögerungszeit (Delay) innerhalb des Bereiches liegt, in dem ein Einrasten möglich ist. Der größtmögliche Fangbereich wird erreicht, wenn man zwischen zwei Flip-Flops 9 nur eine Verzögerungseinrichtung 8 (Delay-Zelle) schaltet. Das Signal Q weist somit eine Frequenz auf, welche annähernd proportional zu 1/Verzögerungszeit ist. Das Signal Q kann auch weiter hinten in der Flip-Flop-Kette 10 abgegriffen werden, wobei Flip-Flops 9 am Anfang und am Ende der Flip-Flop- Kette 10 weggelassen werden können und nicht nach jeder Verzögerungseinrichtung 8 (Delay-Zelle) schaltungstechnisch ein Flip-Flop 9 auftreten muss.

Fig. 3 zeigt das Blockschaltbild eines Ausschnitts aus der Einrichtung zur Umwandlung der Verzögerungszeit in eine Frequenz zur Erläuterung einer Ausführungsform nach Fig. 2 der vorliegenden Erfindung.

Fig. 3 zeigt im Zusammenhang mit Fig. 4 und Fig. 5 die Funktion der Einrichtung zur Umwandlung der Verzögerungszeit in eine Frequenz. Die Pfeilspitze in Fig. 4 und 5 markiert dieselbe ansteigende Taktflanke zu verschiedenen Zeiten an den Stellen a und a + x in der Verzögerungseinrichtung 1 (Delayline) nach Fig. 3. Ist die Verzögerung zwischen den beiden verzögerten Taktsignalen 27 und 37 (clkd(a) und clkd(a + x)) kleiner als eine Taktperiode des Eingangstaktes 6 (clk), so wird zum Beispiel ein High-Pegel am Ausgang des ersten Flip-Flops 9 nach der Verzögerungszeit vom zweiten Flip-Flop 9 übernommen.

In der Darstellung nach Fig. 5 ist die Verzögerungszeit zwischen den beiden verzögerten Takten 27 und 37 (clkd(a) und clkd(a + x)) etwas größer als eine Taktperiode des Eingangstaktes 6. Folglich wird ein High-Pegel am Ausgang des ersten Flip-Flops 9 zu früh vom zweiten Flip-Flop 9 übernommen und zwar bereits an der mit dem dicken schwarzen Oval bezeichneten Stelle. Folglich durchläuft ein High-Pegel (bzw. ein Low- Pegel) zu schnell die Flip-Flop-Kette 10 und eine zu kleine Verzögerungszeit wird vorgetäuscht.

Mit zwei Flip-Flops 9 kann von der Stelle a bis zu der Stelle a + x eine Verzögerungszeit von maximal einer Taktperiode richtig erkannt werden. Wenn alle Verzögerungselemente 8 (Delay-Zellen) annähernd die gleiche Verzögerungszeit haben, ist die maximale Verzögerungszeit der Verzögerungseinrichtung 1 (Delayline), die noch richtig erkannt werden kann, gemäß der Gleichung:

Periodendauer d. Taktes.(Zahl d. Flip-Flops 9 in d. Flip- Flop-Kette 10 - 1).

Die Frequenz des Signals Q beträgt in dieser Schaltung maximal die halbe Eingangstaktfrequenz 14, weil nur mit der steigenden Taktflanke, beginnend von links nach rechts in Fig. 2, High-Pegel oder Low-Pegel durch die Flip-Flop-Kette 10 gereicht werden. Dauert der Durchlauf der ansteigenden Taktflanke länger als eine Taktperiode, so ändert das Signal Q nur nach jeder zweiten (oder dritten usw.) ansteigenden Taktflanke den Zustand. Die Frequenz des Signals Q ist dann niedriger.

Zur Realisierung der Schaltung nach Fig. 2 setzt man vorzugsweise mehr als zwei Flip-Flops 9 in die Flip-Flop-Kette 10 ein. Geht man zum Beispiel davon aus, dass man zwei Flip- Flops 9 mit einer dazwischen liegenden Delay-Zelle 8 hat, so ist die maximale Frequenz des Signals Q gleich der halben Eingangstaktfrequenz 14. Vergrößert man dann die Verzögerungszeit der Verzögerungselemente 8 soweit, dass von den beiden Flip-Flops 9 gerade noch die richtige Verzögerungszeit erkannt werden kann, so ist die Frequenz des Signals Q immer noch die halbe Taktfrequenz.

Werden hingegen mehrere Flip-Flops 9 in der Flip-Flop-Kette 10 verwendet, erhält man für das Signal Q eine kleinere Frequenz. In der Frequenz des Signals Q steckt in diesem Fall also eine Information über die Verzögerungszeit der Verzögerungseinrichtung 1 (Delayline).

Fig. 6 zeigt das Blockschaltbild einer DLL-Schaltung zur Erläuterung einer ersten Ausführungsform der vorliegenden Erfindung.

In Fig. 6 ist eine DLL-Schaltung mit einem übergeordneten Regelkreis dargestellt. Der übergeordnete Regelkreis weist eine Einrichtung 12 zur Umwandlung der Verzögerungszeit (Delay) in eine Frequenz, eine Einrichtung 13 zum Vergleichen von Frequenzen und eine erste Steuerungseinrichtung 15 neben Standard DLL-Elementen wie einer Verzögerungseinrichtung 1 (Delayline), einem Phasendetektor 2, einer ersten elektrischen Energiequelle 3, insbesondere einer Chargepump 3, und eine Filtereinrichtung 4, deren Ausgangsspannung als Rückkopplungssignal 5 bzw. Regelspannung zur Änderung der Verzögerungszeit (Delay) dient, auf. In der Einrichtung 12 zur Umwandlung der Verzögerungszeit (Delay) in eine Frequenz wird das Signal Q erzeugt, dessen Frequenz annähernd proportional der Verzögerung der Verzögerungseinrichtung 1 (Delayline) ist. Das Signal Q wird in der Einrichtung 13 zum Vergleichen von Frequenzen mit einem Taktsignal 14 halber Eingangstaktfrequenz verglichen, welches aus dem Eingangstakt 6 mittels eines Flip-Flops 9 und einem darauf rückgekoppelten Inverter 11 generiert wird.

Ist die Frequenz des Signals Q kleiner, so weist das Ausgangssignal 17 einen Low-Pegel auf und die Steuerungseinrichtung 15, insbesondere ein Schalter (zum Beispiele ein Feldeffekttransistor), bleibt durchgeschaltet. Dadurch wird die Filtereinrichtung 4 (zum Beispiel eine Kapazität) aufgeladen und die Regelspannung 5 (Vr) steigt an. Dadurch verkleinert sich die Verzögerung der Verzögerungseinrichtung 1 und die Frequenz des Signals Q wird größer.

Gleicht die Frequenz des Signals Q der halben Eingangstaktfrequenz 6, so wechselt das Ausgangssignal 17 auf einen High- Pegel und der Schalter 15 wird gesperrt. Daraufhin erfolgt eine Feinregelung der Verzögerungszeit der Verzögerungseinrichtung 1 durch den Phasendetektor 2 (PD) und die elektrische Energiequelle 3 (Charge-Pump).

Fig. 7 zeigt das Blockschaltbild einer Einrichtung zum Vergleichen von Frequenzen gemäß einer Ausführungsform der vorliegenden Erfindung.

Das Schaubild nach Fig. 8 dient der näheren Erläuterung der Funktionsweise der Schaltung gemäß Fig. 7. In Fig. 7 sind drei Und-Gatter, zwei negativ flankengesteuerte Flip-Flops 19, zwei positiv flankengesteuerte Flip-Flops 20, ein EXOR- Gatter und eine Verzögerungselement 8 dargestellt. Ist die Frequenz des Signals Q gleich der halben Eingangstaktfrequenz 14, so ist der Ausgang eines negativ flankengetriggerten Flip-Flops 19 auf einem High-Pegel und der Ausgang des anderen negativ flankengetriggerten Flip-Flops 19 weist einen Low-Pegel auf. Daraus folgt, dass der Ausgang des EXOR- Gatters immer einen High-Pegel, somit auch das Ausgangssignal 17 stets einen High-Pegel aufweist und der Schalter 15 sperrt.

Weist die Frequenz des Signals Q einen Wert auf, der kleiner als die halbe Frequenz des Eingangstaktes 14 ist, auf, so ist zumindest ein Ausgang der beiden positiv flankengetriggerten Flip-Flops 20 auf einem Low-Pegel. Folglich ist auch das Ausgangssignal 17 des Frequenzvergleiches auf einem Low-Pegel und der Schalter 15 leitet. Das Verzögerungselement 8 (Delay) verhindert Glitches (Störimpulse von sehr kurzer Dauer) in den Taktsignalen 21, 22 (clk1, clk2).

Ist die Frequenz des Signals Q gleich der halben Eingangstaktfrequenz 14, so bedeutet das, dass die Verzögerung der Verzögerungseinrichtung 1 im Bereich einer Taktperiode des Eingangstaktsignals 6 (clk) liegt, das Ausgangssignal 17 des Frequenzvergleiches auf einen High-Pegel schaltet, der Schalter 15 die elektrische Energiequelle 16 sperrt und somit einen Ladungsaustausch mit der Filtereinrichtung 4 verhindert. Gleichzeitig werden der Phasendetektor 2 und die Chargepump 3 gemäß Fig. 6 aktiviert. Über den Phasendetektor 2 und die Chargepump 3 erfolgt dann eine Feinregelung der Verzögerung der Verzögerungseinrichtung 1.

Fig. 9 zeigt das Blockschaltbild einer DLL-Schaltung zur Erläuterung einer zweiten Ausführungsform der vorliegenden Erfindung, und Fig. 10 stellt das Blockschaltbild eines Ausschnittes zur Erläuterung der zweiten Ausführungsform der vorliegenden Erfindung dar.

Wenn das Signal Q gemäß des Blockschaltbildes nach Fig. 10, während eine ansteigende Flanke des Taktes durch die Verzögerungseinrichtung 1 läuft, keine Zustandsänderung aufweist, d. h. Q in aufeinanderfolgenden Taktfolgen einen konstanten High- bzw. Low-Pegel aufweist, folgt daraus, dass A = B ist und somit das Ausgangssignal 17 einen Low-Pegel aufweist. Die Filtereinrichtung 4 wird folglich geladen, die Regelspannung 5 zur Änderung der Verzögerungszeit nimmt zu und dadurch nimmt die Verzögerungszeit der Verzögerungseinrichtung 1 ab.

Erfolgt beim Signal Q, während eine ansteigende Flanke des Taktes durch die Verzögerungseinrichtung 1 läuft, ein Zustandswechsel, so sind A und B invers zueinander, das Ausgangssignal 17 der Zustandswechseldetektion nimmt einen High- Pegel ein und der Schalter 15 sperrt.

Wenn die Verzögerungszeit der Verzögerungseinrichtung 1 sehr groß ist, macht das Signal Q nur alle paar Taktperioden des Eingangstaktes einen Zustandswechsel. Der Schalter 15 ist in diesem Fall daher meistens eingeschaltet und die Filtereinrichtung 4 (Kondensator) wird geladen. Ist die Verzögerungszeit des Delays kleiner oder gleich der Periodendauer des Eingangstaktes 6, erfolgt ein permanenter Zustandswechsel (mit der Frequenz des Eingangstaktes), das Ausgangssignal 17 bleibt auf einem High-Pegel und der Schalter 15 folglich ausgeschaltet.

Tritt der Fall auf, dass die Verzögerungszeit zwischen den Takten (Clocks) zweier aufeinanderfolgender Flip-Flops 9 in der Flip-Flop-Kette 10 zu kurz ist, können die Flip-Flops 9 nicht mehr schalten, und folglich ist das Signal Q konstant. Dies resultiert darin, dass die Frequenzvergleichseinrichtung 13 eine zu niedrige Frequenz detektiert. Dadurch wird die Verzögerungszeit noch weiter verkleinert, und die DLL- Schaltung rastet nicht ein.

Dieses Problem kann durch ein gewissenhaftes Design der Verzögerungseinrichtung 1 (Delayline) gelöst werden. Es muss bei der Ausgestaltung der Verzögerungseinrichtung 1 darauf geachtet werden, dass die Verzögerung nicht zu klein werden kann.

Bei hohen Frequenzen, welche einer kleinen Verzögerungszeit entsprechen, und wenn ein großer "Fangbereich" benötigt wird, welches gleichbedeutend ist, dass viele Flip-Flops 9 in der Flip-Klop-Kette 10 erforderlich sind, ist diese Problemstellung komplex in ihrer Lösung. Die Problematik besteht darin, dass die "minimale Verzögerung" einerseits nicht zu klein werden darf, da sonst die Flip-Flops 9 nicht mehr schalten könnten, aber andererseits die "minimale Verzögerung" nicht zu groß werden darf, da sonst eine hohe Frequenz nicht erreicht werden kann. Das bedeutet, dass der erlaubte Streubereich der "minimalen Verzögerung" sehr klein ist, was aufgrund der großen Parameterstreuung in CMOS- Schaltungen schwer zu erreichen ist.

Mit Hilfe der Schaltung nach Fig. 10 hat man die Möglichkeit zu detektieren, ob in der Verzögerungseinrichtung 1 (Delayline) ein Zustandswechsel stattfindet. Wenn kein Zustandswechsel detektiert wird, ist die Verzögerungszeit der Verzögerungseinrichtung 1 (Delayline) offensichtlich zu klein.

Das in Fig. 11 dargestellte Blockschaltbild einer DLL- Schaltung dient zur Erläuterung einer dritten Ausführungsform der vorliegenden Erfindung.

Die letztgenannte Problematik lässt sich mit einer Schaltung gemäß Fig. 11 lösen. Über die Steuerungseinrichtung 24, insbesondere einen Transistor, lässt sich die Filtereinrichtung 4 (zum Beispiel ein Kondensator) wieder entladen, bis die Verzögerungszeit wieder einen ausreichend großen Wert aufweist. Die Steuerungseinrichtungen 15 und 24 können auch gegenseitig verriegelt werden, um ein gleichzeitiges Auf- und Entladen der Filtereinrichtung 4 zu vermeiden.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.

Obwohl in den obigen Ausführungsbeispielen konkrete Schaltungsblöcke, -elemente und Logik-Gatter sowie Signalformen (Rechtecksignale) bzw. Regelgrößen (z. B. die Regelspannung zur Änderung des Delays) beschrieben sind, sind auch andere Elemente zur Realisierung der erfindungsgemäßen Funktionen Vorstellbar.

Auch ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten beschränkt. Bezugszeichenliste 1 Verzögerungseinrichtung, insbesondere eine Delayline

2 Phasendetektor (PD)

3 elektrische Energiequelle, z. B. Chargepump (chp)

4 Filtereinrichtung, insbesondere ein Kondensator

5 Rückkopplungssignal (Regelspng. z. Änderung d. Delays)

6 Eingangstaktsignal (clk)

7 Verzögertes Eingangstaktsignal (clkd)

8 Verzögerungselement, insbesondere eine Delayzelle

9 Flip-Flop (FF)

10 Flip-Flop-Kette

11 Inverter

12 Einrichtung zur Umwandlung des Delays in eine Frequenz

13 Einrichtung zum Vergleichen von Frequenzen

14 Taktsignals (clk/2) mit halber Frequenz

15 Steuerungseinrichtung, insbesondere Schalter (P1)

16 elektrische Energiequelle, z. B. Spannung (VDD)

17 Ausgangssignal (out) des Frequenzvergleichs bzw. der Zustandswechseldetektion

18 Invertierter, halbierter Eingangstakt (inv(clk/2))

19 Negativ flankengesteuertes Flip-Flop

20 Positiv flankengesteuertes Flip-Flop

21 Takt 1 (clk1)

22 Takt 2 (clk2)

23 Einrichtung zum Erkennen eines Zustandswechsels

24 Steuerungseinrichtung, insbesondere Schalter (N1)

27 verzögertes Eingangstaktsignal (clkd(a))

37 verzögertes Eingangstaktsignal (clkd(a + x))

x Anzahl der Verzögerungselemente in einem Block

a Stelle in der Verzögerungseinrichtung

Q Signal Q mit einer Frequenz etwa proportional zu 1/Verzögerungszeit (Verzögerungszeit = Delay)


Anspruch[de]
  1. 1. DLL-(Delay-Locked Loop)Schaltung mit:

    einer Verzögerungseinrichtung (1) zum Erzeugen mindestens eines verzögerten Taktsignals (7) aus einem Eingangstaktsignal (6);

    einem Phasendetektor (2) zum Vergleichen des verzögerten Taktsignals (7) mit dem Eingangstaktsignal (6);

    einer ersten Steuerungseinrichtung (3, 4) zum Erzeugen eines ersten Steuerungssignals (5) zum Beeinflussen einer Verzögerungszeit der Verzögerungseinrichtung (1);

    einer Einrichtung (12) zum Erzeugen eines Signals Q (Q), dessen Frequenz proportional dem Kehrwert der Verzögerungszeit (Delay) der Verzögerungseinrichtung (1) ist;

    einer Einrichtung (13, 23) zum Auswerten des Signals Q (Q) und Generieren eines Ausganssignals (17); und

    einer zweiten Steuerungseinrichtung (15) zum Modifizieren des ersten Steuerungssignals entsprechend dem Ausgangssignal (17).
  2. 2. DLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Einrichtung (12) zum Erzeugen des Signals Q (Q) eine Flip-Flop Kette (10) aus mindestens zwei Flip-Flops (9), die über einen Inverter (11) rückgekoppelt ist, aufweist.
  3. 3. DLL-Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Einrichtung (12) zum Erzeugen des Signals Q (Q) an den Takteingängen der Flip-Flops (9) mit Taktsignalen (6, 7, 27, 37) von der Verzögerungseinrichtung (1) verbunden ist.
  4. 4. DLL-Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass das Signal Q (Q) an einer beliebigen Stelle nach dem ersten Flip-Flop (9) in der Flip-Flop-Kette (10) abgegriffen wird.
  5. 5. DLL-Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Flip-Flops (9) der Flip-Flop-Kette (10) positiv flankengesteuerte D-Flip-Flops sind.
  6. 6. DLL-Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass zwischen zwei Flip-Flops (9) der Flip-Flop-Kette (10) schaltungstechnisch mindestens ein Verzögerungselement (8) der Verzögerungseinrichtung (1) liegt.
  7. 7. DLL-Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass zwischen zwei Flip-Flops (9) der Flip-Flop-Kette (10) schaltungstechnisch genau ein Verzögerungselement (8) der Verzögerungseinrichtung (1) zum Generieren des größtmöglichen Fangbereichs der DLL-Schaltung liegt.
  8. 8. DLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Signalauswerteeinrichtung(13, 23) eine Einrichtung (13) zum Vergleichen von Frequenzen aufweist.
  9. 9. DLL-Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Einrichtung (13) zum Vergleichen von Frequenzen mit einem Eingangstaktsignal (6), einem Eingangssignal (14) halber Frequenz und dem Signal Q (Q) gespeist wird.
  10. 10. DLL-Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Einrichtung (13) zum Vergleichen von Frequenzen ein Verzögerungselement, positiv flankengesteuerte Flip- Flops (20), negativ flankengesteuerte Flip-Flops (19), AND-Gatter und ein EXOR-Gatter aufweist.
  11. 11. DLL-Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass das Ausgangssignal (17) der Frequenzvergleichseinrichtung (13) an eine Steuerungseinrichtung (15) angeschlossen ist, über die eine zweite elektrische Energiequelle (16) zwischen die erste elektrische Energiequelle (3) und die Filtereinrichtung (4) schaltbar ist.
  12. 12. DLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Signalauswerteeinrichtung (13, 23) eine Einrichtung (23) zum Erkennen eines Zustandswechsels aufweist.
  13. 13. DLL-Schaltung nach Anspruch 12, dadurch gekennzeichnet, dass die Einrichtung (23) zum Erkennen eines Zustandswechsels mit einem Eingangstaktsignal (6), dem Signal (Q) und zwei verzögerten Taktsignalen (27, 37) von der Verzögerungseinrichtung (1) gespeist wird.
  14. 14. DLL-Schaltung nach Anspruch 12, dadurch gekennzeichnet, dass die Einrichtung (23) zum Erkennen eines Zustandswechsels Flip-Flops und ein EXOR- Gatter aufweisen.
  15. 15. DLL-Schaltung nach Anspruch 12, dadurch gekennzeichnet, dass das Ausgangssignal (17) der Zustandswechseldetektion (23) an eine zweite Steuerungseinrichtung (15) angeschlossen ist, über die eine zweite elektrische Energiequelle (16) zwischen die erste elektrische Energiequelle (3) und die Filtereinrichtung (4) schaltbar ist.
  16. 16. DLL-Schaltung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die DLL-Schaltung sowohl eine Frequenzvergleichseinrichtung (13) als auch eine Einrichtung (23) zur Zustandswechseldetektion aufweist.
  17. 17. DLL-Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass das Ausgangssignal (17) der Zustandsdetektionseinrichtung (23) an eine dritte Steuerungseinrichtung (24) angeschlossen ist, über welche die Filtereinrichtung (4) entladen werden kann.
  18. 18. DLL-Schaltung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Filtereinrichtung (4) einen Kondensator aufweist.
  19. 19. DLL-Schaltung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zweite und dritte Steuerungseinrichtung (15, 24) einen elektrischen Schalter, insbesondere einen Feldeffekttransistor, aufweisen.
  20. 20. Verfahren zum Erzeugen mindestens eines verzögerten Taktsignals (7) synchron zu einem Eingangstakt (6), welches genau um eine Periode gegenüber dem Eingangstaktsignal (6) verzögert ist, mit den Schritten:

    Erzeugen mindestens eines verzögerten Taktsignals (7, 27, 37) aus einem Eingangstaktsignal (6);

    Vergleichen des verzögerten Taktsignals (7) mit dem Eingangstaktsignal (6);

    Erzeugen eines ersten Steuerungssignals (5) zum Beeinflussen einer Verzögerungszeit einer Verzögerungseinrichtung (1);

    Erzeugen eines Signals Q (Q), dessen Frequenz proportional dem Kehrwert der Verzögerungszeit der Verzögerungseinrichtung (1) ist;

    Auswerten des Signals Q (Q) und Generieren eines Ausganssignals (17); und

    Modifizieren des ersten Steuerungssignals (5) entsprechend dem Ausgangssignal (17).
  21. 21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Ausgangssignal (17) durch einen Vergleich von Frequenzen des Signals Q (Q), des Eingangstaktes (6) und eines Taktsignals (14) mit halber Eingangstaktfrequenz erzeugt wird.
  22. 22. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Ausgangssignal (17) durch eine Detektion eines Zustandswechsels unter Einbeziehung des Signals Q (Q), des Eingangstaktes (6) und verzögerter Eingangstaktsignale (7, 27, 37) generiert wird.
  23. 23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass eine dritte Steuerungseinrichtung (24) eine Filtereinrichtung (4) zum Entladen dieser mit Masse verbindet, wenn eine Einrichtung (23) zur Zustandsdetektion feststellt, dass kein Zustandswechsel auftritt.






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