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Dokumentenidentifikation DE69432882T2 08.01.2004
EP-Veröffentlichungsnummer 0000627741
Titel Halbleiterspeicheranordnung
Anmelder Matsushita Electric Industrial Co., Ltd., Kadoma, Osaka, JP
Erfinder Hirano, Hiroshige, Nara-shi, Nara, 631, JP;
Sumi, Tatsumi, Mishima-gun, Osaka 618, JP;
Nagano, Yoshihisa, Takatsuki-shi, Osaka 569, JP
Vertreter Grünecker, Kinkeldey, Stockmair & Schwanhäusser, 80538 München
DE-Aktenzeichen 69432882
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 08.04.1994
EP-Aktenzeichen 941055022
EP-Offenlegungsdatum 07.12.1994
EP date of grant 02.07.2003
Veröffentlichungstag im Patentblatt 08.01.2004
IPC-Hauptklasse G11C 11/22

Beschreibung[de]

Diese Erfindung betrifft eine Halbleiter-Speichervorrichtung, die Speicherzellen aufweist, die mit ferroelektrischen Kondensatoren gebildet sind.

Ein dynamischer Schreib-Lesespeicher (DRAM), in dem Daten in einem Speicherzellenkondensator des selben gespeichert werden, ist allgemein als eine Halbleiter-Speicherzellenvorrichtung bekannt. Eine Siliziumoxid-Schicht wird üblicherweise als isolierende Schicht des Speicherzellenkondensators verwendet.

In den letzten Jahren sind verschiedene DRAMs entwickelt worden, die ferroelektrisches Material für die isolierende Schicht des Kondensators verwenden, um zu erreichen, dass die gespeicherten Daten nicht flüchtig sind (US 4,873,664). Als einer solcher DRAMs ist eine Halbleiterspeichervorrichtung bekannt, die eine Struktur wie sie unten beschrieben ist, aufweist.

Die Halbleiterspeichereinrichtung umfasst – als Grundbauelemente – eine Speicherzelle, die einen MOS-Transistor und einen ferroelektrischen Kondensator aufweist, ein Paar Bitleitungen, die mit der Speicherzelle verbunden sind, eine Wortleitung, die mit der Speicherzelle verbunden ist, eine Plattenleitung, die mit der Speicherzelle verbunden ist, und einen Leseverstärker, der mit dem Paar der Bitleitungen verbunden ist. Der MOS-Transistor der Speicherzelle ist mit den Bitleitungen verbunden, während der ferroelektrische Kondensator zwischen den MOS-Transistor und die Plattenleitung geschaltet ist.

Daten werden in dieser Halbleiterspeichervorrichtung auf die Weise geschrieben, die darin besteht, eine umgekehrte logische Spannung an den ferroelektrischen Kondensator der Speicherzelle anzulegen. Daten werden mittels des Verfahrens gelesen, das darin besteht, die elektrische Ladung, die in dem ferroelektrischen Kondensator gespeichert ist, über das Paar Bitleitungen als Potenzial heraus zu nehmen und die Potenzialdifferenz zwischen diesen Bitleitungen mittels des Leseverstärkers zu verstärken.

Bei einer Halbleiterspeichervorrichtung herkömmlichen Aufbaus wie oben beschrieben nimmt jedoch die Potenzialdifferenz zum Lesen, die zwischen den Bitleitungen erzeugt wird, ab, falls der parasitäre Kapazitätswert der Bitleitungen kleiner wird. Aus diesem Grund wird es unmöglich, diese Potenzialdifferenz mittels des Leseverstärkers genau zu verstärken, was zu häufigen Fehlern beim Lesen führt.

Eine frühere Halbleiterspeichervorrichtung (EPO 486 902 A3) weist, wie in den Oberbegriffen der Ansprüche 1 und 10 ausgeführt ist, die Regelungskondensatoren zum Regeln der Bitleitungskapazität in Vorverstärkern auf, die zwischen Bitleitung und dem entsprechenden Leseverstärker geschaltet sind. Dann werden in dieser Speichervorrichtung aus dem Stand der Technik in einem ersten Schritt Daten (elektrische Ladung), die aus den ferroelektrischen Kondensatoren an eine Bitleitung ausgelesen sind, in den mehreren Regelungskondensatoren, die parallel an die Bitleitung angeschlossen sind gespeichert. In einem zweiten Schritt wird die Verbindung aller Kondensatoren jeweils zu der Bitleitung unterbrochen, indem die Transistoren abgeschaltet werden, und dann werden alle Kondensatoren in Reihe geschaltet, indem zusätzliche Transistoren angeschaltet werden, wodurch die Potenzialdifferenz zwischen der Spannung der Bitleitung und der einer Referenzleitung erhöht wird. Die sich ergebende erhöhte Potenzialdifferenz gibt die Möglichkeit, die Daten, die in den ferroelektrischen Kondensatoren gespeichert sind, zuverlässig durch den Leseverstärker auszulesen. Darum benötigt diese Speichervorrichtung aus dem Stand der Technik Transistoren als Schaltelemente zwischen den Bit- und den Regelungskondensatoren.

Infolgedessen besteht eine Aufgabe der Erfindung darin, eine Halbleiterspeichervorrichtung, wie sie in den Oberbegriffen der Ansprüche 1 und 10 ausgeführt ist, so zu verbessern, dass keine Schaltelemente zwischen der Bitleitung und dem Regelungskondensator erforderlich sind.

Diese Aufgabe wird durch die Merkmale wie in Ansprüchen 1 und 10 beansprucht gelöst.

Weitere Entwicklungen der Erfindung sind in den Unteransprüchen beansprucht.

Genauer gesagt umfasst eine Halbleiterspeichervorrichtung der Erfindung – als Grundbauelemente – eine Bitleitung, eine Wortleitung, eine Plattenelektrode, einen ferroelektrischen Kondensator, der eine erste Elektrode und eine zweite Elektrode aufweist, wobei die zweite Elektrode mit der Plattenelektrode verbunden ist, einen MOS-Transistor, dessen Quelle mit der ersten Elektrode des ferroelektrischen Kondensators verbunden ist und dessen Tor mit der Wortleitung verbunden ist, und einen Regelungskondensator, der zwischen der Bitleitung und einer Signalleitung zum Regeln der Kapazität der Bitleitung verbunden ist.

Gemäß diesem Aufbau wird es möglich, die Potenzialdifferenz zum Lesen der Speicherzelle zu vergrößern, weil der Kapazitätswert der Bitleitung vergrößert ist, indem der Regelungskondensator bereit gestellt wird. Darum gibt er die Möglichkeit, ein Auftreten von Betriebsfehlern beim Lesen von Daten zu steuern.

Kurze Beschreibung der Zeichnungen

1 stellt den Aufbau des Schaltkreises der ersten Ausführungsform der vorliegenden Erfindung dar.

2 – zeigt den Betriebszeitablauf der ersten Ausführungsform der vorliegenden Erfindung.

3 erläutert das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und dem Datenlesebetrieb der Speicherzelle, bei der ersten Ausführungsform der vorliegenden Erfindung.

4 erläutert das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und dem Datenlesebetrieb der Speicherzelle, bei der zweiten Ausführungsform der vorliegenden Erfindung.

5 stellt das Verhältnis zwischen der Kapazität der Bitleitungen und der Potenzialdifferenz zum Lesen von Daten der Speicherzelle dar, bei der zweiten Ausführungsform der vorliegenden Erfindung.

6 stellt das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und dem Datenlesebetrieb der Speicherzelle dar, bei der dritten Ausführungsform der vorliegenden Erfindung.

7 gibt den Aufbau des Schaltkreises der vierten Ausführungsform der vorliegenden Erfindung wieder.

8 stellt den Betriebszeitablauf der vierten Ausführungsform der vorliegenden Erfindung dar.

9 stellt das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und dem Datenlesebetrieb der Speicherzelle dar, bei der vierten Ausführungsform der vorliegenden Erfindung.

10 gibt den Aufbau des Schaltkreises der fünften Ausführungsform der vorliegenden Erfindung wieder.

11 stellt den Betriebszeitablauf der fünften Ausführungsform der vorliegenden Erfindung dar.

12 gibt den Aufbau des Schaltkreises der sechsten Ausführungsform der vorliegenden Erfindung wieder.

13 gibt den Aufbau des Schaltkreises der siebten Ausführungsform der vorliegenden Erfindung wieder.

14 gibt den Aufbau des Schaltkreises der achten Ausführungsform der vorliegenden Erfindung wieder.

15 gibt den Aufbau des Schaltkreises der neunten Ausführungsform der vorliegenden Erfindung wieder.

16 stellt den Betriebszeitablauf der neunten Ausführungsform der vorliegenden Erfindung dar.

17 erläutert das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und dem Datenlesebetrieb der Speicherzelle, bei der neunten Ausführungsform der vorliegenden Erfindung.

Beschreibung der bevorzugten Ausführungsformen Ausführungsform 1:

Die erste Ausführungsform der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf 1, 2 und 3 erläutert.

Bitleitung BL0 und Bitleitung /BL0 sind mit Leseverstärker SA0 verbunden, während Bitleitung BL1 und Bitleitung /BL1 mit Leseverstärker SA1 verbunden sind. Der Betrieb der Leseverstärker SA0, SA1 wird vom Leseverstärkersteuersignal SAE gesteuert, das von Leitung L4 zugeführt wird. Eine erste Elektrode des ferroelektrischen Kondensators Cs00 der Speicherzelle ist mit der Bitleitung BL0 durch N-Kanal MOS-Transistor Qn00 verbunden. Eine zweite Elektrode des Kondensators Cs00 ist mit einer Plattenelektrode CP0 verbunden. Die erste Elektrode des ferroelektrischen Kondensators Cs00B der Speicherzelle ist mit der Bitleitung /BL0 durch N-Kanal MOS-Transistor Qn00B verbunden. Außerdem ist eine zweite Elektrode des Kondensators Cs00B mit der Zellenplattenelektrode CP0 verbunden.

Auf die selbe Weise sind jeweils die ersten Elektroden der ferroelektrischen Kondensatoren Cs01-Cs07 der Speicherzelle mit der Bitleitung BL0 durch N-Kanal MOS-Transistoren Qn01-Qn07 verbunden. In gleicher Art sind jeweils die zweiten Elektroden der Kondensatoren Cs01-Cs07 jeweils mit den Zellenplattenelektroden CP1-CP7 verbunden. Außerdem sind jeweils die ersten Elektroden der ferroelektrischen Kondensatoren Cs01B-Cs07B mit der Bitleitung /BL0 durch N-Kanal MOS-Transistoren Qn01B-Qn07B verbunden. Zusätzlich sind jeweils die zweiten Elektroden der Kondensatoren Cx01B-Cs07B mit jeweils den Zellenplattenelektroden CP1-CP7 verbunden.

Die ferroelektrischen Kondensatoren Cs10-Cs17 und ferroelektrischen Kondensatoren Cs10B-Cs17B einer anderen Spalte sind jeweils mit der Bitleitung BL1 und Bitleitung /BI1 verbunden, so dass die Daten auf die selbe Weise wie oben ausgelesen werden können. Außerdem sind MOS-Transistoren Qn01L, Qn02L, Qn02LB zwischen einem Paar aus Bitleitung BL0 sowie Bitleitung /BL0 und Leitung L2 verbunden, die ausgleichendes Signal und Vorladungssteuersicnal EQ den Bitleitungen zuführt. Die MOS-Transistoren Qn11L, Qn12L, Qn12LB sind zwischen einem Paar aus Bitleitung BL1 sowie Bitleitung /BL1 und Leitung L2 verbunden. Ferner sind die MOS-Transistoren Qn02L, Qn02LB, Qn12L, Qn12LB mit Leitung L3 verbunden, die eine Erdspannung VSS führt. Hier ist das Vorladungspotenzial gleich der Erdspannung.

Zusätzlich sind jeweils mit den Bitleitungen BL0, /BL0, BL1, /BL1 Elektroden auf einer Seite der Regelungskondensatoren Cb0, Cb0B, Cb1, Cb1B zum Regeln einer Bitleitungskapazität verbunden. Die anderen Elektroden dieser Regelungskondensatoren Cb0, Cb0B, Cb1, Cb1B sind mit der Leitung L1 verbunden, die die Spannung VCC zuführt. Die an diese Elektroden, die mit der Leitung L1 verbunden sind, angelegte Spannung kann optional festgesetzt werden.

Regelungskondensatoren Cb0, Cb0B, Cb1, Cb1B werden dadurch realisiert, dass eine Plattenelektrode aus Polysilizium auf oder unter der isolierenden Schicht aus Siliziumoxid gebildet wird. Zusätzlich können die Regelungskondensatoren Cb0, Cb0B, Cb1, Cb1B auf verschiedene Weisen mit einem Aufbau gebildet werden, bei dem die Torisolationsschicht eines MOS-Transistors verwendet wird oder die Kapazität gegen eine Unterplatte verwendet wird, indem man die Länge der Bitleitung verlängert, etc.

Als nächstes wird der Betrieb dieser Ausführungsform nachfolgend unter Bezugnahme auf 2 und 3 erläutert.

3 erläutert die Hysterese-Charakteristika des ferroelektrischen Materials. Die waagerechte Achse bezeichnet das elektrische Feld, das an den ferroelektrischen Kondensator der Speicherzelle angelegt wird, während die senkrechte Achse die elektrische Ladung zu dieser Zeit bezeichnet. In einem ferroelektrischen Material verbleibt eine Restpolarisation, die mit Punkt B und Punkt E bezeichnet ist, selbst wenn das elektrische Feld null ist. Darum wird eine nicht-flüchtige Halbleiterspeichervorrichtung durch Verwendung der Restpolarisation verwirklicht, die in dem ferroelektrischen Kondensator selbst dann verbleibt, wenn die Spannungsversorgung unterbrochen ist.

Wenn die Daten in der Speicherzelle "1" sind, befindet sich der ferroelektrische Kondensator auf der einen Seite der Speicherzelle im Zustand von Punkt "B" wie in 3 gezeigt, während sich der ferroelektrische Kondensator auf der anderen Seite sich im Zustand von Punkt E befindet. Ween die Daten in der Speicherzelle "0" sind, befindet sich der ferroelektrische Kondensator auf der einen Seite im Zustand von Punkt E, während der ferroelektrische Kondensator auf der anderen Seite sich im Zustand von Punkt B befindet. Hier wird das Verfahren zum Auslesen der Daten in der Speicherzelle, die ferroelektrische Kondensatoren Cs00, Cs00B aufweist, erläutert.

Zunächst werden, wie in 2 gezeigt, alle Bitleitungen BL0, /BL0, Wortleitungen WL0-WL7, Zellenplattenelektroden CP0-CP7 und Leitung L4, die das Steuersignal SAE zuführt, auf die logische Spannung "L" (niedrige Spannung) gesetzt, und Leitung L2, die das Steuersignal EQ werden auf logische Spannung "H" (hohe Spannung) gesetzt, um die Daten in den Speicherdaten auszulesen. Falls danach Leitung L2 auf "L" gesetzt wird, geraten Bitleitungen BL0, /BL0 in einen Schwebezustand.

Als nächstes werden die Spannungen der Wortleitung WL0 und der Zellenplattenelektrode CP0 auf "H" geändert. Zu dieser Zeit wird ein elektrisches Feld an die Kondensatoren Cs00, Cs00B angelegt. In Folge dessen werden die Daten über Bitleitungen BL0, /BL0 von der Speicherzelle ausgelesen. Die Potenzialdifferenz, die von den Bitleitungen zu der Zeit ausgelesen wird, wird nachfolgend unter Bezugnahme auf 3 erläutert.

Gerade I1 weist eine Neigung auf, die von dem Wert der Bitleitungskapazität abhängt, die gleich der Summe der parasitären Kapazität der Bitleitung BL0 und der Kapazität des Regelungskondensators Cb0 ist. Gerade I2 weist eine Neigung auf, die von dem Wert der Bitleitungskapazität abhängt, die gleich der Summe der parasitären Kapazität der Bitleitung /BL0 und der Kapazität des Regelungskondensators Cb0B ist. Der absolute Wert der Neigung der Gerade I1 und der Gerade I2 nimmt ab, wenn der Kapazitätswert kleiner wird. Wenn die Daten, die ausgelesen werden, "1" sind, werden die Daten auf Bitleitung BL0 von dem Kondensator Cs00 ausgelesen und der Zustand derSpeicherzelle mit dem Kondensator Cs00 ändert sich vom Zustand des Punktes B zum Zustand des Punktes O3. Punkt O3 ist der Punkt, an dem die Hysteresekurve des Kondensators Cs00, der sich von Punkt B zu Funkt D bewegt, wenn ein elektrisches Feld an den Kondensator Cs00 angelegt wird, die Gerade I1 schneidet, die durch den Punkt M3 verläuft. Der Punkt M3 ist jedoch ein Punkt, der sich von Punkt B in die Richtung der waagerechten Achse um ein Maß bewegt, das dem elektrischen Feld entspricht, das entsteht, wenn die Spannungen der Wortleitung WL0 und der Zellenplattenelektrode CPO auf "H" geändert werden.

In ähnlicher Weise werden die Daten auf Bitleitung /BL0 von dem Kondensator Cs00B ausgelesen und der Zustand der Speicherzelle mit dem Kondensator Cs00B ändert sich vom Zustand des Punktes E zu dem Zustand des Punktes P3. Punkt P3 ist der Punkt, an dem die Hysteresekurve, die sich von Punkt E zu Punkt D bewegt, wenn ein elektrisches Feld an den Kondensator Cs00B angelegt wird, sich mit der Geraden I2 schneidet, die durch den Punkt N3 verläuft. Punkt N3 ist jedoch ein Punkt, der sich von Punkt E in der Richtung der waagerechten Achse um ein Ma&bgr; bewegt, das dem elektrischen Feld entspricht, das entsteht, wenn die Spannungen der Wortleitung WL0 und der Zellenplattenelektrode CP0 auf die logische Spannung "H" geändert werden.

Bei der Potenzialdifferenz, die zwischen der Bitleitung BL0 und der Bitleitung /BL0 ausgelesen wird, handelt es sich hier um die Potenzialdifferenz Vr3, die die Differenz zwischen dem Punkt O3 und dem Punkt P3 ist. Wenn die ausgelesenen Daten "0" sind, werden nur die Zustände der Bitleitung BL0 und der Bitleitung /BL0 umgekehrt und die ausgelesene Potenzialdifferenz ist wiederum die Potenzialdifferenz Vr3.

Als nächstes wird, wenn das Steuersignal SAE, das durch die Leitung L4 an den Leseverstärker zugeführt wird, auf "H" geändert wird, die Potenzialdifferenz, die zwischen der Bitleitung BL0 und der Bitleitung /BL0 von dem Leseverstärker SA0 verstärkt. Zu der Zeit der Verstärkung durch den Leseverstärker SA0, bewegt sich der Zustand der Bitleitung BL0 vom Punkt O3 zu dem Punkt Q3, während der Zustand der Bitleitung /BL0 sich vom Punkt P3 zu Punkt D bewegt.

Als nächstes wird, wie der Zustand zum Überschreiben von Daten, die Spannung der Zellenplattenelektrode auf "L" geändert. Zu dieser Zeit bewegt sich der Zustand der Bitleitung BL0 vom Punkt Q3 zum Punkt A, während der Zustand der Bitleitung /BL0 sich vom Punkt D zum Punkt E bewegt. Danach werden die Spannungen der Wortleitung WL0 und der Leitung L4 auf "L" geändert und das Steuersignal EQ der Leitung L2 wird auf "N" geändert. Danach werden Bitleitung BL0 und Bitleitung /BL0 auf "L" gesetzt, um zu dem Anfangszustand zurück zu kehren.

Die Potenzialdifferenz Vr3, die zwischen der Bitleitung BL0 und der Bitleitung /BL0 mit diesem Betriebsablauf ausgelesen wird, muss einen Wert aufweisen, der mittels des Leseverstärkers SA0 genau verstärkbar ist. Die Bitleitungskapazität, die gleich der Summe der parasitären Kapazität der Bitleitung und der Kapazität des Regelungskondensators, d. h. der Neigung der Geraden I1, I2, ist, wird auf eine solche Weise bestimmt, dass diesem Erfordernis genüge getan ist. Mit anderen Worten wird der Kapazitätswert des Regelungskondensators auf eine solche Weise festgelegt, dass die Potenzialdifferenz, die dadurch erhalten wird, dass die von dem Kondensator Cs00 ausgelesene elektrische Ladung durch die gesamte Kapazität der Bitleitungen (Summe von parasitärer Kapazität der Bitleitung, der Kapazität des Regelungskondensators und der Kapazität des ferroelektrischen Kondensators) geteilt wird, nicht weniger als die minimale Betriebsspannung des Leseverstärkers sein darf.

Indem so die Kapazität des Regelungskondensators auf eine solche Weise bestimmt wird, dass die Potenzialdifferenz Vr3 so weit wie möglich vergrößert wird, wird eine genauere und Hochgeschwindigkeitsverstärkung mittels des Leseverstärkers möglich. Beispielsweise wird bei dem Leseverstärker, der für DRAM verwendet wird, seine Potenzialdifferenz bei nicht weniger als ungefähr 50 mV festgelegt. Bei dieser Ausführungsform ist das Gerät dazu entworfen, die maximale Potenzialdifferenz Vr3 aufzuweisen, um bei niedriger Spannung zu funktionieren. Beispielsweise wird die Potenzialdifferenz auf ungefähr 100 mV in einer 256K-Bit Halbleiterspeichervorrichtung vom 1-Kondensator-Speicherzellen-Typ und auf ungefähr 1200 mV in einer 1K-Bit Halbleiterspeichervorrichtung vom 2-Kondensatoren-Speicherzellen-Typ gesetzt.

Ausführungsform 2:

Der Aufbau des Schaltkreises und das Betriebsablaufdiagramm der zweiten Ausführungsform sind in 1 und 2 auf die selbe Weise wie für die erste Ausführungsform dargestellt. 4 stellt das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und dem Datenlesebetrieb der Speicherzelle bei dieser Ausführungsform dar.

Bei dieser zweiten Ausführungsform ist der Wert der Bitleitungskapazität gleich der Summe von parasitärer Kapazität der Bitleitung und der Kapazität des Regelungskondensators kleiner als bei der ersten Ausführungsform. Der Absolutwert der Neigung der Geraden I1, I2 in 4 ist nämlich kleiner als der Wert, der in 3 dargestellt ist.

Die Potenzialdifferenz, die zwischen der Bitleitung BL0 und der Bitleitung /BL0 ausgelesen wird, ist hier die Potenzialdifferenz Vr4. Die Potenzialdifferenz Vr4 muss einen Wert aufweisen, der mittels des Leseverstärkers SA0 genau verstärkbar ist. 5 stellt das Verhältnis zwischen dem Bitleitungskapazitätswert Cb, der gleich der Summe von parasitärer Kapazität der Bitleitung und der Kapazität des Regelungskondensators ist, zu der Potenzialdifferenz Vr dar, die zwischen Bitleitung BL0 und Bitleitung /BL0 ausgelesen wird. Wie anhand der 5 deutlich wird, wird die Potenzialdifferenz Vr durch eine Kurve ausgedrückt, die einen maximalen Wert aufweist und gegenüber dem Bitleitungskapazitätswert Cb aufgetragen ist. In 5 bedeutet die Potenzialdifferenz Vrm den minimalen Wert, der mittels des Leseverstärkers genau verstärkbar und lesbar ist. Von den Schnittpunkten zwischen dieser Minimalpotenzialdifferenz Vrm und der Kurve von 5 ist der Punkt mit dem kleineren Kapazitätswert als Cbl gegeben während der Punkt mit größerem Kapazitätswert als Cbh bezeichnet ist. Wie man deutlich anhand dieser 5 sehen kann, muss der Kapazitätswert Cb der Bitleitung zwischen dem Kapazitätswert Cbl und dem Kapazitätswert wie Cbh liegen, um ohne einen Betriebsfehler auszulesen.

Falls der Kapazitätswert Cb der Bitleitung zwischen Cbl und Cbh liegt, wird die Verschlechterung des ferroelektrischen Materials, das die Speicherzelle bildet, geringer, wenn der kleinere Bitleitungswert Cb verwendet wird. Konkret gesagt stellt im Vergleich von 3 und 4 die zweite Ausführungsform einen geringeren Bitleitungskapazitätswert Cb bereit. Der Absolutwert der Neigung der Geraden I1, I2 ist nämlich kleiner. Er ändert sich aus diesem Grund bei dem Lesebetriebsablauf, der vorgenommen wird, wenn die Daten der Speicherzelle "1" sind, während der Zustand der Speicherzelle sich vom Zustand des Punktes B zum Zustand des Punktes O3 in 3 bei der ersten Ausführungsform ändert, vom Zustand des Punktes B zum Punkt O4 in 4 bei der zweiten Ausführungsform. An dieser Tatsache kann man erkennen, dass das elektrische Feld, das an das ferroelektrische Material, das die Speicherzelle bildet, angelegt wird, kleiner als bei der zweiten Ausführungsform ist. Das verwendete ferroelektrische Material ist nämlich einer geringeren Verschlechterung unterworfen, weil die Umkehrrate der Polarisation des ferroelektrischen Materials geringer ist. Auf diese Weise ist die Verschlechterung des ferroelektrischen Materials umso geringer und die Lebensdauer der Speicherzelle umso länger, je kleiner der Bitleitungskapazitätswert Cb ist, der zwischen Cbl und Cbh verwendet werden soll.

Ausführungsform 3:

Der Aufbau des Schaltkreises und das Betriebsablaufdiagramm der dritten Ausführungsform sind in 1 und 2 auf die selbe Weise dargestellt wie für die erste Ausführungsform. 6 gibt das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, zu dem Datenauslesebetriebsablauf der Speicherzelle bei der dritten Ausführungsform wieder.

Diese dritte Ausführungsform unterscheidet sich von der ersten Ausführungsform dadurch, dass ein auf Bariumtitanat basierendes ferroelektrisches Material für die Regelungskondensatoren Cb0, Cb0B, Cb1, Cb1B zum Regeln der Bitleitungskapazität verwendet wird. Durch die Verwendung eines auf Bariumtitanat basierenden ferroelektrischen Materials für die Regelungskondensatoren wird es möglich, im Vergleich mit Regelungskondensatoren, die unter Verwendung einer Oxidschicht aus anderem als ferroelektrischem Material, wie etwa einer Siliziumoxidschicht, verwirklicht sind, einen größeren Kapazitätswert mit einer kleineren Oberfläche zu erhalten.

Bei der dritten Ausführungsform wird das Potenzil der Bitleitung im Bereitschaftszustand als Erdspannung VSS gegeben und die Elektrode auf der Seite, die nicht mit der Bitleitung des Regelungskondensators verbunden ist, ist als Versorgungsspannung VCC gegeben. Aus diesem Grunde bilden die Linien I1, I2 in 6, die den Kapazitätswert der Bitleitung darstellen, Kurven, die auf der oberen Seite konvex sind, weil sich das Potenzial der Elektrode des Regelungskondensators von der Versorgungsspannung VCC zur Erdspannung VSS ändert.

Beim Lesebetrieb ist hier die Potenzialdifferenz, die zwischen Bitleitung BL0 und Bitleitung /BL0 ausgelesen wird, die Potenzialdifferenz Vr6 auf die selbe Weise wie in Ausführungsform 1 und Ausführungsform 2. Bei dieser dritten Ausführungsform wird ein ferroelektrisches Material für die Regelungskondensatoren verwendet. Außerdem werden als Bereitschaftszustand vor dem Lesen von Daten das Potenzial der ersten Elektrode, die mit der Bitleitung (Erdspannung VSS in dem Bereitschaftszustand) verbunden ist, und das Potenzial der zweiten Elektrode, die mit der Spannungsversorgung VCC verbunden ist, die an die zwei Elektroden der Regelungskondensatoren (angelegt werden soll), miteinander vertauscht. Dadurch wird es möglich, den Kapazitätswert der Kondensatoren unter Verwendung eines ferroelektrisches Materials zu initialisieren.

Bei dieser Ausführungsform wird die Erdspannung VSS an die Elektrode auf einer Seite (mit der Bitleitung verbundene Elektrode) angelegt und die Versorgungsspannung VCC wird an die Platte (d. h. Elektrode auf der Seite, die der mit der Bitleitung verbundenen Elektrode gegenüber liegt) in dem Bereitschaftszustand angelegt. Die selbe Wirkung kann jedoch sogar in dem entgegen gesetzten Fall erhalten werden, d. h. wenn die Versorgungsspannung VCC an die Elektrode angelegt wird, die mit der Bitleitung verbunden ist, und die Erdspannung an die Plattenelektrode angelegt wird.

Diese Ausführungsform stellt einen Fall dar, in denn ein auf Bariumtitanat basierendes ferroelektrisches Material für die Regelungskondensatoren verwendet wird. Es besteht jedoch auch die Möglichkeit, Oxide zu verwenden, die eine Perovskit-Struktur aufweisen wie etwa Bleititanat, Bariumzirkonat, Bleizirkonat etc. und andere Oxide, bei denen ein Teil der Materialkomponentenelemente solcher Oxide durch andere Elemente ersetzt sind. Man kann auch ferroelektrische Materialen verwenden, die keine Perovskit-Struktur aufweisen, wie etwa Bleiniobat etc.

Es ist wünschenswert, für das ferroelektrische Material der Regelungskondensatoren ein ferroelektrisches Material zu verwenden, das die selbe Basis aufweist, wie das Material der ferroelektrisches Kondensatoren der Speicherzelle, weil dies die Möglichkeit gibt, die Regelungskondensatoren und die ferroelektrisches Kondensatoren in ein und dem selben Herstellungsverfahren herzustellen und das Herstellungsverfahren zu vereinfachen.

Außerdem ist es unter dem Gesichtspunkt der Vereinfachung des Herstellungsverfahrens wünschenswert, dass die Regelungskondensatoren und die ferroeelktrischen Kondensatoren sich hinsichtlich Gestalt und Größe nicht sehr voneinander unterscheiden. Beispielsweise ist es wünschenswert, die Dicke der ferroelektrisches Schicht der zwei Arten von Kondensatoren ungefähr gleich zu halten und das Verhältnis der Mantelfläche im Bereich von 0,5 – 5,0 zu halten. Indem die Gestalt und die Größe der ferroelektrischen Schicht der beiden ungefähr gleich gehalten werden, wird es möglich, das Verfahren ihrer Herstellung sehr zu vereinfachen.

Ausführungsform 4:

7 gibt den Aufbau des Schaltkreises der vierten Ausführungsform wieder, während 8 ihr Betriebszeitablaufdiagramm darstellt. 9 zeigt das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und dem Datenauslesebetrieb der Speicherzelle bei der vierten Ausführungsform.

In der Zeichnung des Aufbaus des Schaltkreises in 7 unterscheidet sich diese vierte Ausführungsform von der ersten Ausführungsform darin, dass ein ferroelektrisches Material für die Regelungskondensatoren Cb0F, (Cb0BF, Cb1F, Cb1BF zum Regeln der Bitleitungskapazität verwendet wird und dass die Elektrode, die mit diesen Bitleitungen verbunden ist, mit der Leitung L5 verbunden ist, die die Erdspannung VSS führt.

Bei dieser Art von Halbleiterspeichervorrichtung ist der Polarisationszustand der Regelungskondensatoren Cb0F, Cb0BF, Cb01F, Cb1BF unbestimmt, und ihre Kapazitätswerte werden nicht unmittelbar nach ihrer Herstellung initialisiert. Es ist darum erforderlich, den Polarisationszustand der Regelungskondensatoren gegen solchen Zustand unmittelbar nach ihrer Herstellung zu initialisieren.

Als ein Verfahren für eine solche Initialisierung führt man eine Schreiboperation durch, bei der die Bitleitung /BL0 mit einer logischen Spannung "H" während der Dauer p1 versehen wird, um den Regelungskondensator Cb0F zu initialisieren. Man führt auch eine Schreiboperation durch, bei der die Bitleitung BL0 mit einer logischen Spannung "N" während der Dauer p2 versehen wird, um den Regelungskondensator Cb0BF zu initialisieren. Das selbe gilt auch für Bitleitungen BL1, /BL1. Die Initialisierung genügt, falls man sie nur einmal nach dem Herstellen der Halbleiterspeichervorrichtung durchführt. Die Dauer p3 in 8 zeigt die Dauer der Leseoperation.

Als nächstes bilden in 9 die Linien I1, I2, die dem Kapazitätswert der Bitleitung entsprechen, Kurven, die auf der unteren Seite konvex sind, weil das Potenzial der Bitleitung in dem Bereitschaftszustand eine Erdspannung VSS aufweist und das Potenzial der Elektrode, die der Elektrode, die mit den Bitleitungen verbunden ist, gegenüber liegt, die Erdspannung VSS aufweist. Was die Leseoperation betrifft, ist die Potenzialdifferenz, die zwischen Bitleitung BL0 und Bitleitung /BL0 ausgelesen wird, die Potenzialdifferenz Vr9 auf die selbe Weise wie bei Ausführungsform 1 und Ausführungsform 2. Bei dieser vierten Ausführungsform ist keine weitere Initialisierung erforderlich, falls man sie einmal unmittelbar nach dem Herstellen der Halbleiterspeichervorrichtung durchführt wie im Falle von Ausführungsform 3.

Außerdem befinden sich die zwei Elektroden der Regelungskondensatoren Cb0F, Cb0BF im Bereitschaftszustand, d. h. sie weisen die Erdspannung VSS auf. Aus diesem Grund besteht keine Notwendigkeit, eine elektrische Ladung im Regelungskondensator Cb0F, Cb0BF, insbesondere zur Zeit des Anschaltens etc. zu speichern. Das hilft, den elektrischen Energieverbrauch zur Zeit des Anschaltens zu verringern.

Ausführungsform 5:

10 zeigt den Aufbau des Schaltkreises der fünften Ausführungsform während 11 ihr Betriebsablaufsdiagramm darstellt. Die Zeichnung, die das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und der Datenleseoperation der Speicherzelle zeigt, ist das selbe wie das in 9 der vierten Ausführungsform.

Die Zeichnung des Aufbaus des Schaltkreises in Fig. 10 unterscheidet sich von der vierten Ausführungsform in 7 darin, dass, während die Leitung L3 bei der vierten Ausführungsform die Erdspannung VSS aufweist, die Leitung L6, die ihr entspricht, bei dieser fünften Ausführungsform ein variables Potenzial VBE aufweist.

Unmittelbar nach dem Herstellen dieser Halbleiterspeichervorrichtung ist der Polarisationszustand der Regelungskondensatoren Cb0F, Cb0BF, Cb1F, Cb1 BF unbestimmt und ihre Kapazitätswerte sind nicht initialisiert. Es ist darum erforderlich, den Polarisationszustand dieser Regelungskondensataren gegen solchen Zustand unmittelbar nach dem Herstellen zu initialisieren.

Als ein Verfahren für solche Initialisierung unterzieht man Leitung L2 und Leitung 6 einer Operation zum Annehmen der logischen Spannung "N" während der Dauer p4, so dass die Spannungen der Bitleitungen BL0, /BL0, BL1, /BL1 auf "H" gesetzt werden. Die Regelungskondensatoren Cb0F, Cb0BF, Cb1F, Cb1FB werden mittels dieses Verfahrens initialisiert. Diese Initialisierung genügt, falls man sie nur einmal nach dem Herstellen der Halbleiterspeichervorrichtung vornimmt. Die Dauer p5 bezeichnet hier die Dauer der Leseoperation.

Das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator verwendet wird, und der Leseoperation der Speicherzelle ist das selbe wie bei der vierten Ausführungsform. Aus diesem Grund kann bei der fünften Ausführungsform die Initialisierung des Polarisationszustands der Regelungskondensatoren zur selben Zeit vorgenommen werden, indem die Leitung L6 mit einem variablen Potenzial VBE versehen wird. Außerdem weisen, auf die selbe Weise wie bei der vierten Ausführungsform, beide der zwei Elektroden der Regelungskondensatoren im Bereitschaftszustand die Erdspannung VSS auf. Aus diesem Grund ist es nicht erforderlich, eine elektrische Ladung in dem Regelungskondensator zu speichern, insbesondere zur Zeit des Anschaltens etc. Dies hilft, den elektrischen Energieverbrauch zur Zeit des Anschaltens zu verringern.

Ausführungsform 6:

12 gibt den Aufbau des Schaltkreises dieser sechsten Ausführungsform wieder. Für den Betriebszeitablauf wird 2 auf die selbe Weise verwendet wie bei der dritten Ausführungsform. Das Verhältnis zwischen den Hystere-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und der Datenleseoperation der Speicherzelle wird ebenfalls durch 6 wie bei der dritten Ausführungsform wiedergegeben.

Diese sechste Ausführungsform unterscheidet sich von der dritten Ausführungsform darin, dass die Regelungskondensatoren, die ferroelektrisches Material verwenden, in mehrere Teile aufgespalten sind, wie anhand eines Paares von Regelungskondensatoren Cb00F, Cb01F, eines Paares von Regelungskondensatoren Cb00BF, Cb01BF, eines Paares von Regelungskondensatoren Cb10F, Cb11F und eines Paares von Regelungskondensatoren Cb10BF, Cb11BF dargestellt ist. Außerdem ist es wünschenswert, das die jeweiligen Regelungskondensatoren, die in mehrere Teil aufgespalten sind, einen Kapazitätswert aufweisen, der ungefähr gleich dem des ferroelektrischen Kondensators der Speicherzelle ist.

Indem so der Kapazitätswert der Regelungskondensatoren ungefähr gleich dem des ferroelektrischen Kondensators der Speicherzelle gesetzt wird, und die Regelungskondensatoren in mehreren Teilen aufgebaut werden, wird es möglich, den relativen Wert zwischen der Änderung des Kapazitätswerts der ferroelektrischen Kondensatoren und der Änderung des Kapazitätswerts der Regelungskondensatoren beinahe unverändert selbst im Falle einer Änderung des Kapazitätswerts der Regelungskondensatoren, die ferroelektrisches Material verwenden, aufrecht zu erhalten. Aus diesem Grund kann die Potenzialdifferenz Vr6, die zwischen der Bitleitung BL0 und der Bitleitung /BL0 ausgelesen wird, auf einem Niveau gehalten werden, das mittels des Leseverstärkers SA0 genau verstärkbar ist. Außerdem wird, indem die Regelungskondensatoren die ferroelektrischen Kondensatoren der Speicherzelle in ungefähr der Gestalt und der Größe gebildet werden, es möglich, ihr Herstellungsverfahren zu vereinfachen.

Es ist auch möglich, Kondensatoren zu verwenden, die kein ferroelektrisches Material für die Regelungskondensatoren verwenden.

Ausführungsform 7:

13 stellt den Aufbau des Schaltkreises der siebten Ausführungsform dar. Das Betriebsablaufsdiagramm ist in 2 auf die selbe Weise gezeigt, wie bei der dritten Ausführungsform. Die Zeichnung, die das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials zeigt, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und der Datenleseoperation der Speicherzelle, ist ebenfalls in 6 wie bei der dritten Ausführungsform gegeben.

Diese siebte Ausführungsform unterscheidet sich von der dritten Ausführungsform darin, dass die Regelungskondensatoren, die ferroelektirsches Material verwenden, in mehrere Teile aufgespalten sind, wie anhand eines Paares von Regelungskondensatoren Cb00F, Cb01F, eines Paares von Regelungskondensatoren Cb00BF, Cb01BF, eines Paares von Regelungskondensatoren Cb10F, Cb11F und eines Paares von Regelungskondensatoren Cb10BF, Cb11BF dargestellt ist. Außerdem sind die Regelungskondensatoren Cb01F, Cb01BF, Cb11F , Cb11BF mit den Bitleitungen BL0, /BL0, BL1, /BL1 jeweils durch N-Kanal-MOS-Transistoren Qn03L, Qn03LB, Qn13L, Qn13LB verbunden. Das Tor jedes N-Kanal-MOS-Transistors Qn03L, Qn03LB, Qn13L, Qn13LB ist mit der Leitung L7 verbunden, die das Steuersignal CBC zum Regeln der Bitleitungskapazität zuführt.

Indem die logische Spannung der Leitung L7, die das Steuersignal CBC zuführt, auf "L" gesetzt wird, können die Regelungskondensatoren Cb01F, Cb01BF, Cb11F, Cb11BF elektrisch von jeder Bitleitung abgetrennt werden. Dies gibt die Möglichkeit, den Kapazitätswert der Regelungskondensatoren leicht zu ändern, d. h. in diesem Falle den Kapazitätswert zu verringern. Darum wird, indem das Steuersignal CBC gesteuert wird, es möglich, die Potenzialdifferenz Vr6, die zwischen Bitleitung BL0 und Bitleitung /BL0 auf ein Spannungsniveau zu steuern, das mittels des Leseverstärkers SA0 genau verstärkbar ist.

Es ist auch möglich, Kondensatoren als Regelungskondensatoren zu verwenden, die keine ferroelektrischen Materialien verwenden. Außerdem kann die Regelung des Kapazitätswerts der Regelungskondensatoren auch unter Verwendung eines physischen Trennmittels wie etwa eines Trennens der Leitung in der Nachbarschaft der Regelungskondensatoren mittels eines Laserstrahls etc. zusätzlich zu dem elektrischen Mittel vorgenommen werden, wonach der MOS-Transistor ausgeschaltet wird.

Ausführungsform 8:

14 stellt den Aufbau des Schaltkreises der achten Ausführungsform dar. Das Betriebszeitablaufdiagramm ist in 2 auf die selbe Weise dargestellt wie für die erste Ausführungsform. Die Zeichnung, die das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und der Datenleseoperation der Speicherzelle darstellt, ist in 3 auf die selbe Weise gegeben wie für die erste Ausführungsform.

Diese achte Ausführungsform unterscheidet sich von der ersten Ausführungsform dadurch, dass Zellenplattenelektroden CP0, CP1, die mit den Speicherzellen verbunden sind, parallel zu den Bitleitungen BL0, /BL0, BL1, /BL1 angeordnet sind. Leseverstärker SA0, der mit der Leitung L40 verbunden ist, ist mit Bitleitung BL0, /BL0 verbunden, und Leseverstärker SA1, der mit der Leitung L41 verbunden ist, ist mit Bitleitung BL1, /BL1 verbunden. Die Speicherzellendaten können aus nur ausgewählter Speicherzelle ausgelesen werden. Die Daten werden nämlich nur aus der Speicherzelle ausgelesen, die sich am Schnittpunkt zwischen der Wortleitung, die die logische Spannung "H" aufweist, und der Zellenplattenelektrode, die die logische Spannung "H" aufweist, befindet. Aus diesem Grund werden Leseverstärker SA0, SA1 mittels zweier Signale gesteuert, d. h. Steuersignal SAE0 und Steuersignal SAE1, die dem Leseverstärker SA0 durch die Leitung L40 bzw. dem Leseverstärker SA1 durch die Leitung L41 zugeführt werden. Der Aufbau, bei dem die Regelungskondensatoren Cb0 Cb0B, Cb1, Cb1B mit der Bitleitung verbunden sind, und Wirkungen dieses Aufbaus sind die selben wie die jenigen bei der ersten Ausführungsform.

Ausführungsform 9:

15 stellt den Aufbau des Schaltkreises der neunten Ausführungsform dar, während 16 sein Betriebszeitablaufsdiagramm zeigt. 17 zeigt das Verhältnis zwischen den Hysterese-Charakteristika des ferroelektrischen Materials, das für den ferroelektrischen Kondensator der Speicherzelle verwendet wird, und der Datenleseoperation der Speicherzelle.

Der Hauptunterschied zwischen dieser neunten Ausführungsform und der ersten Ausführungsform besteht darin, dass bei der neunten Ausführungsform eine Speicherzelle aus einem ferroelektrischen Kondensator und einem MOS-Transistor beschaffen ist, während sie bei der ersten Ausführungsform aus zwei ferroelektrischen Kondensatoren und zwei MOS-Transistoren besteht.

Zunächst ist, wie in 15 gezeigt, diese Halbleiterspeichervorrichtung aus Wortleitungen WL0-WL3 zusammengesetzt, Blindwortleitungen DWL0-DWL1, Bitleitungen BL0, /BL0, BL1, /BL1, Zellenplattenelektroden CP0, CP1, Blindzellenplattenelektroden DCP0, CDP1, Leitung L2, die Ausgleichssignal und Vorladungssteuerungssignal EQ für die Bitleitungen zuführt, Leitung L40 und Leitung L41, die die Leseverstärker SA0, SA1 mit den Leseverstärkersteuersignalen SAE0, SAE1 versorgen, ferroelektrische Kondensatoren Cs1-Cs8 der Speicherzelle, ferroelektrische Blindkondensatoren Cd1-Cd4, N-Kanal-MOS-Transistoren Qn1-Qn8, Qnd1-Qnd4, Qnl!-QnL6 und Regelungskondensatoren Cb1, Cb2, Cb3, Cb4.

Eine einzelne Speicherzelle ist beispielsweise aus einem ferroelektrischen Kondensator Cs1 und einem MOS-Transistor Qnd1 des Tors beschaffen, das mit der Wortleitung WL0 verbunden ist. Und die erste Elektrode des ferroelektrischen Kondensators Cs1 ist mit der Quelle des MOS-Transistors Qn1 verbunden. Die zweite Elektrode des ferroelektrischen Kondensators Cs1 ist mit der Zellenplattenelektrode CP0 verbunden. Außerdem ist der Abfluss des MOS-Transistors Qn1 mit der Bitleitung BL0 verbunden. Andere Speicherzellen sind auf die selbe Weise aufgebaut.

Ähnlich sind die Blindspeicherzellen ebenfalls aus einem ferroelektrischen Blindkondensator Cd1 und einem MOS-Transistor QNd1 zusammengesetzt, dessen Tor mit der Blindwortleitung DWL0 verbunden ist. Die erste Elektrode des ferroelektrischen Kondensators Cd1 ist mit der Quelle des MOS-Transistors Qnd1 verbunden. Die zweite Elektrode des ferroelektrischen Kondensators Cd1 ist mit der Blindzellenplattenelektrode DCP0 verbunden. Außerdem ist der Abfluss des MOS-Transistors Qnd1 mit der Bitleitung BL0 verbunden. Andere Blindspeicherzellen sind auf die selbe Weise aufgebaut.

Die Elektrode auf einer Seite der Regelungskondensatoren Cb1, Cb2, Cb3, Cb4 ist mit jeder der Bitleitungen BL0, /BL0, BL1, /BL1 verbunden, und die Elektrode auf der anderen Seite ist mit Leitung L1 verbunden, die die Versorgungsspannung VCC aufweist. Die Spannung der Elektrode, die mit Leitung L1 verbunden ist, kann jedoch optional gesetzt werden.

Ferner sind ein Paar Bitleitungen BL0, /BL0 und ein Paar Bitleitungen BL1, /BL1 mit den Leseverstärkern SA0 bzw. SA1 verbunden. Leseverstärker SA0, SA1 werden mittels der Leseverstärkersteuersignale SAE0 bzw. SAE1 gesteuert, und sind im Betrieb, wenn die Leseverstärkersteuersignale SAE0 bzw. SAE1 die logische Spannung "N" aufweisen. Außerdem sind Bitleitung BL0 und Bitleitung /BL0 miteinander durch den MOS-Transistor QnL1 verbunden, und Bitleitung BL1 und Bitleitung /BL1 sind miteinander durch MOS-Transistor QnL2 verbunden. Und dann sind Bitleitung BL0 und Bitleitung /BL0 miteinander durch MOS-Transistoren QnL3, QnL4 verbunden, und Bitleitung BL1 und Bitleitung /BL1 sind miteinander durch MOS-Transistoren QnL5, QnL6 verbunden. Die Tore der MOS-Transistoren QnL1-QnL6 sind mit Leitung L2 verbunden.

Um die Daten in den Speicherzellen auszulesen, werden alle Wortleitungen WL0-WL3, Blindwortleitungen DWL0, DWL1, Zellenplattenelektroden CP0, CP1, Blindzellenplattenelektroden DCP0, DCP1 und Leitungen L40, L41, Zufuhrsteuersignale SAE0, SAE1 auf die logische Spannung "L" gesetzt. Zusätzlich wird Leitung L2, die das Bitleitungsausgleichssignal und das Vorladungssteuersignal EQ zuführt auf die logische Spannung "H" gesetzt, und Bitleitungen BL0, /BL0, BL1, /BL1 werden auf "L" gesetzt. Danach wird die Spannung der Leitung L2 auf "L" gesetzt, so dass die Bitleitungen in einen Schwebezustand gebracht werden.

Als nächstes werden, um die Daten des ferroelektrischen Kondensators Cs2 auszulesen, Wortleitung WL1, Blindwortleitung DWL1, Zellenplattenelektrode CP1 und Blindzellenplattenelektrode DCP1 alle auf "N" gesetzt. In Folge dessen werden die Daten der Blindspeicherzelle auf Bitleitung BL0 und die Daten der Speicherzelle werden auf Bitleitung /BL0 ausgelesen. Falls zu dieser Zeit die Daten der Speicherzelle "1" sind, ändert sich die Lage der Speicherzelle vom Zustand vom Punkt B zum Zustand des Punkts O17 in 17. Falls die Daten der Speicherzelle "0" sind, verändert sich die Lage der Speicherzelle vom Zustand des Punktes E zum Zustand von Punkt P17 und die der Blindspeicherzelle ändert sich vom Zustand T17 zum Zustand von Punkt S17. Falls man danach Leseverstärker SA0 in Betrieb nimmt, indem die Leitung L40 auf die logische Spannung "H" gesetzt wird, werden die Daten, die auf den Bitleitungen BL0, /BL0 ausgelesen werden, verstärkt. Falls die Daten der Speicherzelle in dem Zustand, in die Daten mittels eines Betriebs des Leseverstärkers verstärkt werden, "1" ist, ändert sich die Lage der Speicherzelle vom Zustand von Punkt O17 zum dem Zustand von Punkt Q17 und die der Blindspeicherzelle ändert sich vom Zustand von Punkt S17 zum Zustand von Punkt P17. Falls zu dieser Zeit die Daten der Speicherzelle "0" sind, ändert sich die Lage der Speicherzelle vom Zustand von Punkt P17 zum Zustand von Punkt D und die der Blindspeicherzelle ändert sich vom Zustand von Punkt S17 zum Zustand von Punkt T17.

Als nächstes wird die Zellenplattenelektrode CP0 auf die logische Spannung "L" gesetzt. Falls zu dieser Zeit die Daten der Speicherzelle "'1" sind, ändert sich die Lage der Speicherzelle vom Zustand von Punkt Q17 zu dem Zustand von Punkt A und die der Blindspeicherzelle verbleibt im Zustand von Punkt D. Falls die Daten der Speicherzelle "0" sind, bewegt sich die Lage der Speicherzelle vom Zustand von Punkt D zu dem Zustand von Punkt E und die des Blindspeichers verbleibt im Zustand von Punkt T17.

Als nächstes werden Wortleitung WL1 und Blindwortleitung DWL1 auf "L" gesetzt. Falls zu dieser Zeit die Daten der Blindzelle "1" sind, ändert sich die Lage der Speicherzelle vom Zustand von Punkt A zu dem Zustand zwischen Punkt A und Punkt B und die der Blindspeicherzelle ändert sich vom Zustand von Funkt D zu dem Zustand zwischen Punkt D und Punkt T17. Danach wird die Lage der Blindspeicherzelle in den Zustand von Punkt T17 versetzt. Falls die Daten der Speicherzelle "0" sind, verbleibt die Lage der Speicherzelle im Zustand von Punkt E, während die der Blindspeicherzelle im Zustand von Punkt T17 verbleibt.

Als nächstes wird die Zellenplattenelektrode DCP0 auf "L" gesetzt, Leitung L40 wird auf "L" gesetzt, Leitung L2 wird auf "H" gesetzt und Bitleitungen BL0, /BL0 werden jeweils auf "L" gesetzt.

Bei dieser neunten Ausführungsform werden die Kapazitätswerte der Bitleitungen aus dem Kapazitätswert gleich der Summe der parasitären Kapazität der Bitleitungen und der Kapazität der Regelungskondensatoren bestimmt. Diese Kapazitätswerte der Bitleitungen legen die Neigung der Geraden I1, I2, I3 fest. Die Neigung der Geraden I1, I2, I3 soll vorzugsweise so festgelegt werden, dass die Lesepotenzialdifferenz Vr17 der Daten "1" und der Daten "0" der Speicherzelle wenigstens zweimal so groß wie die Potenzialdifferenz ist, die mit dem Leseverstärker genau verstärkbar ist. Der Kapazitätswert des Regelungskondensators soll nämlich vorzugsweise so festgelegt werden, das die vorgenannte Bedingung erfüllt ist.

Als nächstes wird, um den Kapazitätswert der Blindspeicherzelle zu bestimmen, der Schnittpunkt der Kurve, die die Kapazität der Blindspeicherzelle bezeichnet, d. h. die Gerade, die durch die Punkte D, T17 verläuft, und die Gerade I3, die durch den Punkt R17 verläuft, als Punkt S17 bezeichnet. Punkt R17 ist jedoch ein Punkt, der von Punkt T17 in die Richtung der waagerechten Achse um eine Menge verschoben wurde, die dem elektrischen Feld entspricht, das erzeugt wird, unmittelbar nachdem die Wortleitung WL0 und die Zellenplattenelektrode CP0 auf die logische Spannung "N" gesetzt sind. Gerade I3, die durch den Punkt R17 verläuft, ist eine Gerade, die durch Parallelverschiebung der Geraden I1, I2 erhalten wurde. Zu dieser Zeit wird die Potenzialdifferenz Vl17 zwischen Punkt S17 und Funkt P17 und die Potenzialdifferenz Vh17 zwischen Punkt S17 und Punkt O17 bei Spannungswerten gesetzt, die mittels des Leseverstärkers genau verstärkbar sind. Es ist ideal, wenn diese Potenzialdifferenzen bei Vl17 = Vh17 = Vr17/2 aufrecht erhalten werden. Indem so die Kapazität der Regelungskondensatoren bestimmt wird, wird eine genaue Verstärkung bei hoher Geschwindigkeit mit dem Leseverstärker möglich.

Nebenbei bemerkt besteht die Möglichkeit, den Aufbau der Regelungskondensatoren und die Bedingung zum Festlegen der Spannungen der jeweiligen Elektroden der Regelungskondensatoren in Bereitschaft bei dieser Ausführungsform in jene zu ändern, die bei den Ausführungsformen 1 bis 8 beschrieben sind.


Anspruch[de]
  1. Halbleiterspeichervorrichtung, umfassend:

    eine erste Bitleitung (BL0) und eine zweite Bitleitung (/BL0), die ein Paar bilden,

    eine Wortleitung (WL0),

    eine Plattenelektrode (CP0),

    einen ferroelektrischen Kondensator (Cs00), der eine erste Elektrode und eine zweite Elektrode aufweist, wobei die zweite Elektrode mit der Plattenelektrode (CP0) verbunden ist,

    einen MOS-Transistor (Qn00), dessen Quelle mit der ersten Elektrode verbunden ist, wobei das Tor mit der Wortleitung (WL0) verbunden ist und der Abfluss mit der ersten Bitleitung (BL0) verbunden ist,

    einen Justierkondensator (Cb0) zum Justieren der Bitleitungskapazität; und

    einen Leseverstärker (SA0), mit dem die erste Bitleitung (BL0) und zweite Bitleitung (/BL0) verbunden sind,

    dadurch gekennzeichnet, dass der Justierkondensator (Cb0) zwischen die erste Bitleitung (BL0) und eine Signalleitung (L1) geschaltet ist, wobei der Justierkondensator (Cb0) einen Kapazität wert aufweist, der auf solche Weise festgelegt ist, dass eine Spannungsdifferenz zwischen einer Lesespannung der ersten Bitleitung (BL0) und einer Lesespannung der zweiten Bitleitung (/BL0) nicht weniger als eine minimale Betriebssannung des Leseverstärkers (SA0) ist.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Justierkondensator aus einem Paar eines ersten Justierkondensators (Cb0) und eines zweiten Justierkondensators (Cb0B) besteht, wobei der erste Justierkondensator mit der ersten Bitleitung verbunden ist und der zweite Justierkondensator mit der zweiten Bitleitung verbunden ist.
  3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei der erste Justierkondensator und der zweite Justierkondensator jeweils aus mehreren Kondensatoren (Cb00F, Cb01F) bestehen.
  4. Halbleiterspeichervorrichtung nach Anspruch 3, wobei jeder der mehreren Kondensatoren (Cb00F, Cb01F) einen Kapazitätswert aufweist, der etwa gleich dem des ferroelektrischen Kondensators (Cs00) ist.
  5. Halbleiterspeichervorrichtung nach Anspruch 3, wobei Trenneinrichtungen zwischen wenigstens einem der mehreren Kondensatoren (Cb00F, Cb01F) und wenigstens einer der ersten und zweiten Bitleitungen vorgesehen sind.
  6. Halbleiterspeichervorrichtung nach Anspruch 2, wobei der erste Justierkondensator und der zweite Justierkondensator eine ferroelektrische Schicht umfassen.
  7. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Kapazitätswert der Minimalwert ist.
  8. Halbleiterspeichervorrichtung nach Anspruch 6, wobei das Komponentensystem eines Materials der ferroelektrischen Schicht identisch mit dem eines Materials des ferroelektrischen Kondensators ist.
  9. Halbleiterspeichervorrichtung nach Anspruch 6, wobei eine Gestalt und eine Größe des ersten und zweiten Justierkondensators etwa die selben sind wie eine Gestalt und eine Größe des ferroelektrischen Kondensators.
  10. Halbleiterspeichervorrichtung, umfassend:

    eine erste Bitleitung (BL0) und eine zweite Bitleitung (/BL0), die ein Paar bilden,

    eine erste Wortleitung (WL0) und eine zweite Wortleitung (DWL0), die ein Paar bilden, eine erste Plattenelektrode (CP0) und eine zweite Plattenelektrode (DCP0), die ein Paar bilden,

    einen ersten ferroelektrischer Kondensator (Cs1), der mit der ersten Plattenelektrode (CP0) verbunden ist, und ein zweiter ferroelektrischer Kondensator (Cd2), der mit der zweiten Plattenelektrode (DCP0) verbunden ist,

    einen ersten MOS-Transistor (Qn1), dessen Quelle mit dem ersten ferroelektrischen Kondensator (Cs1) verbunden ist, wobei das Tor mit der ersten Wortleitung (WL0) verbunden ist und der Abfluss mit der ersten Bitleitung (BL0) verbunden ist,

    einen zweiten MOS-Transistor (Qnd2), dessen Quelle mit dem zweiten ferroelektrischen Kondensator (Cd2) verbunden ist, wobei das Tor mit der zweiten Wortleitung (DWL0) verbunden ist und der Abfluss mit der zweiten Bitleitung (/BL0) verbunden ist,

    erste und zweite Justierkondensatoren (Cb1, Cb2) zum Justieren der Bitleitungskapazität; und

    einen Leseverstärker (SA0), mit dem die erste Bitleitung (BL0) und die zweite Bitleitung (/BL0) verbunden ist,

    dadurch gekennzeichnet, dass

    ein Kapazitätswert des zweiten ferroelektrischen Kondensators (Cd2), der zwischen einem Kapazitätswert des ersten ferroelektrischen Kondensators (Cs1) u der Zeit, wenn eine Logik-Spannung "H" in den ersten ferroelektrischen Kondensator (Cs1) geschrieben wird, und einem Kapazitätswert des ersten ferroelektrischen Kondensators (Cs1) zu der Zeit, wenn eine Logik-Spannung "L" in dem ersten ferroelektrischen Kondensator (Cs1) geschrieben wird, gefunden wird, und

    der erste Justierkondensator (Cb1) zwischen die erste Bitleitung (BL0) und eine Signalleitung (L1) geschaltet ist, und

    der zweite Justierkondensator (Cb2) zwischen die zweite Bitleitung (/BL0) und die Signalleitung (L1) geschaltet ist,

    wobei der erste und der zweite Justierkondensator (Cb1, Cb2) jeweils einen Kapazitätswert aufweisen, der so festgelegt ist, dass eine Spannungsdifferenz zwischen einer Lesespannung der ersten Bitleitung (BL0) und einer Lesespannung der zweiten Bitleitung (/BL0) zu einer Zeit, wenn eine logische Spannung "H" oder "L" in den ersten ferroelektrischen Kondensator (Cs1) geschrieben ist, nicht geringer als eine minimale Betriebsspannung des Leseverstärkers (SA0) (15) ist.
  11. Halbleiterspeichervorrichtung nach Anspruch 1, wobei:

    mehrere Paare einer ersten Bitleitung (BL0, BL1) und einer zweiten Bitleitung (/BL0, /BL1) in Spalten angeordnet sind,

    mehrere Wortleitungen (WL0, WL1 ... WL7) in Zeilen angeordnet sind,

    mehrere Plattenelektroden (CP0, CP1 ... CP7),

    mehrere Leseverstärker (SA0, SA1), die mit der ersten Bitleitung (BL0, BL1) bzw. mit der zweiten Bitleitung (/BL0, /BL1) verbunden sind, und mehrere Speicherzellen in Zeilen und Spalten angeordnet sind,

    wobei jede Speicherzelle einen ersten MOS-Transistor (Qn00, Qn01 ... Qn07),

    einen zweiten MOS-Transistor (Qn00B, Qn01B ... Qn07B), einen ersten ferroelektrischen Kondensator (Cs00, Cs01 ... Cs07) und einen zweiten ferroelektrischen Kondensator (Cs00B, Cs01B ... Cs07B) umfasst,

    der Abfluss jedes der ersten MOS-Transistoren (Qn00,... Qn07) mit jeder der ersten Bitleitungen (BL0, BL1) sowie der Abfluss jedes der zweiten MOS-Transistoren (Qn00B,... Qn07B) mit jeder der zweiten Bitleitungen (/BL0, IBL1) jeweils verbunden ist,

    die Quelle jedes der ersten MOS-Transistoren (Qn00,... Qn07) mit einer Elektrode auf einer Seite jedes der zweiten ferroelektrischen Kondensatoren (Cs00,... Cs07) und die Quelle jedes der zweiten MOS-Transistoren (Qn00B,... Qn07B) mit einer Elektrode auf einer Seite jedes der zweiten ferroelektrischen Kondensatoren (Cs00B,... Cs07B) verbunden ist,

    die andere Elektrode jedes der ersten ferroelektrischen Kondensatoren (Cs00,... Cs07) und die andere Elektrode jedes der zweiten ferroelektrischen Kondensatoren (Cs00B, Cs07B) mit jeder der Plattenelektroden (CP0s,... CP7) verbunden ist, und mehrere Paare eines ersten Justierkondensators (Cb0, Cb1) und eines zweiten Justierkondensators (Cb0, Cb1B) zum Regeln der Bitleitungskapazität in Spalten angeordnet sind (1).
Es folgen 17 Blatt Zeichnungen






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