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Dokumentenidentifikation DE10136544B4 12.02.2004
Titel Integrierter dynamischer Speicher und Betriebsverfahren
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Perner, Martin, Dr., 81243 München, DE
Vertreter Epping Hermann Fischer, Patentanwaltsgesellschaft mbH, 80339 München
DE-Anmeldedatum 26.07.2001
DE-Aktenzeichen 10136544
Offenlegungstag 20.02.2003
Veröffentlichungstag der Patenterteilung 12.02.2004
Veröffentlichungstag im Patentblatt 12.02.2004
IPC-Hauptklasse G11C 29/00

Beschreibung[de]

Die Erfindung betrifft einen integrierten dynamischen Speicher, mit einem Speicherzellenfeld mit Speicherzellen zum Speichern einer einem Informationsbit entsprechenden Ladung. Die Erfindung betrifft weiter ein Verfahren zum Betrieb eines derartigen integrierten Speichers.

Integrierte Speicher, wie beispielsweise dynamische Schreib-/Lesespeicher mit wahlfreiem Zugriff (DRAM) verwenden Kondensatoren zum Zwecke der Ladungsspeicherung. Der Ladungszustand in dem Kondensator repräsentiert dabei jeweils ein Informationsbit.

Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wortleitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.

Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund von Rekombinations- und Leckströmen ab. Bevor sich die Ladung auf einen unbestimmten Pegel unterhalb eines bestimmten Schwellwertes abgebaut hat, muß die Kondensatorladung aufgefrischt werden. Dieser Vorgang wird als 'Refresh' bezeichnet. Aus diesem Grund werden diese Speicherzellen dynamisches RAM (DRAM) genannt, im Gegensatz zu statischen RAMs (SRAM), die keine Auffrischung benötigen.

Mit der Haltezeit, gemeinhin auch Retention-Zeit genannt, wird diejenige Zeitspanne bezeichnet, die eine Speicherzelle eines DRAMs die gespeicherte Ladung halten kann, ohne unter den Schwellenwert zu fallen. Die Refreshzeit, die Zeit zwischen zwei Refreshvorgängen muß also gleich oder kürzer als die Retention-Zeit sein, um keine Datenverluste zu erleiden.

Das Auffrischen der Speicherkondensatoren wird in der Regel durch einen externen Baustein, etwa den Controller eines PCs für alle installierten Speichermodule gesteuert. Haben die Speichermodule verschiedene Refreshzeiten, bestimmt das schwächste Modul mit der kürzesten Refreshzeit den Refreshzyklus für alle Bausteine. Vorteilhaft ist ein möglichst seltener Refresh, also eine lange Refreshzeit, da zum einen der Speicherbaustein während des Refreshs blockiert ist und nicht für andere Aufgaben zur Verfügung steht, zum anderen jeder Refresh mit einer Ladungstransport und damit einem Stromverbrauch verbunden ist. Dies wirkt sich besonders bei tragbaren Geräten nachteilig aus, deren Akku-Betriebszeit kritisch ist.

Ein allgemeines Problem bei der Retention-Zeit eines Halbleiterspeichers liegt in der Tatsache begründet, daß die Retention-Zeit keine unveränderliche Konstante ist, sondern von der Umgebungs- und Arbeitstemperatur, aber auch von dem Alter des Bausteins abhängen kann.

Gegenwärtig wird diesem Umstand dadurch Rechnung getragen, daß eine maximale Betriebstemperatur angenommen wird, beispielsweise 95 °C, die sich etwa aus einer maximalen spezifizierten Außentemperatur von 70 °C und einem Eigenerwärmungsanteil von 25 °C zusammensetzt. Die Speicherbausteine werden dann für diese Temperatur getestet und Speicherzellen, die die Spezifikation nicht erfüllten durch redundante ersetzt, beziehungsweise die Refreshzeit bei der Auslieferung so konservativ eingestellt, daß die verbleibenden Speicherzellen bis zur Maximaltemperatur eine Retention-Zeit oberhalb der gewählten Refreshzeit aufweisen.

Für einen 128 MBit-Speicherbaustein mit 4096 Zeilen wird als Refreshzeit beispielsweise in der Regel 64 ms gewählt. Der Chip wird für die maximale Betriebstemperatur mit 64 ms abgetestet und die schwachen Zellen werden in üblicher Weise durch Redundanz-Reparaturen eliminiert. Nach erfolgreichem Test eines Moduls geht man dann davon aus, daß

  • – die Retention-Zeit durch Fuses/Trimmer korrekt eingestellt wurde,
  • – die Retention für flüchtige logische Einsen ("1") und logische Nullen ("0") gleich ist,
  • – die defekten Zellen durch Redundanzaktivierung eliminiert worden sind,
  • – die Chipeigenerwärmung im Betrieb während der gesamten Lebensdauer des Produkts nicht höher wird,
  • – die Retentionanfälligkeit nicht größer wird oder zeitlich variiert, wie im Falle der sogenannten 'Variable Retention Time',
  • – man die tatsächlich abgetestete Temperatur genau kennt, bei der die Retention-Zeit bestimmt wurde.

Diese Erwartungen stellen zum großen Teil vereinfachende Annahmen dar, deren nicht vollständiges Zutreffen beispielsweise durch ein Übertesten nach der Herstellung kompensiert wird oder nach einer gewissen Betriebsdauer zu Ausfällen führen kann. Letzteres kann insbesondere bei Hochzuverlässigkeitskomponenten, beispielsweise in Großrechnern, in der Kraftwerkssteuerung und dergleichen nicht hingenommeng werden.

In der US-A-6 141 280 ist ein dynamischer Halbleiterspeicher mit einer Schaltung zum automatischen Festlegen der Refreshzeit beschrieben. Es wird das Auftreten eines Speicherzellenfehlers an einer Testzelle für verschiedene Refreshzeiten geprüft. Die Refreshzeit wird dementsprechend eingestellt.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten dynamischen Speicher und ein Verfahren zum Betrieb eines integrierten dynamischen Speichers anzugeben, der bzw. das die genannten Nachteile vermeidet oder vermindert. Insbesondere soll der Speicher verglichen mit herkömmlichen dynamischen Speichern einen geringen Stromverbrauch aufweisen und/oder einen möglichst großen Zeitanteil für wahlfreie Schreib/Lesezugriffe verfügbar haben. Entsprechend soll das Verfahren den Betrieb von dynamischen Speichern mit geringem Stromverbrauch und möglichst großem Zeitanteil für wahlfreie Schreib/Lesezugriffe ermöglichen. Eine weitere Aufgabe besteht in der Angabe eines Verfahrens zum Betrieb einer Mehrzahl von integrierten dynamischen Speicherbausteinen.

Die Aufgabenstellung betreffend den Speicher wird durch den integrierten dynamischen Speicher nach den Merkmalen des Patentanspruchs 1 gelöst. Weiter wird diese Aufgabenstellung betreffend das Verfahren durch das Verfahren zum Betrieb eines integrierten dynamischen Speichers nach den Merkmalen des Anspruchs 7 gelöst. Die Aufgabenstellung betreffend das Verfahren zum Betrieb einer Mehrzahl von Speicherbausteinen wird durch das Verfahren nach den Merkmalen des Patentanspruchs 14 gelöst. Bevorzugte Ausgestaltungen der Erfindung sind Gegenstand der jeweiligen Unteransprüche.

Der erfindungsgemäße integrierte dynamische Speicher umfaßt ein Speicherzellenfeld mit Speicherzellen zum Speichern einer einem Informationsbit entsprechenden Ladung, wobei das Speicherzellenfeld einen regulären Zellenbereich mit regulären Speicherzellen, einen ersten Testzellenbereich mit ersten Testzellen und einen zweiten Testzellenbereich mit zweiten Testzellen aufweist, eine Steuereinheit zum Auffrischen der Ladungsinhalte der regulären Speicherzellen mit einer ersten Refreshzeit Tref, eine Steuereinheit zum Auffrischen der Ladungsinhalte der ersten Testzellen mit einer zweiten Refreshzeit T1 und der Ladungsinhalte der zweiten Testzellen mit einer dritten Refreshzeit T2, wobei die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist, und eine Auswerteeinheit zum Erfassen von Speicherzellenfehlern in dem ersten und zweiten Testzellenbereich.

Die Erfindung beruht somit auf dem Gedanken, Teilbereiche des Speicherzellenfeldes von dem regulären Speicherbereich funktionell abzutrennen und zur Überwachung und Analyse der aktuell erforderlichen Retention-Zeit zu verwenden. Dabei geht die Erfindung davon aus, daß die zur Retentionanalyse benutzten Zellen dieselbe produktionsbedingte Retentionqualität besitzen wie das reguläre Speicherzellenfeld und die zugrundeliegende Statistik durch die beschränkte Anzahl der zur Analyse verwendeten Zellen nicht wesentlich beeinträchtigt wird.

Beide Annahmen sind in der Regel gut erfüllt, da die zur Retentionanalyse verwendeten Zellenbereiche aus demselben Speicherzellenfeld stammen wie die regulären Speicherzellen. Auch stehen nach der Redundanzaktivierung in der Regel noch genügend viele redundante Speicherzellen zur Verfügung, die zur Retentionanalyse mit ausreichender Statistik genutzt werden können.

Bevorzugt weist die Auswerteeinheit Mittel zum Verändern der Refreshzeiten Tref, T1 und T2 auf Grundlage erfaßter Speicherzellenfehler auf. Dies ermöglicht, die Refreshzeit Tref je nach dem Ergebnis der auf den Testzellenbereichen durchgeführten Speichertests an momentanen Gegebenheiten anzupassen, also die Refreshzeit Tref zu erhöhen oder zu erniedrigen. Dabei wird ein Betrieb bei größerer Refreshzeit T1 im ersten Testzellenbereich, ein Betrieb mit noch größerer Refreshzeit T2 im zweiten Testzellenbereich durchgeführt.

Ergibt die Auswertung des Speichertests, daß auch bei den längeren Refreshzeiten T1 und T2 keine Speicherzellenfehler aufgetreten sind, kann geschlossen werden, daß die aktuellen Betriebsbedingungen nach Temperatur und Alter des Bausteins auch für die regulären Speicherzellen ein längere Refreshzeit Tref als aktuell eingestellt zulassen.

Zweckmäßig sind die Refreshzeiten Tref, T1 und T2 so gewählt, daß die Refreshzeit T1 doppelt so groß ist wie Tref, und die Refreshzeit T2 doppelt so groß ist wie T1. Die Refreshzeit des ersten Testzellenbereichs unterschiedet sich somit um Faktor 2, die des zweiten Testzellenbereichs um Faktor 4 von der aktuellen Einstellung für die regulären Speicherbereiche.

Dies ermöglicht eine zuverlässige Beurteilung der angemessenen Refreshrate: Läuft nämlich der erste Speicherzellenbereich mit der Refreshzeit T1 ohne Speicherfehler, so kann geschlossen werden, daß die aktuelle, kürzere Refreshzeit Tref sogar mit einigem Sicherheitsabstand im fehlerfreien Betrieb befindet. Der erste Testzellenbereich fungiert somit als Sicherheitsbereich, dessen fehlerloser oder fehlerbehafteter Betrieb Rückschlüsse auf den Betriebszustand des regulären Speicherbereichs erlaubt.

Wie weiter unten im Detail beschrieben, läßt sich aus den Fehlerbewertungen des ersten und zweiten Testzellenbereichs zusammen nicht nur ableiten, ob der reguläre Speicherzellenbereich zuverlässig arbeitet, sondern es lassen sich auch die gegebenenfalls erforderlichen Korrekturen ermitteln.

In einer bevorzugten Ausgestaltung ist das Speicherzellenfeld des integrierten Speichers in Zeilenleitungen und Spaltenleitungen organisiert, und der reguläre Zellenbereich, der erste Testzellenbereich und der zweite Testzellenbereich umfassen jeweils eine Anzahl von Zeilenleitungen.

Dabei können die Zeilenleitungen des ersten und/oder zweiten Zellenbereichs nebeneinander am Rand des regulären Speicherzellenbereichs angeordnet sein oder zwischen Zeilenleitungen des regulären Speicherzellenbereichs angeordnet sein. Die erste Variante erlaubt einen einfachen Zugriff auf die blockartig angeordneten Testzellenbereiche, während bei der zweiten Variante durch die Anordnung der Testzellenzeilen zwischen regulären Speicherzellenzeilen in besonderer Weise sichergestellt ist, daß die Testzellenzeilen dieselben Betriebsbedingungen erfahren und dieselben physikalischen Eigenschaften aufweisen wie die regulären Speicherzellen. Das Retentionverhalten der Testzellen ist somit ein getreues Abbild des Retentionverhaltens der regulären Speicherzellen.

Zum Betrieb eines beschriebenen integrierten Speichers werden folgende Verfahrensschritte durchgeführt:

  • – Auffrischen der Ladungsinhalte der regulären Speicherzellen mit einer ersten Refreshzeit Tref,
  • – Schreiben von Testmustern in Testzellen des ersten und zweiten Testzellenbereichs,
  • – Auffrischen der Ladungsinhalte der ersten Testzellen mit einer zweiten Refreshzeit T1 und der Ladungsinhalte der zweiten Testzellen mit einer dritten Refreshzeit T2, wobei die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist,
  • – Lesen der Speicherzelleninhalte des ersten und zweiten Testzellenbereichs und Erfassen von Speicherzellenfehlern durch Vergleich mit den geschriebenen Testmustern,
  • – Überprüfen der ersten Refreshzeit Tref im Hinblick auf erfaßte Speicherzellenfehler in dem ersten und zweiten Testbereich.

Bevorzugt wird bei dem Verfahren nach dem Überprüfen der ersten Refreshzeit Tref im Hinblick auf erfaßte Speicherzellenfehler:

  • – die erste Refreshzeit Tref verlängert oder nach Erreichen einer maximalen Refreshzeit Tmax unverändert gelassen, wenn in dem ersten und zweiten Testbereich keine Speicherzellenfehler erfaßt werden,
  • – die erste Refreshzeit Tref verkürzt oder nach Erreichen einer minimalen Refreshzeit Tmin unverändert gelassen, wenn sowohl in dem ersten und dem zweiten Testbereich Speicherzellenfehler erfaßt werden, und
  • – ansonsten die erste Refreshzeit Tref unverändert gelassen.

Zweckmäßig werden nach einer Änderung der ersten Refreshzeit Tref die zweite und dritte Refreshzeit der Testzellenbereiche entsprechend angepaßt. Insbesondere werden bei einer Verlängerung der ersten Refreshzeit Tref die zweite und dritte Refreshzeit T1, T2 verlängert, so daß die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist.

Ebenso werden bei einer Verkürzung der ersten Refreshzeit Tref die zweite und dritte Refreshzeit T1, T2 verkürzt, so daß die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist.

Das Betriebsverfahren kann dann wie oben beschrieben nur mit geänderten Refreshzeiten ablaufen. Die Refreshzeiten können natürlich auch mehrmals hintereinander oder mit zeitlichem Abstand geändert werden, um etwa einer weiteren Erwärmung oder Abkühlung des Bausteins Rechnung zu tragen.

Bevorzugt werden die Refreshzeiten Tref, T1 und T2 im Fall einer Verlängerung verdoppelt, und im Fall einer Verkürzung halbiert.

Beispielsweise könne die Refreshzeiten Tref, T1 und T2 einen Wert aus der Gruppe 1 ms, 2 ms, 4 ms, 8 ms, 16 ms, 32 ms, 64 ms, 128 ms, 256 ms, 512 ms, 1024 ms, 2048 ms und 4096 ms annehmen. Die minimale Refreshzeit Tmin ist dann 1 ms, die maximale Refreshzeit Tmax für die regulären Speicherzellen 1024 ms. Je nach Anwendung und Komplexität des Speicherbausteins kommen hier natürlich auch andere Werte für die Refreshzeiten in Frage.

Zur Fehleranalyse ist es hilfreich, wenn beim Erfassen von Speicherzellenfehlern die Art der Speicherzellenfehler festgestellt wird, insbesondere, ob nur logische Nullen, nur logische Einsen, oder beide ausgefallen sind.

Beim Betrieb einer Mehrzahl der beschriebenen integrierten dynamischen Speicherbausteine werden erfindungsgemäß folgende Verfahrensschritte durchgeführt:

  • – für jeden der integrierten Speicherbausteine wird auf ein Anforderungssignal eines externen Controllers hin dessen Refreshzeit Tref bestimmt und dem Controller übermittelt,
  • – der Controller bestimmt die kürzeste der Refreshzeiten, und
  • – nachfolgend wird die bestimmte kürzeste Refreshzeit für den Refresh jedes der Mehrzahl von Speicherbausteinen verwendet.

In einer Ausgestaltung dieses Verfahrens werden für jeden der integrierten Speicherbausteine die Refreshzeiten T1 und T2 der ersten und zweiten Testzellen laufend bestimmt und in Registern abgelegt, werden durch einen externen Controller die Refreshzeiten T1, T2 aller Speicherbausteine ausgelesen, und wird durch den Controller auf Grundlage der gelesenen Refreshzeiten T1, T2 über die Ausgabe eines Anforderungssignals zur Bestimmung der Refreshzeiten Tref der Speicherbausteine entschieden.

Im Self-Refresh-Modus kann dagegen jeder Speicherbaustein ohne externe Kontrolle seinen Refreshmodus nach Maßgabe der eigenen Refreshzeit Tref ausführen, auch wenn diese Refreshzeit sich von der Refreshzeit der anderen installierten Speicherbausteine unterscheidet.

Weitere vorteilhafte Ausgestaltungen, Merkmale und Details der Erfindung ergeben sich aus den abhängigen Ansprüchen, der Beschreibung der Ausführungsbeispiele und der Zeichnungen.

Die Erfindung soll nachfolgend anhand von Ausführungsbeispielen im Zusammenhang mit den Zeichnungen näher erläutert werden. Dabei sind jeweils nur die für das Verständnis der Erfindung wesentlichen Elemente dargestellt. Es zeigen:

1 eine schematische Darstellung eines Ausführungsbeispiels eines erfindungsgemäßen integrierten dynamischen Speichers;

2 eine schematische Darstellung eines weiteren Ausführungsbeispiels eines erfindungsgemäßen integrierten dynamischen Speichers.

1 zeigt ein Blockdiagramm eines Ausführungsbeispiels eines erfindungsgemäßen integrierten dynamischen Speichers, hier eines 128 Mbit-DRAMs 10. Der Speicherbaustein 10 enthält einen Speicherblock 20, der ein Array 22 regulärer Speicherzellen aus 4096 regulären Zeilenleitungen WL und 512 regulären Spaltenleitungen BL enthält.

Daneben umfaßt der Speicherblock 20 redundante Speicherzellen, von denen nach der Redundanzaktivierung noch zwei Zellenbereiche 24, 26 verfügbar sind. Im Ausführungsbeispiel enthält jeder der Zellenbereiche 24, 26 achtundvierzig Zeilenleitungen WL, diese Zahl kann jedoch je nach der Anzahl der für die Reparatur benötigten Zellen variieren.

Die Speicherzellen des regulären Speicherbereichs 22 dienen dem standardmäßigen Schreiben und Lesen von Daten, die Zellenbereiche 24 und 26 fungieren als Testbereiche, in denen die Speicherzellen jeweils mit einer von dem regulären Speicherbereich abweichenden Rate aufgefrischt werden.

Dazu ist der Speicherblock 20 mit einer Steuerungseinheit 30. verbunden, die die Ladungsinhalte der regulären Speicherzellen zunächst in einem Refreshzyklus von Tref = 64 ms auffrischt. Die Steuereinheit 30 führt auch in an sich bekannter Weise Schreib-/Lesezugriffe auf den regulären Speicherbereich 22 durch, legt beispielsweise Adressen an und schreibt oder liest Daten von dem Speicherblock 20.

Eine weitere Steuereinheit 40 dient der Ansteuerung der Testzellenbereiche 24 und 26. Die Speicherzellen des ersten Testzellenbereichs 24 werden zunächst mit einer Refreshzeit von T1 = 128 ms, die des zweiten Testzellenbereichs 26 mit einer Refreshzeit von T2 = 256 ms aufgefrischt.

Die Steuereinheit 40 schreibt nun Testmuster, bestimmte Folgen von logischen 1en und 0en in die Testzellenbereiche 24, 26 ein, liest die gespeicherten Muster nach Ablauf der jeweiligen Refreshzeit wieder aus, und vergleicht sie mit dem eingespeicherten Muster. Ergeben sich keine Abweichungen, gilt der Speichertest als bestanden (PASS), ansonsten als nicht bestanden (FAIL).

Im Falle eines nicht bestandenen Tests wird zur Fehleranalyse zusätzlich festgestellt, ob die Fehler nur bei solchen Zellen aufgetreten sind, die logische 1en enthalten, ob die Fehler nur bei solchen Zellen aufgetreten sind, die logische 0en enthalten oder ob beide Fehlerarten vorkommen.

Das Ergebnis des Speichertests wird in einer Auswerteeinheit 50 ausgewertet. Dabei sind vier verschiedene Testergebnisse möglich, die verschiedene weitere Maßnahmen zur Folge haben:

  • a) Der Speichertest im ersten Testzellenfeld 24 mit T1 = 128 ms geht PASS, der Speichertest im zweiten Testzellenfeld 26 mit T2 = 256 ms geht FAIL (kurz: PASS/FAIL). In diesem Fall wird die aktuelle Refreshzeit Tref = 64 ms als angemessen betrachtet, da das erste Testzellenfeld mit seiner längeren (doppelten) Refreshzeit noch keine Fehler erzeugt, die Auffrischung mit der deutlich längeren (vierfachen) Refreshzeit im zweiten Testzellenfeld aber zu Speicherfehlern führt. Als Folge wird keine Änderung der Refreshzeit Tref der regulären Speicherzellen vorgenommen.
  • b) Der Speichertest ergibt in beiden Testzellenfeldern mit T1 = 128 ms und mit T2 = 256 ms keine Fehler (PASS/PASS). In diesem Fall kann die aktuelle Refreshzeit Tref = 64 ms auf 128 ms verlängert werden, da bei dieser, wie auch bei der noch längeren Refreshzeit des zweiten Testzellenfelds keine Speicherfehler auftreten.

    Die Refreshzeit Tref wird als Folge auf 128 ms verdoppelt. Zum weiteren Testen müssen auch die Refreshzeiten der Testzellenfelder angepaßt werden. T1 wird auf 256 ms, T2 auf 512 ms verdoppelt, und das Verfahren mit den neuen Refreshzeiten weitergeführt. Ergeben sich erneut nur fehlerfreie Testergebnisse, kann die Refreshzeit weiter erhöht werden.
  • c) Der Speichertest ergibt in beiden Testzellenfelden mit T1 = 128 ms und mit T2 = 256 ms Speicherzellenfehler (FAIL/FAIL). In diesem Fall wird die aktuelle Refreshzeit Tref = 64 ms als zu lang eingestuft.

    Als Folge wird die Refreshzeit Tref auf 32 ms halbiert. Zum weiteren Testen müssen auch die Refreshzeiten der Testzellenfelder angepaßt werden. T1 wird auf 64 ms, T2 auf 128 ms reduziert, und das Verfahren mit den neuen Refreshzeiten weitergeführt. Ergeben sich erneut nur fehlerbehaftete Testergebnisse, muß die Refreshzeit weiter erniedrigt werden.
  • d) Der Speichertest im ersten Testzellenfeld 24 mit T1 = 128 ms geht FAIL, der Speichertest im zweiten Testzellenfeld 26 mit T2 = 256 ms geht PASS (FAIL/PASS). Dieser Fall sollte im normalen Betrieb nicht vorkommen und wird gegebenenfalls als singulärer Einzelfall behandelt. Alle Refreshzeiten bleiben unverändert.

Die regulären Speicherzellen laufen somit immer mit einer Refreshrate im sicheren Bereich, da bei Betrieb im eingeschwungenen Zustand auch das Testzellenfeld bei doppelt so großer Refreshzeit noch keine Speicherzellenfehler liefert.

Erreicht die Refreshzeit Tref einen vorbestimmten maximalen Wert Tmax, beispielsweise 1024 ms oder 4096 ms, findet keine weitere Erhöhung statt, auch wenn beide Testzellenfelder PASS laufen. Dies gestattet ein Register mit vorbestimmter Breite zur Steuerung der Refreshzeit zu verwenden.

Desweiteren findet keine weitere Reduzierung von Tref statt, wenn ein vorbestimmter minimaler Wert Tmin, beispielsweise 1 ms erreicht wurde, auch wenn beide Testzellenfelder FAIL gehen. Dies trägt der Tatsache Rechnung, daß zu kleine Refreshzeiten nicht sinnvoll sind.

Die Testergebnisse und die vorgesehenen Maßnahmen sind in Tabelle 1 stichwortartig zusammengestellt.

Tabelle 1:

Eine weiteres Ausführungsbeispiel eines integrierten Speichers ist in 2 dargestellt. Auch dort gibt es eine logische Zuordnung der Zeilenleitungen des Speicherblocks 120 zu dem regulären Speicherbereich und dem ersten und zweiten Testzellenbereich.

Allerdings sind in dieser Ausführungsform die Zeilenleitungen, die logisch den verschiedenen Bereichen angehören, physikalisch nicht blockweise angeordnet, sondern durchmischt. So sind die Zeilenleitungen 221-226 Teil des regulären Speicherbereichs, die Zeilenleitungen 241, 242 Teil des ersten Testzellenbereiches, und die Zeilenleitungen 261, 262 Teil des zweiten Testzellenbereiches. 2 zeigt der Deutlichkeit halber nur eine kleine Anzahl von Zeilenleitungen. In der Praxis ist die Anzahl deutlich größer, beispielsweise kann ein 128 MBit DRAM-Chip 4096 reguläre Zeilenleitungen und jeweils 48 Zeilenleitungen in den beiden Testzellenbereichen umfassen. Das in 2 dargestellte Anordnungsschema kann auch bei der höheren Zeilenzahl grundsätzlich erhalten bleiben.

Eine durchmischte Anordnung wie in 2 hat den zusätzlichen Vorteil, daß die Testzeilenleitungen dieselbe mittlere Temperatur aufweisen wie die regulären Zeilenleitungen. Somit stellt das Retentionverhalten der Testzellen ein getreues Abbild des Verhaltens der regulären Speicherzellen dar.

Bei einer durchmischten Anordnung ist es natürlich erforderlich, daß die Steuereinheit 40 und die Steuereinheit 30 über die Adressen der Testzeilen 241, 242, 261, 262 im Speicherblock 120 Buch führen, um Fehlzugriffe zu vermeiden.

Zur Ausführung der Retentionanalyse wird im Ausführungsbeispiel für die beiden Testzellenfelder und das reguläre Speicherzellenfeld jeweils ein Register 32, 42, 44 genügend hoher Auflösung eingesetzt. Der Binärwert des Registers gibt jeweils die Refreshzeit des betreffenden Zellenbereichs in Millisekunden an. Beispielsweise enthält das Register des regulären Speicherbereichs 32 nach Systeminitialisierung den Binärwert "0000001000000" für 64 ms, das Register 42 des ersten Testzellenbereichs den Binärwert "0000010000000" für 128 ms, und das Register 44 des zweiten Testzellenbereichs den Binärwert "0000100000000" für 256 ms. Die zwölf Bit breiten Register erlauben Refreshwerte bis 212, entsprechend 212 = 4096 ms.

Je nach Ergebnis der Testzellenanalyse werden alle Register 32, 42, 44 um ein Bit nach links oder rechts geshiftet, was einer Verdopplung beziehungsweise einer Halbierung der zugehörigen Refreshzeit entspricht. Dabei findet vor dem Bitshift eine Überprüfung auf Erreichen der Maximalwerte statt, im Fall einer Verlängerung also, ob die Refreshzeit Tref bereits 1024 ms beträgt, im Fall einer Verringerung, ob sie bereits 1 ms beträgt. In beiden Fällen bleiben die Refreshzeiten unverändert.

Insgesamt kann der Speicherbaustein somit auf eine Veränderung der äußeren Einflüsse mit einer Anpassung der Refreshzeit reagieren und ist somit unabhängig von Betriebs- und Alterungsbedingungen.

Beim Betrieb einer Mehrzahl solcher Speicherbausteine hat der angeschlossene Controller in der sogenannten Auto-Refresh-Betriebsart die Möglichkeit, auf die einzelnen Refresh-Timerwerte zuzugreifen und seine Refreshrate der schlechtesten (also der kürzesten) Refreshzeit anzupassen. Dazu kann der Controller ein Anforderungssignal (Request) an die Speicherbausteine schicken, welche die einzelnen Werte von Tref aus dem Baustein ausgeben. Dann kann die kürzeste Refreshzeit bestimmt werden, die nachfolgend für den Refresh jedes der Speicherbausteine verwendet wird.

Die Refreshzeiten T1 und T2 werden entweder einmalig einzeln im Sinne einer Meßaufforderung bestimmt oder permanent unabhängig von der Refreshzeit Tref bestimmt und in jeweiligen Steuerregistern abgelegt.

Im der sogenannten Self-Refresh-Betriebsart müssen T1 und T2 permanent bestimmt werden, wobei jeder Baustein einer Bausteingruppe seiner eigenen Refreshzeit Tref,i nachgehen kann.


Anspruch[de]
  1. Integrierter dynamischer Speicher, mit

    – einem Speicherzellenfeld (20) mit Speicherzellen zum Speichern einer einem Informationsbit entsprechenden Ladung, wobei das Speicherzellenfeld einen regulären Zellenbereich (22) mit regulären Speicherzellen, einen ersten Testzellenbereich (24) mit ersten Testzellen und einen zweiten Testzellenbereich (26) mit zweiten Testzellen aufweist,

    – einer Steuereinheit (30) zum Auffrischen der Ladungsinhalte der regulären Speicherzellen mit einer ersten Refreshzeit Tref,

    – einer Steuereinheit (40) zum Auffrischen der Ladungsinhalte der ersten Testzellen mit einer zweiten Refreshzeit T1 und der Ladungsinhalte der zweiten Testzellen mit einer dritten Refreshzeit T2,

    wobei die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist, und mit

    – einer Auswerteeinheit (50) zum Erfassen von Speicherzellenfehlern in dem ersten und zweiten Testzellenbereich (24, 26).
  2. Integrierter dynamischer Speicher nach Anspruch 1, bei dem die Auswerteeinheit (50) Mittel zum Verändern der Refreshzeiten Tref, T1 und T2 auf Grundlage erfaßter Speicherzellenfehler aufweist.
  3. Integrierter dynamischer Speicher nach Anspruch 1 oder 2, bei dem die Refreshzeit T1 doppelt so groß ist wie Tref und die Refreshzeit T2 doppelt so groß ist wie T1.
  4. Integrierter dynamischer Speicher nach einem der vorigen Ansprüche, bei dem das Speicherzellenfeld (20) in Zeilenleitungen (WL) und Spaltenleitungen (BL) organisiert ist und der reguläre Zellenbereich (22), der erste Testzellenbereich (24) und der zweite Testzellenbereich (26) jeweils eine Anzahl von Zeilenleitungen (WL) umfassen.
  5. Integrierter dynamischer Speicher nach Anspruch 4, bei dem die Zeilenleitungen des ersten und/oder zweiten Zellenbereichs (24, 26) nebeneinander am Rand des regulären Speicherzellenbereichs (22) angeordnet sind.
  6. Integrierter dynamischer Speicher nach Anspruch 4, bei dem Zeilenleitungen des ersten und/oder zweiten Zellenbereichs (24, 26) zwischen Zeilenleitungen des regulären Speicherzellenbereichs (22) angeordnet sind.
  7. Verfahren zum Betrieb eines integrierten dynamischen Speichers, der ein Speicherzellenfeld mit Speicherzellen zum Speichern einer einem Informationsbit entsprechenden Ladung enthält, wobei das Speicherzellenfeld einen regulären Zellenbereich mit regulären Speicherzellen, einen ersten Testzellenbereich mit ersten Testzellen und einen zweiten Testzellenbereich mit zweiten Testzellen aufweist, mit den Verfahrensschritten:

    – Auffrischen der Ladungsinhalte der regulären Speicherzellen mit einer ersten Refreshzeit Tref,

    – Schreiben von Testmustern in Testzellen des ersten und zweiten Testzellenbereichs,

    – Auffrischen der Ladungsinhalte der ersten Testzellen mit einer zweiten Refreshzeit T1 und der Ladungsinhalte der zweiten Testzellen mit einer dritten Refreshzeit T2 wobei die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist,

    – Lesen der Speichzelleninhalte des ersten und zweiten Testzellenbereichs und Erfassen von Speicherzellenfehlern durch Vergleich mit den geschriebenen Testmustern,

    – Überprüfen der ersten Refreshzeit Tref im Hinblick auf erfaßte Speicherzellenfehler in dem ersten und zweiten Testbereich.
  8. Verfahren zum Betrieb eines integrierten dynamischen Speichers nach Anspruch 7, bei dem nach dem Überprüfen der ersten Refreshzeit Tref im Hinblick auf erfaßte Speicherzellenfehler:

    – die erste Refreshzeit Tref verlängert wird oder nach Erreichen einer maximalen Refreshzeit Tmax unverändert gelassen wird, wenn in dem ersten und zweiten Testbereich keine Speicherzellenfehler erfaßt werden,

    – die erste Refreshzeit Tref verkürzt wird oder nach Erreichen einer minimalen Refreshzeit Tmin unverändert gelassen wird, wenn sowohl in dem ersten und dem zweiten Testbereich Speicherzellenfehler erfaßt werden, und

    – ansonsten die erste Refreshzeit Tref unverändert gelassen wird.
  9. Verfahren zum Betrieb eines integrierten dynamischen Speichers nach Anspruch 8, bei dem bei einer Verlängerung der ersten Refreshzeit Tref die zweite und dritte Refreshzeit T1, T2 verlängert wird, so daß die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist.
  10. Verfahren zum Betrieb eines integrierten dynamischen Speichers nach Anspruch 8 oder 9, bei dem bei einer Verkürzung der ersten Refreshzeit Tref die zweite und dritte Refreshzeit T1, T2 verkürzt wird, so daß die erste Refreshzeit Tref kleiner als die zweite Refreshzeit T1 und diese kleiner als die dritte Refreshzeit T2 ist.
  11. Verfahren zum Betrieb eines integrierten dynamischen Speichers nach einem der Ansprüche 8 bis 10, bei dem die Refreshzeiten Tref, T1 und T2 im Fall einer Verlängerung verdoppelt werden und im Fall einer Verkürzung halbiert werden.
  12. Verfahren zum Betrieb eines integrierten dynamischen Speichers nach einem der Ansprüche 7 bis 11, bei dem die Refreshzeiten Tref T1 und T2 einen Wert aus der Gruppe 1 ms, 2 ms, 4 ms, 8 ms, 16 ms, 32 ms, 64 ms, 128 ms, 256 ms, 512 ms, 1024 ms, 2048 ms und 4096 ms annehmen.
  13. Verfahren zum Betrieb eines integrierten dynamischen Speichers nach einem der Ansprüche 7 bis 12, bei dem zur Fehleranalyse beim Erfassen von Speicherzellenfehlern die Art der Speicherzellenfehler festgestellt wird, insbesondere, ob nur logische Nullen, nur logische Einsen oder beide ausgefallen sind.
  14. Verfahren zum Betrieb einer Mehrzahl von integrierten dynamischen Speicherbausteinen nach einem der Ansprüche 1 bis 6, bei dem

    – für jeden der integrierten Speicherbausteine auf ein Anforderungssignal eines externen Controllers hin dessen Refreshzeit Tref bestimmt und dem Controller übermittelt wird,

    – der Controller die kürzeste der Refreshzeiten bestimmt, und

    – nachfolgend die bestimmte kürzeste Refreshzeit für den Refresh jedes der Mehrzahl von Speicherbausteinen verwendet wird.
  15. Verfahren nach Anspruch 14, bei dem

    – für jeden der integrierten Speicherbausteine die Refreshzeiten T1 und T2 der ersten und zweiten Testzellen laufend bestimmt und in Registern abgelegt werden,

    – ein externer Controller die Refreshzeiten T1, T2 aller Speicherbausteine ausliest, und

    – der Controller auf Grundlage der gelesenen Refreshzeiten T1, T2 über die Ausgabe eines Anforderungssignals zur Bestimmung der Refreshzeiten Tref der Speicherbausteine entscheidet.
Es folgt ein Blatt Zeichnungen






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