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Dokumentenidentifikation DE10238590A1 11.03.2004
Titel Verfahren zur Erzeugung einer Struktur auf einem Substrat
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Herzum, Christian, 82343 Pöcking, DE
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 22.08.2002
DE-Aktenzeichen 10238590
Offenlegungstag 11.03.2004
Veröffentlichungstag im Patentblatt 11.03.2004
IPC-Hauptklasse H01L 21/31
IPC-Nebenklasse H01L 21/266   H01L 21/336   
Zusammenfassung Bei einem Verfahren zum Erzeugen einer Struktur (132) auf einem Substrat (100) wird zunächst eine Schichtfolge aus einer ersten Oxidschicht, einer ersten Nitridschicht und einer zweiten Oxidschicht auf das Substrat (100) aufgebracht. Anschließend wird ein Abschnitt der zweiten Oxidschicht und ein Abschnitt der ersten Nitridschicht entfernt, um einen Abschnitt der ersten Oxidschicht freizulegen. Dann wird ein Teil der ersten Nitridschicht oberhalb der ersten Oxidschicht und unter der zweiten Oxidschicht entfernt, um den Bereich der Struktur (132) festzulegen.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Erzeugung einer Struktur auf einem Substrat und insbesondere auf ein selbstjustierendes Verfahren zur Erzeugung einer Struktur, wie beispielsweise eines verkürzten Gateoxids für einen MOS-Transistor.

Bei einigen Anwendungen zur Herstellung von Halbleiterbauelementen kann es wünschenswert sein, Strukturen mit kleineren (kürzeren) Abmessungen auszubilden, z.B. bei MOS-Transistoren (MOS = Metall Oxid Semiconductor = Metall-Oxid-Halbleiter), z. B. LDMOS-Transistor (LDMOS = Laterally Diffused Metall Oxid Semiconductor), die Gateelektrode bzw. das Gateoxid.

Im Stand der Technik sind Lithographie-Verfahren bekannt, mittels denen (Poly-)Gateelektroden hergestellt werden. Diese bekannten Verfahren sind nicht selbstjustierend, so dass sich Einschränkungen aufgrund der begrenzten Justiermöglichkeiten der verwendeten Belichtungsinstrumente ergeben. Der Nachteil der so hergestellten Gatestrukturen besteht darin, dass eine bestimmte Gatelänge nicht unterschritten und gewisse Toleranzen nicht erreicht werden können.

Ein weiterer Nachteil der herkömmlichen Verfahren besteht darin, dass eine unterschiedliche Dotierung von Source-Gebieten und Drain-Gebieten, wie es beispielsweise bei einem LDMOS-Transistor oder DMOS-Transistor erforderlich ist, bei kurzen Gatestrukturen nur sehr schwierig oder auch gar nicht möglich ist.

Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein verbessertes Verfahren zur Erzeugung einer Struktur mit kürzeren Abmessungen auf einem Substrat zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.

  • Die vorliegende Erfindung schafft ein Verfahren zur Erzeugung einer Struktur auf einem Substrat, mit folgenden Schritten:
  • (a) Aufbringen einer Schichtfolge aus einer ersten Oxidschicht, einer ersten Nitridschicht und einer zweiten Oxidschicht auf das Substrat;
  • (b) Entfernen eines Abschnitts der zweiten Oxidschicht und eines Abschnitts der ersten Nitridschicht, um einen Abschnitt der ersten Oxidschicht freizulegen; und
  • (c) Entfernen eines Teils der ersten Nitridschicht, um den Bereich der Struktur oberhalb der ersten Oxidschicht und unter der zweiten Oxidschicht festzulegen.

Gemäß der vorliegenden Erfindung wird die Struktur selbstjustiert hergestellt.

Die vorliegende Erfindung hat gegenüber herkömmlichen Prozessen den Vorteil, dass durch das selbstjustierende Verfahren kleinere Gatelängen und/oder geringere Toleranzen möglich sind als diese mit herkömmlichen Verfahren und der entsprechend vorhandenen Lithographieverfahren erreichbar sind.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass diese eine unterschiedliche Dotierung der Source-Gebiete und der Drain-Gebiete, wie es z. B. bei einem LDMOS-Transistor erforderlich ist, auch bei sehr kurzen Gate-Strukturen, ermöglicht.

Bevorzugte Weiterbildungen der vorliegenden Erfindung sind in den Unteransprüchen definiert.

Nachfolgend werden anhand der beiliegenden Zeichnungen bevorzugte Ausführungsbeispiele der vorliegenden Erfindung näher erläutert. Es zeigen:

1A bis 1K ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens.

Anhand der 1 wird nun erstes, bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung näher erläutert, wobei anhand der 1A bis 1K die verschiedenen Prozessschritte gemäß diesem bevorzugten Ausführungsbeispiel näher erläutert werden.

In 1A ist eine Halbleiterstruktur dargestellt, welche ein Substrat 100 umfasst, das eine erste Hauptoberfläche 102 sowie eine zweite Hauptoberfläche 104 aufweist. Auf der ersten Hauptoberfläche 102 des Substrats 100, welches bei dem dargestellten Ausführungsbeispiel ein Siliziumsubstrat ist, wird eine Schichtfolge 106 erzeugt, die eine erste Oxidschicht 108, die auf dem Substrat 100 angeordnet ist, eine auf der ersten Oxidschicht 108 angeordnete Nitridschicht 110 und eine auf der Nitridschicht 110 angeordnete zweite Oxidschicht 112 umfasst. Bei dem dargestellten Ausführungsbeispiel sind die Oxidschichten 108 und 112 Siliziumdioxidschichten und die Nitridschicht 110 ist eine Siliziumnitridschicht. In 1A ist das auf dem Ausgangsmaterial (Substrat) aufgebrachte Siliziumoxid/Siliziumnitrid/Siliziumoxid-Sandwich 106 dargestellt.

In einem nachfolgenden Prozessschritt wird die zweite bzw. obere Oxidschicht 112 und die erste Nitridschicht 110 unter Verwendung eines Lithographieschritts und einer anschließenden Ätzung strukturiert, wodurch sich die in 1B dargestellte Struktur ergibt, bei der ein Abschnitt 114 der ersten Oxidschicht freigelegt ist, so dass in diesem Bereich die dem Substrat 100 abgewandte Oberfläche der ersten Oxidschicht 108 freiliegt.

Anschließend wird die erste Nitridschicht 110 selektiv nasschemisch zurückgeätzt, um einen Teil der Nitridschicht unter der zweiten Oxidschicht 112 und über der ersten Oxidschicht 108 zu entfernen. Hierdurch wird die Länge des zu erzeugenden Gateoxids eingestellt. Das nasschemische selektive Ätzen erfolgt z.B. mittels heißer Phosphorsäure (~ 80% H3PO9, T ~ 155°C) für eine Zeitdauer von z.B. 25 Minuten.

In 1C ist die sich ergebende Struktur nach dem Ätzen der Nitridschicht 110 gezeigt. Wie zu erkennen ist, wurde unter der zweiten Oxidschicht 112 ein Bereich 116 freigelegt, in dem die Nitridschicht 110 zurückgeätzt wurde. Mit X ist die Länge der zu erzeugenden Struktur bezeichnet.

Anschließend erfolgt eine konforme Abscheidung einer Polysiliziumschicht 122 auf die gesamte Oberfläche der Struktur, so dass sich die in 1D gezeigte Struktur ergibt. Die Polysiliziumschicht 122 wird anschließend anisotrop und selektiv zu den Siliziumoxidschichten zurückgeätzt, so dass sich die in 1E gezeigte Struktur ergibt, bei der das Polysilizium lediglich im Bereich 116 verblieben ist. An dieser Stelle des Herstellungsprozesses besteht nun die Möglichkeit einer Implantation, wodurch das in 1E rechts von der zukünftigen Gatestruktur liegende Gebiet (unterhalb der freiliegenden ersten Oxidschicht 108) dotiert wird, das in der 1E links von der zukünftigen Gatestruktur, also unter der verbliebenen Nitridschicht 110 liegende Gebiet, im Substrat jedoch nicht.

In einem weiteren Verfahrensschritt wird eine weitere Siliziumnitridschicht 124 sowie eine weitere Oxidschicht 126 ganzflächig auf der Struktur konform abgeschieden, so dass sich die in 1F gezeigte Struktur ergibt.

Dann wird die weitere Siliziumoxidschicht 126 anisotrop und selektiv zu dem Siliziumnitrid zurückgeätzt, so dass an der Topologiestufe ein Oxidrest 128 zurückbleibt, wie dies in 1G gezeigt ist. Die Topologiestufe hat sich durch das anfängliche Freilegen des Abschnitts 114 und die nachfolgende Verfüllung des Bereichs 116 mit dem Polysilizium ergeben.

Hieran anschließend wird auch die Siliziumnitridschicht 124 selektiv zu dem Siliziumoxid geätzt, und zusätzlich zu dem Oxidrest 128 verbleibt an der Topologiestufe ein Nitridrest 130, wie dies in 1H gezeigt ist.

Das Siliziumoxid, also die Schicht 112, sowie der Rest 128 werden dann ganzflächig und selektiv zu dem Siliziumnitrid und nach Möglichkeit selektiv zu dem Silizium geätzt, so dass sich die in 1I dargestellte Struktur ergibt.

Nachfolgend wird die Nitridschicht 110 und der Nitridrest 130 selektiv geätzt, so dass sich die in 1J gezeigte Struktur ergibt, bei der anschließend, soweit erforderlich, die Oxidschicht 108 anisotrop und selektiv zu dem Silizium des Substrats geätzt wird, so dass sich die abschließende Struktur 132 ergibt, wie sie in 1K dargestellt ist.

Bei der obigen Beschreibung des bevorzugten Ausführungsbeispiels wurde ein Siliziumsubstrat 100 verwendet und die Oxidschichten sind SiO2-Schichten. Die Nitridschichten sind Si3N9-Schichten. Die vorliegende Erfindung ist nicht auf diese Materialien beschränkt, sondern es können auch andere geeignete Materialien zur Herstellung der Struktur eingesetzt werden, wie z. B. organische Materialien. Ferner kann das Polysilizium-Gate durch Wolfram ersetzt werden. Anstelle eines Siliziumsubstrats kann auch ein Siliziumkarbidsubstrat verwendet werden.

Der Vorteil der vorliegenden Erfindung besteht darin, dass diese ein selbstjustierendes Verfahren zur Herstellung der Struktur 132 (siehe 1K) schafft, wobei sich durch das erfindungsgemäße Verfahren sehr kurze Gatestrukturen erreichen lassen. Hinsichtlich der Größenordung der Gatestruktur existieren keine theoretischen Begrenzungen. Gemäß einem Ausführungsbeispiel liegt die Gatelänge zwischen 0,1&mgr;m und 0,5&mgr;m.

Obwohl das obige Verfahren anhand der Herstellung einer Gateoxidschicht für einen MOS-Transistor beschrieben wurde, ist die vorliegende Erfindung nicht hierauf beschränkt, sondern findet vielmehr ihre Anwendung bei allen Halbleiterstrukturen, bei denen solche kleinen Strukturen erforderlich sind.

Wie oben beschrieben wurde, wird die Siliziumnitridschicht 110 nasschemisch selektiv geätzt, wobei hier vorzugsweise heiße Phosphorsäure (~ 80% H3PO4, T ~ 155°C) als Ätzmittel mit einer Ätzrate von 4 nm/min zum Einsatz kommt. Bei dem dargestellten Ausführungsbeispiele wurde für die Struktur eine Länge von etwa 0,1 &mgr;m gewählt, was durch eine Ätzdauer von etwa 25 Minuten erreicht wird. Allgemein kann das nasschemische Ätzen unter Verwendung von heißer Phosphorsäure (~ 80% H3PO4, T ~ 155°C) mit einer Ätzrate von 1 nm/min bis 20 nm/min für eine Zeitdauer von 1 Minute bis 400 Minuten durchgeführt werden. Anstelle der Polysiliziumschicht kann eine andere elektrisch leitende Schicht verwendet werden.

Die vorliegende Erfindung ist nicht auf die oben beschriebenen Herstellungsschritte beschränkt. Abhängig von den zu erzeugenden Strukturen können einzelne Schritte modifiziert oder weggelassen werden, oder andere Schritte eingefügt werden.

100 Substrat 102 erste Hauptoberfläche 104 zweite Hauptoberfläche 106 Schichtfolge 108 erste Oxidschicht 110 Nitridschicht 112 zweite Oxidschicht 114 Abschnitt der ersten Oxidschicht 116 freigelegter Bereich 122 Polysiliziumschicht 124 Siliziumnitridschicht 126 Oxidschicht 128 Oxidrest 130 Nitridrest 132 stufenförmige Struktur X Bereich der Struktur

Anspruch[de]
  1. Verfahren zur Erzeugung einer Struktur (132) auf einem Substrat (100), mit folgenden Schritten:

    (a) Aufbringen einer Schichtfolge (106) aus einer ersten Oxidschicht (108), einer ersten Nitridschicht (110) und einer zweiten Oxidschicht (112) auf das Substrat (100);

    (b) Entfernen eines Abschnitts der zweiten Oxidschicht (112) und eines Abschnitts der ersten Nitridschicht (110), um einen Abschnitt (114) der ersten Oxidschicht (108) freizulegen; und

    (c) Entfernen eines Teils der ersten Nitridschicht (110) oberhalb der ersten Oxidschicht (108) und unter der zweiten Oxidschicht (112), um den Bereich (X) der Struktur (132) festzulegen.
  2. Verfahren nach Anspruch 1, mit folgendem Schritt:

    (d) Freilegen der Struktur (132).
  3. Verfahren gemäß Anspruch 1 oder 2, bei dem der Schritt (c) ein selektives nasschemisches Ätzen der ersten Nitridschicht (110) umfassen.
  4. Verfahren gemäß Anspruch 3, bei dem das nasschemische Ätzen unter Verwendung von heißer Phosphorsäure (~ 80% H3PO9, T ~ 155°C) mit einer Ätzrate von 1 nm/min bis 20 nm/min für eine Zeitdauer von 1 Minute bis 400 Minuten erfolgt.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, bei dem der Schritt (b) folgende Schritte umfasst:

    (b.1) Aufbringen und Strukturieren eines Photoresists auf der Schichtfolge (106), um freizulegende Bereiche festzulegen; und (b.2) Ätzen der zweiten Oxidschicht (112) und der ersten Nitridschicht (110) bis zu der ersten Oxidschicht (108).
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, mit folgenden Schritten nach dem Schritt (c):

    Abscheiden einer elektrisch leitenden Schicht (122) in dem Bereich (X).
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, mit folgenden Schritten nach dem Schritt (c):

    Durchführen einer Implantation bezüglich des Substrats (100), um in dem nur durch die erste Oxidschicht (108) bedeckten Abschnitt des Substrats (100) einen dotierten Bereich zu bilden.
  8. Verfahren gemäß Anspruch 6 oder 7, bei dem die elektrisch leitende Schicht (122) konform auf dem Substrat (100) abgeschieden wird und anschließend anisotrop und selektiv zu den Oxidschichten (112, 108) geätzt wird.
  9. Verfahren gemäß einem der Ansprüche 6 bis 8, bei dem der Schritt (d) folgende Schritte umfasst:

    (d.1) Abscheiden einer zweiten Nitridschicht (124);

    (d.2) Abscheiden einer dritten Oxidschicht (126);

    (d.3) Entfernen der dritten Oxidschicht (126) selektiv zu der zweiten Nitridschicht (124), so dass an einer Stufe, die durch das Freilegen der ersten Oxidschicht im Schritt (b) gebildet wurde, ein Oxidrest (128) verbleibt; (d.4) Entfernen der zweiten Nitridschicht (124) selektiv zu der zweiten Oxidschicht (112), so das an der Stufe ein Nitridrest (130) verbleibt;

    (d.5) Entfernen der Oxidschichten (112, 108, 128) selektiv zu den Nitridschichten und selektiv zu dem Substrat;

    (d.6) Entfernen der Nitridschichten (110, 130); und

    (d.7) Entfernen der ersten Oxidschicht (108) außerhalb des ersten und des zweiten Bereichs (X).
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, bei dem die Struktur (132) ein Gateoxid eines MOS-Transistors ist.
  11. Verfahren gemäß einem der Ansprüche 1 bis 10, bei dem die Oxidschichten (108, 126, 128) SiO2-Schichten sind, bei dem die Nitridschichten (110, 124, 130) Si3N9-Schichten sind, bei dem das Substrat (100) ein Si-Substrat ist, und bei dem die elektrisch leitende Schicht (122) eine Polysiliziumschicht ist.
Es folgen 4 Blatt Zeichnungen






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