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Dokumentenidentifikation DE69333100T2 22.04.2004
EP-Veröffentlichungsnummer 0000654173
Titel LEISTUNGSANORDNUNGSSTRUKTUR HOHER DICHTE UND VERFAHREN ZUR HERSTELLUNG.
Anmelder Advanced Power Technology Inc., Bend, Oreg., US
Erfinder TSANG, Wen, Dah, Bend, US;
MOSIER, W., John, Bend, US;
PIKE, A., Douglas, Bend, US;
MEYER, O., Theodore, Bend, US
Vertreter Fleuchaus & Gallo, 81479 München
DE-Aktenzeichen 69333100
Vertragsstaaten DE, FR, GB, NL
Sprache des Dokument EN
EP-Anmeldetag 17.05.1993
EP-Aktenzeichen 939139713
WO-Anmeldetag 17.05.1993
PCT-Aktenzeichen PCT/US93/04714
WO-Veröffentlichungsnummer 0094003922
WO-Veröffentlichungsdatum 17.02.1994
EP-Offenlegungsdatum 24.05.1995
EP date of grant 16.07.2003
Veröffentlichungstag im Patentblatt 22.04.2004
IPC-Hauptklasse H01L 21/265

Beschreibung[de]

DER ERFINDUNG ZUGRUNDELIEGENDER ALLGEMEINER STAND DER TECHNIK Die vorliegende Erfindung betrifft im allgemeinen Leistungs-MOS-Feldeffekt-Vorrichtungen einschließlich MOSFET-Leistungsvorrichtungen, Bipolar-Transistoren mit isoliertem Gate (IGBT-Insulated Gate Bipolar Transistor), MOS-gesteuerte Thyristoren und dergl. und genauer gesagt, MOSFET-Leistungsvorrichtungen mit versenktem Gate, rechteckig genutet oder U-genutet, allgemein bezeichnet als RMOSFET oder UMOSFET.

Bekanntlich haben MOSFET-Leistungsvorrichtungen eine Anzahl Vorteile gegenüber Leistungs-Bipolar-Transistoren, insbesondere hinsichtlich einer schnellen Schaltreaktion, hoher Eingangsimpedanz und hoher thermischer Stabilität. Ein Hauptvorteil der MOSFET-Leistungsvorrichtungen ist ihr hoher ON-Widerstand und Vorwärtsspannungsabfall im Vergleich zu bipolaren Transistoren. Beträchtliche Bemühungen haben zu einer Reduktion des ON-Widerstands per Einheitsfläche geführt. Diese Bemühungen beinhalten die Verringerung der Zellengröße der Vorrichtungen zum Erhöhen der Zellendichte, aber diese Möglichkeit, das bei herkömmlichen VDMOS-Vorrichtungen auszuführen, ist beschränkt durch das Auftreten eines parasitären Sperrschicht-FET zwischen nebeneinanderliegenden Zellen, der den ON-Widerstand erhöht, wenn die Vorrichtungsstruktur mit kleineren Zellen ausgeführt wird. K. Shenai, "Optimally Scaled Low-Voltage Vertical Power MOSFET's for High Frequency Power Conversion", IEEE Trans. on Electron Devices, Bd. 37, Nr. 2, April 1990, beschreibt, wie die VDMOS-Vorrichtungsstruktur, mit sich waagrecht entlang der oberen Flächen des Halbleiter-Substrats erstreckenden Gate und Kanal inhärent in ihrer Dichte beschränkt ist und andere Maßnahmen zur Reduktion des ON-Widerstandes erforderlich macht.

Zwecks Vermeidung dieser inhärenten Beschränkung wurde eine andere Klasse MOSFET-Leistungsvorrichtungen entwickelt, die ein versenktes Gate benutzt, in dem das Gate und der Kanal entlang einer Seitenwand eines Kanals oder Grabens vertikal ausgebildet sind, der in das Halbleitersubstrat eingeätzt ist. Diese Vorrichtungen beinhalten rechteckig genutete oder U-förmig genutete MOSFET-Leistungsvorrichtungen, die im allgemeinen RMOSFETs oder UMOSFETs genannt werden. Eine frühe Vorrichtung dieses Typs erscheint in US-Pat. Nr. 4,070,690 von Wickstrom. Source, Kanal und Drain werden durch aufeinanderfolgende Schichten gebildet, die auf ein Substrat aufgebracht werden und als durchgehender Graben zur Gate-Oxid-Bildung und Gate-Metall-Ablage auf den Seitenwänden der Gräben ausgebildet werden. Eine Variation zu dieser Ausführung, genannt VMOS, wird gezeigt in US Pat. Nr. 4,145,703 von Blanchard et al. Anschließend wurde erkannt, daß die vertikale Kanalausrichtung in diesem Vorrichtungstyp kleiner gemacht werden konnte, um die Zellendichte ohne parasitäre Verbindungs-FET-Auswirkungen zu erhöhen und damit den ON-Widerstand unter den inhärenten Einschränkungen der VDMOS-Vorrichtungen zu reduzieren (siehe D. Ueda et al., "A New Vertical Power MOSFET Structure with Extremely Reduced On-Resistance" IEEE Trans. on Electron Devices, Bd. 32, Nr. 1, Jan 1985). Weitere Entwicklung der Versenkte-Gatter-Technologie ist nachstehend zusammengefaßt in Querverweisen, die am Ende der detaillierten Beschreibung zusammengefaßt sind.

Auch eine herkömmliche Vorrichtung wird geoffenbart in Electronics Letters, 29th Aug. 1991, Bd. 27, No. 18, S. 1640– 1642.

Das übliche Ausgangsmaterial ist ein N+ Wafer mit einer <100> orientierten N-Epitaxialschicht eines spez. Widerstands und einer Dicke in Bereichen von 0,1–1,0 &OHgr;-cm und 5–10 &mgr;m für Niederspannungs-MOSFETs, um eine Durchschlagsspannung von 15–55 V zu erzielen, unter Verwendung von rechtwinkligen Nuten in Streifen. Dieser Spannungsbereich kann verändert werden durch Justieren von P-Basisbreite ohne Graben, Grabentiefe und – breite und Dotieren der Epi-Schicht. Das N+ Substrat kann ersetzt werden durch ein P+ Substrat, um IGBTs zu bilden, wie in DMOS-Technologie.

Ein Abdeckungseinsatz vom P-Typ in die obere Fläche der Epitaxialschicht wird auf 1,5–2,0 &mgr;m Tiefe diffundiert, um einen Body-Bereich vom P-Typ zu bilden. Auf dieser Stufe kann eine erste Maske benutzt werden, um N+ Source-Bereiche zu definieren.

Eine Oxidschicht wird thermisch gezogen und eine Grabenschutzschicht aus Siliziumnitrid (oder LPCVD-Oxid, Poly-Si/SiNi/Oxid oder eine andere Schicht, die gegen Si-Ätzen resistent ist) wird aufgebracht, um P-Body/N-Source-Bereiche gegen Grabenbildung zu schützen.

Mit Gräben zu versehende Bereiche werden rechtwinklig zu den Source-Bereichen photomaskiert, wenn sie vorher definiert wurden, und die Grabenschutzschicht wird geätzt. Reaktives Ionenätzen (RIE – reactive ion etching) wird dann zum Bilden der Gate-Graben benutzt, in der Regel auf eine Tiefe von 2 &mgr;m, jedoch variabel, wie nachstehend besprochen wird. Reaktives Ionenätzen kann die Substratoberfläche beschädigen, bewirkt dabei eine hohe Oberflächenladung und geringe Oberflächenbeweglichkeit. Chemisches Ätzen und Opferoxidation/Ätzschritte werden in der Regel durchgeführt, um die Oberflächenbeweglichkeit und Kanalleitfähigkeit wiederherzustellen.

Gate-Oxid von 500–2000 Å (10 Å = 1 nm) wird im Graben wieder gezogen, und 6000 Å dickes Polysilizium wird im Graben aufgebracht und dotiert auf einen Schichtwiderstand von etwa 20 &OHgr;/. Eine zweite Polysiliziumschicht wird aufgebracht, um die Oberfläche zu glätten, und wird zurückgeätzt zum Freimachen der Grabenschutzschicht. Die Grabenschutzschicht kann in einem selbstjustierenden LOCOS-Schritt (LOCalized Oxidation of Silicon – örtliche Silizium-Oxidation) benutzt werden, um die Polysilizium-Gate-Strukturen von P-Body/N-Source-Bereichen selektiv zu oxidieren und zu isolieren. Die Maxium-LOCOS-Dünnschichtdicke ist beschränkt durch minimale Strichbreiten wegen des "Vogelschnabel"-Seitenwandoxidations-Übergriffs. Mit einer 2 &mgr;m/2 &mgr;m Mindest-Gate/Source Konstruktionsregel kann die Schicht nicht viel größer sein als 1 &mgr;m dick, oder der Source-Bereich wird durch den LOCOS-Übergriff komplett abgedeckt. Der LOCOS-Prozeß ruft unmittelbar um die selektive Oxidationszone eine Anspannung hervor, in der der MOS-Kanal gebildet wird, und vermindert die Oberflächenbeweglichkeit und erhöht den Kanalwiderstand.

Wenn der Source-Bereich noch nicht definiert wurde, wird ein anderer Photomaskierungsschritt ausgeführt, um die Source-Bereiche von den N-Typ-Source-Bereichen in die P-Body-Kontaktbereiche einzuführen, üblicherweise mit einer Streifengeometrie, die rechtwinklig zu den Grabenseitenwänden steht, um kennzeichnende P- und N-Dotierungen auf der oberen Fläche des Siliziums durchzuführen, um den P-Body mit den N+ Sourcebereichen (10) kurzzuschließen. Diese Technik erzeugt gepreßte P-Basisbereiche mit breiten Dimensionen, in der Regel 2 &mgr;m oder mehr, und muß im photolithographischen Prozeß genau kontrolliert werden. Dieser Schritt bewirkt einen Verlust der Kanalbreite, wo die N+ Source fehlt, und reduziert die Stabilität der Vorrichtung.

Bei einer Methode (2, 5, 10 - 10) zur Verbesserung der Packungsdichte und zur genaueren Kontrolle der seitlichen Ausdehnung der gepreßten P-Basis und zur Vermeidung der photolithographischen Kontrolle werden seitliche N+ Diffusionen aus den Fenstern gemacht, die in der Graben-Schutzschicht vor dem Formen der Gräben gemacht werden. Bei dieser Methode sind die P und N+ Diffusionen vor der Gate-Oxidation voll diffundiert ohne Verteilen der entsprechenden Diffusionszeiten, damit ein Teil der Diffusionszyklen zum Entspannen einer RIE- und LOCOS-verursachten Oberflächenspannung und Störungen benutzt werden kann. Auch bei dieser Lösung werden Kontakte auf leichter-dotierten N+ Diffusionen gemacht, die den Reihenwiderstand der Vorrichtung verstärken. Eine Abwägung ist erforderlich zwischen dem gepreßten Basis-Widerstand und Source-Kontakt-Widerstand. Es gibt eine untere Grenze, wie klein die seitlichen Diffusionen nach der LOCOS-Gate-Polysiliziumoxidation infolge der "Vogelschnabel"-Bildung gemacht und ständig geöffnet werden können. Eine Dimension irgendwo zwischen 50% und 80% der Polysilizium-LOGOS-Oxiddicke steht möglicherweise nicht für einen Source-Kontakt der höchsten Dotierung zur Verfügung.

Eine weitere Methode ist, einen zweiten Graben durch die N-Source-Schicht hinunter zum P-Body zur Aufnahme von Source-Metall auszubilden. Dieser Graben kann durch einen gesonderten Photomaskierungsschritt (1) bemustert werden, aber diese Lösung hängt ab von kritischen Justier- und Größenbedingungen. Eine selbstjustierende Methode (11) hängt ab von der Fähigkeit zur Steuerung sowohl der Bildung der LOCOS-Oxidschicht, die zum Selbstjustieren dieses Grabenschritts benutzt wird, als auch zur Steuerung des Ätzprozesses selbst. Wie oben gesagt, kann eine "Vogelschnabel"-Formation den mit Gräben zu versehenden Bereich abdichten.

Sobald die in der Basis versenkte Gate-Struktur gebildet ist, werden die Gate-Durchkontaktierungslöcher geöffnet, um Metallverbindungen zur Gate-Elektrode in einem selbstjustierenden Prozeß zu ermöglichen. Vorderseitenmetall wird aufgebracht und bemustert, um das Gate und die Source-(Kathoden- )Elektroden anzureißen. Passivierungsablagerung und Füllungsbemusterung versiegeln die Vorrichtungsoberfläche und öffnen die Kontaktflecken. Die Rückseite des Silizium-Wafers wird metallisiert, um die Drain-(Anoden-)Elektrode zu bilden.

Ueda et al. haben gezeigt, daß der niedrigste ON-Widerstand (RON) in einer Vorrichtung erreichbar ist, in der das Gate ganz durch die N-Epitaxialschicht bis zum Substrat (2) gegraben ist. Leider zeigt diese Methode auch eine monotone Abnahme der Durchbruchspannung mit der Zunahme der Grabentiefe. Diese Abnahme wird verursacht durch die Verringerung der Epi-Schichtdicke unter dem Graben und das höhere elektrische Feld an den Kanten des Grabens (7). Ein weiteres Problem mit dem tiefen Graben ist, daß das Gate-Oxid an der Grabenkante infolge der hohen Feldintensität (7) brechen kann. Die Durchbruchspannung verteilt sich im allgemeinen auf Gate-Oxide und abgereichertes Silizium. Mit der Zunahme der Grabentiefe wird die Siliziumdicke unter dem Graben kleiner, verschiebt mehr Gate-Drain-Spannung auf das Gate-Oxid und erhöht die Wahrscheinlichkeit, daß die Oberflächenschicht birst. Das Verdicken des Gate-Oxids verbessert die Gate-Bruchfestigkeit der Oxidschicht, erhöht aber auch den Kanalwiderstand.

Dementsprechend bleibt ein Bedarf nach einer verbesserten Herstellungsmethode und Struktur einer MOSFET-Leistungsvorrichtung mit vertikalen Kanälen.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der Erfindung ist die Vermeidung der Unsicherheiten und Schwierigkeiten der Photolithographie und LOCOS-Schichtbildung beim Ausformen der funktionellen Bereiche der MOSFET-Leistungsvorrichtung mit versenktem Gate.

Eine weitere Aufgabe ist das Ermöglichen des Kurzschließens von P-Body- mit N-Source-Bereichen ohne den Serien-Source-Widerstand gegen den Vertikalkanalwiderstand in der MOSFET-Leistungsvorrichtung mit versenktem Gate abwägen zu müssen.

Eine weitere Aufgabe der Erfindung ist die Vermeidung der LOCOS-induzierten Beanspruchung im Silizium, um die Ausbeute der funktionellen MOSFET-Leistungsvorrichtung mit versenktem Gate zu erhöhen.

Die Erfindung betrifft eine Leistungs-MOS-Feldeffekt-Vorrichtungsstruktur mit versenktem Gate mit Herstellungsprozeß, die in verschiedenen Aspekten verbessert sind.

Ein Aspekt ist die Verwendung einer Seitenwand-Zwischenschicht in der Grabenschutzschicht in einem selbstjustierenden Prozeß zum Steuern des seitlichen Ausmaßes der gepreßten P-Basisbreite. Eine verbesserte Robustheit der Vorrichtung und eine effektive Verdoppelung der Kanalbreite gegenüber dem Stand der Technik werden erzielt. Die seitliche Zwischenschicht wird gebildet durch Aufbringen und Ätzen zur Definition der Zwischenschichtbreite, um auf diese Weise die Ungewißheiten und Schwierigkeiten der Photolithographie und der LOCOS-Schichtbildung durch Definieren des N+ Source-Bereichs zu vermeiden.

Ein weiterer Aspekt der Erfindung ist, daß die Grabenschutzschicht durch Verwendung einer Oxidschicht (oder Oxynitridschicht) auf einer Polysiliziumschicht auf dünnem thermischen Oxid anstatt SiNi auf Oxid gebildet wird. Bei dieser Methode ist kein LOCOS-Schritt erforderlich. Die obere Oxidschicht liefert einen selektiven Schutz gegen Siliziumgrabenätzen und Polysilizium-Gate-Ätzen, vorzugsweise durch SF6-O2 Plasma-Ätzen. In einer Ausführungsform ist die Oxidschicht vorzugsweise 5000 Å dick, kann aber auch 2000–8000 Å dick sein, je nach Grabentiefe, Gate-Polysilizium-Dicke und Ätzraten-Selektivität zwischen Silizium und Oxid. Der 5000 Å Oxidfilm ist ausreichend zum Blocken von 2–5 &mgr;m Silizium-Graben plus zusätzlichem Rand zum Gate-Polysilizium-Ätzen. Die Polysilizium-Schicht in dieser Ausführungsform ist vorzugsweise 1000–3000 Å dick und wird zum Schutz der künftigen Source-Zone benutzt, um die seitlichen Zwischenschichten zu tragen, und die Aufbringung und vollständige Isolierung des Gate-Polysiliziums zu ermöglichen. Die untere Oxidschicht ist vorzugsweise 500 Å dick (Bereich 500 bis 1000 Å dick) und dient als ein Ätzstop unter der Polysiliziumschicht. Eine zweite Ausführungsform benutzt eine Polysiliziumschicht, vorzugsweise ausgebildet in einer Doppelschicht dazwischenliegender Ätzstop-Oxidschicht unter einer oberen Opfer-Polysiliziumschicht. In dieser Ausführungsform ist die untere Polysiliziumschicht dicker (z. B. 15000–16000 Å), die Zwischen-Ätzstop-Oxidschicht ist dünner (z. B. 1000–2000 Å) und ist mit einer Polysiliziumschicht von etwa 5000 Å abgedeckt.

Ein weiterer Aspekt der Erfindung ist die Einführung eines zweiten Grabens in der Body-Zone zum Erstellen von Source-Kontakten auf den Grabenseitenwänden und Body-Kontakten auf den Grabenseitenwänden und auf dem Grabenboden. Die Durchführung mit Seitenwandzwischenschichten bewirkt die Selbstadjustierung ohne die Nachteile der LOCOS-Ausbildung. Diese Methode erzeugt eine Feldeffekt-MOS-Leistungsvorrichtung mit einer versenkten Source sowie auch einem versenkten Gate. Diese Struktur ist sehr vorteilhaft beim Schalten induktiver Lasten, weil sie starke Gegenströme direkt auf die Source-Kontakte schaltet, die vorzugsweise Metalleiter sind. Die Struktur kann auch einen stark niederohmigen Kurzschluß zwischen dem Body und der Source (Basis und Emitter) bewirken zum Verhindern der umgekehrten Vorspannung der Body/Source-Verbindung und Minimieren des Potentials zum Verklinken des parasitären NPN Bipolar-Transistors, der durch Source-, Body- und Drain-Zonen gebildet wird. Das ist besonders vorteilhaft, wenn die Vorrichtung auf einem Substrat vom P-Typ hergestellt ist zum Ausbilden eines IGBT oder einer sonstigen MOS-Gate-gesteuerten Vierschichtenvorrichtung.

Die obigen und noch weitere Aufgaben, Merkmale und Vorteile der Erfindung werden leichter verständlich aus der nachstehenden Beschreibung bevorzugter Ausführungsformen, die unter Hinweis auf die begleitenden Zeichnungen vorgenommen wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

112 sind Querschnittsansichten eines Teils eines Silizium-Substrats, die die Herstellung einer MOSFET-Leistungsvorrichtung mit versenktem Gate gemäß einer ersten Ausführungsform der Erfindung zeigen.

13 ist eine perspektivische Ansicht einer Vorrichtung, die mit dem Verfahren der 112 hergestellt wurde.

1420 sind Querschnittansichten, ungefähr den 512 entsprechend, und zeigen die Herstellung eines MOSFET-Leistungsvorrichtung mit versenktem Gate gemäß einer zweiten Ausführungsform der Erfindung mit einer doppelten Polysilizium-Gate-Struktur, die nach unten innerhalb des N+ Substrats endet.

21 ist eine Querschnittsansicht entsprechend den 12 und 20 und zeigt die Herstellung einer Vorrichtung gemäß einer dritten Ausführungsform der Erfindung mit einer doppelten Polysilizium-Gate-Struktur, die nach unten in der Epitaxialschicht vom N-Typ über einer N+ Pufferschicht endet, die auf einem P+ Substrat ausgebildet ist, um als IGBT zu wirken.

22 und 23 sind Querschnittansichten, die ungefähr den 16 und 17 entsprechen und die Herstellung einer MOSFET-Leistungsvorrichtung mit versenktem Gate gemäß einer vierten Ausführungsform der Erfindung zeigen.

24 ist eine Querschnittsansicht entsprechend der 3, die eine alternative Form der Masken-Surrogat-Musterdefinitionsschicht zeigen.

DETAILLIERTE BESCHREIBUNG

1 ist eine Querschnittsansicht eines Teils eines Silizium-Substrats 20, von dem aus dotierte Schichten einchließlich Body- und Drain-Zonen ausgebildet werden als Anfang der Herstellung einer MOSFET-Leistungsvorrichtung mit versenktem Gate gemäß einer ersten Ausführungsform der Erfindung. Das Verfahren beginnt mit dem Ausbilden einer <100> ausgerichteten Epitaxialschicht 24 vom N-Typ auf einem P+ Wafer 22. Dieses Substrat wird benutzt zum Aufbau einer Vier-Schichten-Vorrichtung vom IGBT-Typ. Ein N+ Wafer kann substituiert werden zum Aufbau einer Dreischicht-MOSFET-Leistungsvorrichtung. Dann wird eine Body-Schicht 26 vom P-Typ ausgebildet entweder durch Implantierung (z. B. Bor) und Diffusion auf eine Tiefe von 2–3 &mgr;m in die N-Epitaxialschicht oder durch Auftragen einer 2–3 &mgr;m P-Epitaxialschicht oben auf die N-Epitaxialschicht. Die Epitaxialschicht vom N-Typ ist dotiert auf eine Konzentration von etwa 1016 cm–3 (spezifischer Widerstand im Bereich 0,1 bis 1,0 &OHgr;-cm) und weist eine Dicke von 2 bis 3 &mgr;m auf, und die P-Epitaxialschicht ist dotiert auf eine Konzentration von etwa 1017 cm–3 und hat eine Dicke von 2 bis 3 &mgr;m für Niederspannungs-MOSFETs (z. B. 60 V). Die Epitaxialschicht 24 vom N-Typ beinhaltet bekanntlich eine N+ Pufferschicht an der Schnittstelle mit dem Substrat von P-Typ. Für Vorrichtungen mit höherer Spannung werden die Schichten 24, 26 im allgemeinen geringer dotiert und sind dicker, wie in US Nr. 07/852,932, beantragt 13. März 1992 (PCT/US92/07305), beschrieben. Zum Beispiel hat die Schicht 24 vom N-Typ eine Dotierungskonzentration von etwa 1014 cm–3 und eine Dicke von 85 &mgr;m, und Schicht 26 vom P-Typ hat eine Dotierungskonzentration von etwa 5·1016 cm–3 für 1000 V Vorrichtungen). Spannungen können auch justiert werden durch Variieren der Nichtgraben-P-Basisbreite, Grabentiefe und -breite und epitaxiale Dotierungskonzentration.

2 zeigt die weiteren Schritte zum Ausformen einer Grabenschutzschicht bzw. einer Maskensurrogat-Musterdefinitionsschicht 30 auf der oberen Oberfläche 28 des Substrats 20. Wie in 2 gezeigt wird, ist Schicht 30 eine Dünnoxid/Poly-Si/Dickoxid-Dreilagenstruktur. 24 zeigt eine alternative Vierschichtenstruktur, die nachstehend näher beschrieben wird. Schicht 30 wird gebildet aus einer dünnen thermischen Oxidschicht 32 auf der Oberfläche 28, einer PECVD-Polysiliziumschicht 34 und einer LPCVD dicken Oxidschicht 36. Die obere Oxidschicht 36 bewirkt selektiv Schutz gegen Siliziumgrabenätzen und Polysilizium-Gate-Ätzen, vorzugsweise durch SF6-O2 Plasma-Ätzen. In einer Ausführungsform ist die Oxidschicht 36 vorzugsweise 5000 Å dick, kann aber auch 1000– 8000 Å dick sein, in Abhängigkeit von der Ätztiefe, der Gate-Polysiliziumdicke und der Ätzrate-Selektivität zwischen Silizium und Oxid. Die 5000 Å Oxid-Dünnschicht reicht aus zum Blocken von 2–5 &mgr;m Siliziumgraben plus zusätzlich einen Rand zum Gate-Polysilizium-Ätzen. Die Polysilizium-Schicht 34 dieser Ausführungsform ist vorzugsweise 1000–3000 Å dick und wird benutzt zum Schutz der künftigen Source-Zone, zum Stützen der seitlichen Zwischenschichten, und um das Auftragen und die vollständige Isolierung des Gate-Polysiliziums zu bewirken. Die untere Oxidschicht 32 ist vorzugsweise 1000 Å dick (Bereich zwischen 500 und 2000 Å Dicke) und dient als Ätzstop unter der Polysilizium-Schicht.

3 zeigt die Schritte des Maskierens und Bemusterns der Grabenschutzschicht. Eine Photoresist-Schicht 38 wird auf die Schicht 30 aufgetragen und wird bemustert zum Definieren der Schutzzonen 40 und der Abätzzonen 42 in der Schicht 30 in aufeinanderfolgenden Ätzschritten der Schichten 36 und 34. Zonen 42 und 40 können Streifen, eine rechtwinklige oder sechseckige Matrix oder auch anders konstruierte Geometrien sein. In einer zellenförmige Konstruktion können die Zonen 40 diskrete Blöcke oder Inseln sein, die durch Verbindungsleitungszonen 42 voneinander getrennt sind.

4 zeigt das Entfernen er Photoresistschicht 38 und das Bilden der seitlichen Zwischenschichten 44 entlang einander gegenüberliegender senkrechter Seiten der Muster-definierenden Dreischichten-Zonen 40. Die seitlichen Zwischenschichten 44 werden gebildet unter Verwendung bekannter Verfahren durch eine konforme LPCVD-Oxidschicht, vorzugsweise mit einer Dicke von 0,5–1 &mgr;m, die anisotrop reaktiv-ionen-geätzt ist. Das Zwischenschichtätzen wird bis zum Ende gesteuert, wenn das Substratsilizium in den Bereichen 46 aus Siliziumsubstrat zwischen den seitlichen Zwischenschichten 44 in den Zonen 42 freigelegt ist, so daß die obere Oxidschicht 36 nur leicht erodiert wird. Die Zwischenschichten haben eine seitlich freigelegte d. i. eine Außenfläche 47 und eine Innenfläche 48, die die Seiten der musterdefinierenden Zonen 40 in diesem Stadium des Verfahrens kontaktieren.

5 zeigt das Ausbilden eines Grabens 50 im Siliziumsubstrat in jedem der freigelegten Bereiche 46. Der erste anisotrope Ätzschritt wird begleitet vom kontrollierten Reaktiv-Ionenätzen, vorzugsweise durch SF6O2-Plasmaätzen, wie im freigegebenen US-Pat. 4,895,810 beschrieben ist (siehe 13E), um eine Reihe von beabstandeten Gräben 50 im Substrat 20 auszubilden, mit geringfügiger Beschädigung der Siliziumoberfläche, und geraden vertikalen Seiten, ausgerichtet nach den Außenflächen 47 der seitlichen Zwischenschichten. Der Abstand zwischen den äußeren Flächen 47 der Zwischenschichten 44 legt die Breite 54 des Grabens 50 als Funktion der seitlichen Dicke 52 der Zwischenschichten fest. Dicke 52 bestimmt auch teilweise die letztliche seitliche Dicke der Source-Zonen, wie in 11 ausgebildet. In dieser Ausführungsform ist die Tiefe 56 des Grabens ausreichend (z. B. 2 &mgr;m), um durch die Schicht 26 vom P-Typ genau in den oberen Teil der Schicht 24 vom N-Typ durchzudringen. Dieser Schritt isoliert seitlich die Zonen 26' der Schicht vom P-Typ, die bedeckt ist von den musterdefinierenden Dreischichtenzonen 40. Bereiche 64 können Streifen in einem verkämmten Entwurf oder einem Verbindungsnetz in einer Zellenkonstruktion sein.

Nach dem Grabenziehen wird eine thermische Gate-Oxidschicht 60 auf der Grabenseite und den Bodenwänden unter den seitlichen Zwischenschichten gezogen wie in 6 dargestellt ist. Die Gate-Oxidschicht hat eine Dicke 66, die so gewählt wird, wie es erforderlich ist, ein Durchgriffswiderstand-Gate-Dielektrikum zu erzeugen, z. B. 500 Å. Dann wird der Graben wieder mit LPCVD Polysilizium-Gate-Material 62 gefüllt, das sich in die Gräben 50 und über die Grabenschutzstrukturen 40 erstreckt. Das Polysilizium-Gate-Material 62 wird auf ungefähr 20 &OHgr;/ dotiert.

Nehmen wir Bezug auf 7; anschließend wird eine zweite anisotrope Ätzung durchgeführt zum Rückätzen des Polysilizium-Materials 62 auf etwa die Höhe der ursprünglichen Substratoberfläche, wiederum zum Freilegen der Grabenschutzstrukturen. Dieser Schritt hinterläßt senkrechte Gräben 70 zwischen den seitlichen Zwischenschichten 44, wie die Gräben 50, endend jedoch an der oberen Fläche 64 des restlichen Polysilizium-Materials 62. Im verbleibenden Polysilizium-Material kann bei diesem Schritt ein Silicid ausgebildet werden, um den Gate-Widerstand weiter zu reduzieren, zum Beispiel durch Aufbringen von feuerbeständigem Metall und Bildung von Silicid. Dann wird eine CVD-Oxid- (oder Oxynitrid)-Isolierschicht 68 in den Gräben 50 über das bleibende Polysilizium-Material 64 und über die Grabenschutzstrukturen 40 gelegt.

8 zeigt die Vorrichtung nach dem anisotropen Abätzen des oberen Teils des Isolieroxids 68 und der oberen dicken Oxidschicht 36 der Grabenschutzschicht 30. Das Ätzen stoppt, wenn die obere Fläche 70 der ursprünglichen Polysiliziumschicht freiliegt, und hinterläßt Oxidpfropfen 68 auf der Oberfläche 64 des Polysilizium-Materials 62 zwischen den verkürzten seitlichen Zwischenschichten 44'. In diesem Zustand erscheint die obere Oberfläche der Zwischenvorrichtung in Draufsicht als eine Reihe abwechselnder Oxid- und Polysilizium-Streifen 68, 70, oder als eine zusammengeschaltete Zone 68 mit isolierten Zonen 70, wie in 13 gezeigt wird.

9 zeigt die weiteren Schritte zum Abätzen der ursprünglichen Polysiliziumschicht 34, gefolgt vom Abätzen der dünnen unteren Oxidschicht 32 der Grabenschutzschicht 30 zum Freilegen der ursprünglichen Substratoberfläche 28, die jetzt in Streifen 28', d. i. in isolierten Zonen erscheint, die zwischen den seitlichen Zwischenschichten 44' freiliegen, die jetzt auf einander gegenüberliegenden Oxidpfropfen 68 auftreten.

10 zeigt das Diffundieren von N+ Source-Zonen 72 in eine obere Schicht freigelegter Streifen. im Substrat, direkt unter der ursprünglichen Substratoberfläche 28'. Das geschieht vorzugsweise durch flaches Implantieren einer Dosis von etwa 5·1015 cm–2 Arsen- oder Phosphor-Atomen und Wärmebehandlung zum Aktivieren der Implantation. Die sich ergebende Source-Zone 72 muß mit etwa 1 &mgr;m oder etwas weniger auf eine Tiefe 74 diffundiert werden. Dieser Schritt könnte alternativ auch durch Gasdiffusion ausgeführt werden. Er könnte auch früher in dem Prozeß ausgeführt werden, z. B. nach Ausbilden der Body-Schicht vom P-Typ in 1. Die oben beschriebene Sequenz und Methode werden jedoch bevorzugt, weil sie mehr Kontrolle über die MOFET-Kanallänge geben, wie später noch beschrieben wird.

Als nächstes nehmen wir Bezug auf 11; ein zweites anisotropes Ätzen des Substrat-Siliziums wird durchgeführt, um einen zweiten Graben 80 im Substratmaterial zwischen den Seitenwänden 44' und den Gate-Isolierungs-Oxidpfropfen 68 zum Einschließen des Gate-Polysiliziummaterials 62 und der Gate-Oxidschichten 60 auszuführen. Die benutzte Ätztechnik ist vorzugsweise SF6-O2 Plasmaätzen, wie oben angegebenen, zum Ausbilden der Gräben mit geraden senkrechten Seiten, ausgerichtet nach den jetzt freiliegenden Innenflächen 48 der seitlichen Zwischenschichten. Die Grabentiefe 82 beträgt mindestens 1 &mgr;m, damit sie mindestens die N+ Diffusion und einen Teil der P-Schicht 26 durchdringt, jedoch weniger als die ursprüngliche Dicke der Schicht 26, so daß eine P+ Schicht mit Dicke 84 von etwa 1 &mgr;m auf der Sohle des Grabens 80 verbleibt. Als Ergebnis dieses Schrittes wird die N+ Zone reduziert auf vertikal ausgerichtete N+ Source-Schichten 86 mit einer seitlichen Dicke 88, die in etwa gleich ist dem Unterschied zwischen der Dicke 52 der seitlichen Zwischenschichten (siehe 5) und etwa der halben Dicke 66 der Gate-Oxid-Schicht (siehe 6). Für eine seitliche Zwischenschicht-Dicke 52 von etwa 1 &mgr;m und eine Gate-Oxid-Dicke von 500 Å hat die N+ Schicht eine seitliche Dicke von ≤1 &mgr;m, z. B. ~9750 Å. Für eine seitliche Zwischenschicht-Dicke 52 von etwa 0,5 &mgr;m und eine Gate-Oxid-Dicke von 500 Å, hat die N+ Schicht eine seitliche Dicke von ≤0,5 &mgr;m, z. B. 4750 Å.

Die N+ Source-Schichten 86 sitzen jeweils oben auf einer dünnen, senkrecht ausgerichteten Schicht 90 aus P-Substratmaterial, das die aktive Body-Zone bildet, in der ein vertikaler Kanal der MOSFET-Vorrichtung ausgebildet ist, wenn das Gate hinreichend vorgespannt wird. Dieser Kanal existiert auf allen Seiten der Gate-Struktur. Die Tiefe 74 der N+ Implantation (10) und die Tiefe der P Diffusion 26 bestimmen die endgültige Länge des senkrechten MOSFET-Kanals der Vorrichtung. Eine typische Kanallänge von etwa 1–2 &mgr;m wird durch Verwendung der hier geoffenbarten Dimension erzeugt, kann aber leicht verändert werden, soweit nötig, um die Schaltmerkmale der MOSFET-Vorrichtung zu definieren. Die vertikale Gesamthöhe 83 der P-Schicht muß ausreichen, einen Durchschlag zu verhindern, geeignet ist 1–2 &mgr;m an den hier vorgesehenen P-Dotierungskonzentrationen. Die seitliche Dicke der P-Schicht 90 sieht eine sehr kurze seitliche gepreßte P-Basis vor, die durch seitliche Zwischenschicht-Dicke gesteuert wird. Wenn die Seitenwände des Grabens streng senkrecht stehen, hat die aktive Body-Zone 90 eine ähnliche seitliche Dicke wie die N+ Schicht, 5000 Å. In der Praxis kann die seitliche Dicke der Body-Zone 90 von der der N+ Schicht geringfügig abweichen. Der Schlüsselpunkt ist, daß die seitliche Dicke von beiden Schichten 86, 90 gesteuert werden kann durch Steuern der seitlichen Dicke entweder der Gate-Oxid-Schicht oder der seitlichen Zwischenschichten 44, oder beider Schichten. Ein weiterer Schlüsselpunkt ist, daß durch Anwenden dieser Methode die gepreßte Basis viel enger gemacht werden kann als bei herkömmlichen Seitenkanal-VBDMOS-Vorrichtungen, die in der Regel eine gepreßte Basisbreite von 3–4 &mgr;m aufweisen.

Wahlfrei, wenn auch bevorzugt, kann in diesem Schritt eine zweite, geringfügige Implantation vom P-Typ eingesetzt werden und Glühen kann auf dieser Stufe durchgeführt werden, um eine verstärkte P+ Leiterzone 93 (siehe 13) in der restlichen Schicht 26'' vom P-Typ auf der Sohle des Grabens 80 auszubilden, wie in US-Pat. 4,895,810 beschrieben (siehe 13D und 14). Das kann ferner den Source-Metallkontakt mit dem P-Body verbessern und den Widerstand der gepreßten Basis in einer vollständig selbstjustierten Art reduzieren, ohne das Schwellendotieren der aktiven Kanalzone materiell zu beeinflussen, der nach Ausbilden der Gate-Oxidschicht 60 in Schicht 90 verbleibt.

Der Rest des Verfahrens folgt im allgemeinen den Methoden auf dem Stand der Technik und ist daher nur allgemein beschrieben. 12 ist eine Querschnittsansicht und zeigt vorderseitige und die rückseitige Metallisierung 94, 98. Das vordere Metall 94 erstreckt sich nach unten in die Gräben 80, um leitende Source-Kontakte, d. i. Finger, 96 zu bilden, die die Source- und Bodyschichten 86, 90 zusammen vertikal kurzschließen, sowie die obere Fläche der restlichen Schicht 26'' vom P-Typ an der Grabensohle kontaktieren. Das hintere Metall 98 bildet den Drain-Kontakt d. i. die Kathode. Die Ergänzungsschritte beinhalten auch das Öffnen der Gate-Kontaktlöcher an einzelnen Orten, was in diesem Verfahren ohne kritisches Justieren gemacht werden kann, sowie das Passivieren der Oberfläche.

Die obige Methode weist einige Vorteile gegenüber den Methoden auf dem Stand der Technik auf. Die Kontaktflächen von N- und P-Typ werden ohne Maske erzeugt. Der Kanalbereich ist erweitert. Die Seitenbreite des gepreßten P-Bodys ist reduziert. Die gesamte Vorrichtung hat eine höhere Packungsdichte aufgrund des Einsparens des Oberflächenbereichs infolge des Ausbildens der Source-Kontakte auf den Grabenseitenwänden. Die Vorrichtung hat einen geringeren Widerstand infolge einer höheren Oberflächenmobilität, die sich aus dem geringeren Anspannungsprozeß ergibt.

13 ist eine perspektivische Teilschnittansicht einer Vorrichtung 100, die durch das Verfahren der 112 jedoch unter Verwendung eines N+ Wafers 22' entsteht, zur Herstellung einer Dreischichten-MOSFET-Leistungsvorrichtung anstatt einer Vierschichten-Vorrichtung. Da die Fertigungsmethode bereits detailliert beschrieben wurde, wird die sich ergebende Vorrichtung nur allgemein beschrieben, unter Verwendung der gleichen Bezugszahlen soweit anwendbar. In der perspektivischen Ansicht sind die isolierten Source- und P-Body-Strukturen auf die einzelnen Inseln begrenzt, getrennt durch ein kreuz und quer verbundenes Muster d. i. eine Matrix-Gate-Struktur. Andere Gruppierungsanordnungen, wie z. B. Anordnung in Source-Blöcken in einer Sechseck-Geometrie, können ebenfalls ausgeführt werden. Eine Zellenkonstruktion mit isolierten Source-Inseln, die von einem Gate-Netz in einem Graben umgeben sind, können den Gate-Widerstand signifikant vermindern, ein wichtiger Faktor in großflächigen Vorrichtungen. Das Ergebnis ist eine burgartige, mit Zinnen versehene Struktur rechtwinkliger Vorrichtungszellen 102, deren jede einen nach unten vorstehenden Finger 96 aus Source-Metall aufnimmt, getrennt voneinander durch eine zusammenhängende Matrix mit versenkter Gate-Struktur 60, 62, 68, wie in 13 gezeigt wird.

Die Vorrichtung 100 weist ein Silizium-Substrat 20 einschließlich eines Silizium-Wafers 22 (P+ wie in 112) oder 22' (N+ in 13) auf, mit, der Reihe nach, einer Epitaxialschicht 24 vom N-Typ, die eine Drain- oder Drift-Zone, und einer Schicht 26'' vom P-Typ, die eine Body- oder Grundzone bildet. Die Zone vom P-Typ umfaßt burgähnliche, senkrechte Schichten 90 vom P-Typ, in denen die aktiven Kanäle ausgebildet sind. Oben auf den senkrechten schichten 90 von P-Typ sind vertikal ausgerichtete Senkrechtschichten 86 vom N-Typ, die die Source-Zonen der MOSFET-Vorrichtung bilden. Oben auf den senkrechten Schichten 86 vom N-Typ sind vertikal ausgerichtete seitliche Zwischenschichten 44', die zusammen mit Oxidpfropfen 68 in der Endvorrichtung dazu dienen, das Source-Metall 94 vom Gate-Polysilizium 62 zu isolieren. Das Gate-Polysiliziummaterial 62 ist senkrecht von der oberen Fläche der Substratschicht 24 durch einen waagrechten Teil 60A der Gate-Oxidschicht 60 isoliert, die sich unter das Gate-Polysilizium, und seitwärts von den senkrecht ausgerichteten vertikalen Schichten 86, 90 vom N-Typ und von P-Typ durch einen senkrechten Teil 60B der Gate-Oxidschicht 60 erstreckt.

Die 1420 zeigen eine zweite Ausführungsform der Erfindung, in der eine MOSFET-Leistungsvorrichtung mit versenktem Gate mit einer Gate-Struktur gefertigt wird, die durch eine mit Oxid getrennte Doppel-Polysiliziumstruktur gebildet wird, die nach unten in Substrat 120 innerhalb einer N+ Wafer-Schicht 122 endet. Der Zweck dieser Modifikation ist das Erreichen des niedrigstmöglichen Widerstands im eingeschalteten Zustand in einer MOSFET-Leistungsvorrichtung ohne die Spannungsblockierungskapazität zu verlieren. Diese Modifikation des Prozesses verwendet die gleichen Schritte, wie in den 14 gezeigt wird, mit einem N+ Substrat 122, und die gleichen Merkmale werden jeweils durch die gleichen Bezugszahlen identifiziert. Abgesehen davon, wie nachstehend ausgeführt wird, sind die Verfahrenseinzelheiten die gleichen, wie sie oben in der ersten Ausführungsform beschrieben sind.

14 ist eine Querschnittansicht entsprechend 5 mit dem Unterschied, daß die seitlichen Zwischenschichten 144 eine größer Dicke 152 aufweisen, z. B. 0,8 bis 1,0 &mgr;m, anstatt ≤0,5 &mgr;m in der ersten Ausführungsform, oder aus Oxynitrid oder einem anderen Silizium-Ätzwiderstandsfähigem Material gemacht sind, um längerdauerndes Ätzen zu tolerieren, und die Gräben 150A zwischen den seitlichen Zwischenschichten werden anisotrop auf eine Tiefe von 156A (z. B. 5–6 &mgr;m für eine 60 V Vorrichtung) durch die Epitaxialschicht 24 zur N+ Silizium-Wafer-Schicht 122 geätzt.

15 entspricht 6 und zeigt die Ausbildung einer dicken Oxidschicht 160A auf den Flächen im tiefen Graben, und eine tiefe LPCDV-Polysilizium-Füllmasse 162A in den Gräben 150A und über den Grabenschutzstrukturen 30. Die Oxidschicht 160A in diesem Beispiel hat eine Dicke 166A von 2000 bis 3000 Å. Diese erste Gate-Polysiliziumschicht 162 kann, muß aber nicht dotiert sein.

16 zeigt die weiteren Schritte beim Ätzen der Polysiliziumschicht 162A und der dicken Oxidschicht 160A abwärts bis auf eine Höhe von etwas unter der P-Body-Zone 26, wie durch Pfeil 156B gezeigt wird. Was bleibt, ist ein flacherer Graben 150B mit einer Tiefe 156B, die vergleichbar mit der Tiefe 56 in Graben 50 in 5 ist. Die Polysiliziumschicht 162A wird anisotrop auf eine Höhe von etwas unter der schließlichen P-Body-Verbindungstiefe geätzt, was einen Graben 150B einer Tiefe 156B über dem ersten Polysilizium, in etwa gleich der Polysilizium-Dicke in der Dreischichten-Dünnschicht 30 und der P-Body-Dicke ergibt. Das dicke Oxid wird dann von den Seitenwänden des Grabens 150B weggeätzt wo immer es nicht durch das bleibende Polysilizium 162A geschützt ist.

Als nächstes wird, wie in 17 gezeigt wird, eine dünne Oxidschicht 160B auf die reduzierten tiefen Grabenseitenwände und die obere Fläche der tiefen Polysiliziumfüllmasse auf eine Dicke 66, wie in der ersten Ausführungsform, wieder thermisch gezogen. Dann wird dotierte Silizium-Füllmasse 162B in die Gräben 150B oben auf die Oxidschicht 160B und über die Grabenschutzstrukturen 30 gelegt.

18 ist eine Querschnittansicht entsprechend der 7, die die ferneren Schritte des Polysilizium-Ätzens auf eine Ebene um die Ebene der ursprünglichen Substratoberfläche und Ablage von Isolierungsoxid 68 in die Gräben 150B und über die Grabenschutzstrukturen zeigt. Auf diese Schritte folgen Schritte wie sie vorstehend in 810 gezeigt werden.

19 und 20 sind Querschnittansichten entsprechend den 11 und 12 und zeigen die weiteren Schritte des Ausbildens des zweiten Grabens und der Metallisierung in einer Vorrichtung mit der Doppel-Polysilizium-Gate-Struktur an, die in den 1418 entwickelt wurde. Gräben 180 werden in N+ Source-Zonen zwischen den Seitenwänden 144' und Gate-Isolierungs-Oxidpfropfen 168 gebildet, die das Gate-Siliziummaterial 162B und Gate-Oxidschichten 160B einschließt. Die N+ Region ist zu vertikal-orientierten N+ Source-Schichten 86 reduziert mit einer seitlichen Dicke 88 oben auf vertikalen P-Typ-Lagen 90, wie in 11 beschrieben ist.

Das Problem auf dem Stand der Technik, nämlich der Verlust des Durchbruchsspannungsbereichs wenn die Grabentiefe das Substrat erreicht, wird ausgeschlossen durch das Vorkommen des dickeren ersten Gate-Oxids 160A. Die dickere Gate-Oxidschicht schiebt den Gate-Drain-Spannungsabfall vom Silizium zum Oxid. Gleichzeitig sieht das dünnere Gate-Oxid den Verstärkungsmodus der MOSFET-Kanalleitungsfähigkeit vor.

21 ist eine Querschnittsansicht entsprechend den 12 und 20 und zeigt eine dritte Ausführungsform des Herstellungsverfahrens für eine Vorrichtung mit einer Doppel-Polysilizium-Gate-Struktur zum Schutz gegen einen Gate-Oxidbruch der Hochspannungsvorrichtungen, während ein dünnes Seitenwandoxid die Kanalleitfähigkeit sichert. In diesem Beispiel hat die Doppel-Polysilizium-Gate-Struktur eine erste dicke Oxidschicht 260A und eine Polysiliziumschicht 262A in einem Graben mit einer Tiefe 256 (z. B. 3 &mgr;m) mehr als Tiefe 56 des Grabens 50, jedoch flacher als Tiefe 156 des Grabens 150 ausgebildet. Der Graben endet in diesem Fall in Substrat 20 innerhalb der Epitaxialschicht 24 vom N-Typ über einem N+ Puffer, gebildet auf einer P+ Wafer-Schicht 22, um als IGBT oder als eine sonstige Gate-gesteuerte Vier-Schichten-Vorrichtung zu wirken. In dieser Ausführungsform, wie auch in der ersten Ausführungsform, wird die engste seitliche Dimension der Zone 40 (3), die von der Photolithographie gesteuert werden kann, benutzt, um das Grabenkantenfeld zu minimieren und die Durchschlagsspannung zu optimieren.

22 und 23 sind Querschnittsansichten, entsprechend in etwa den 16 und 17, die die Herstellung einer MOSFET-Leistungsvorrichtung mit versenktem Gate gemäß einer vierten Ausführungsform der Erfindung zeigen. In dieser Ausführungsform, wie auch in der zweiten und dritten, wird zunächst eine dicke (2500 Å) Schicht 160A aus thermischem Oxid auf den Seitenwänden und dem Boden des Grabens 150 ausgebildet. Dann wird, anstatt Benutzen eines eingefüllten und zurückgeätzen Polysiliziums, Photoresist 138 wie ein Pool auf den Boden des Grabens 150 eingebracht und wird nach dem Aushärten benutzt, um die anfängliche dicke Oxidschicht um unteren Teil des Grabens zu schützen, während die Seitenwandteile der Schicht 160A abgeätzt werden. Dann wird nach Anwenden bekannter Lösungsmittel zum Abziehen des Photoresists 138, Gate-Oxid 160B auf den Grabenseitenwänden über dem Oxid 160A auf eine geeignete Dicke (500–1000 Å) gezogen, wie bei 17 bereits beschrieben wurde. Dann wird dotiertes Polysilizium-Gate-Material 62 aufgebracht wie vorstehend bei 6 beschrieben, und der Rest der Vorrichtung wird durch die in 1821 gezeigten Schritte fertiggestellt. Die in 22 und 23 gezeigte Methode ist einfacher als die Doppel-Polysiliziumstruktur der 1417 und führt im wesentlichen zu dem gleichen Ergebnis.

24 ist eine Querschnittansicht entsprechend 3 und zeigt eine alternative Form der Maskensurrogat-Musterdefinitionsschicht 330. Die Schutzschicht 330 hat oben auf der anfänglichen Oxidschicht 32 eine Polysilizium-Mehrschichtenstruktur vorzugsweise beinhaltend zwei Polysiliziumschichten mit einer zwischenliegenden Ätzstop-Oxidschicht. In dieser Ausführungsform ist die untere Polysiliziumschicht 334 dicker (z. B. 15000–16000 Å) als die Schicht 34, die zwischenliegende Ätzstop-Oxidschicht 336 ist dünner (z. B. 1000–2000 Å) als die Schicht 36 und ist abgedeckt durch eine Polysiliziumschicht 338 von etwa 5000 Å. Die obere Polysiliziumschicht 338 ist eine Opferschicht, die beim Ausbilden des Grabens 50 abgezogen wird, durch Verwenden der Oxidschicht 336 als Ätzstop. Die obere Fläche der unteren Polysiliziumschicht 334 zeigt einen Endpunkt für das Ätzen der Isolierungsoxidschicht an (7 und 8) zum Erzeugen der Pfropfen 68. Die Dicke der Polysiliziumschicht 334 bestimmt die Höhe, bis zu welcher der Pfropfen 68 nach unten geätzt wird. Die Schicht 334 wird entfernt durch Benutzen der Oxidschicht 32 als Ätz-Endpunkterkennung, und dann wird Schicht 32 vor der N+ Implantierung und dem zweiten Grabenöffnungsschritt entfernt.

Die erfindungsgemäßen Vorrichtungen sind in den Ansprüchen definiert. Zusätzlich zu den in den Ansprüchen definierten Vorrichtungsstrukturen kann die Vorrichtung auch noch weitere Vorrichtungsstrukturen enthalten. Zum Beispiel ist es nicht erforderlich, den zweiten Graben und vertikale Kanalstrukturen durch die Vorrichtung auszubilden. In einem Teil der oberen Fläche der Vorrichtung könnte bei geeigneten Schritten (z. B. bei 1 und nach 4) die Maske abgezogen werden, und dieser Teil kann auf die in den freigegebenen Patenten beschriebenen Weise benutzt werden, um eine doppelt-diffundierte seitliche MOS-Vorrichtung auf einen Teil der gleichen Matrize wie die oben beschriebene Vertikalkanal-Vorrichtung mit versenktem Gate auszubilden. Diese Variation wäre nützlich zum Herstellen von MOS-gesteuerten Thyristoren (MCT – MOS Controlled Thyristor).

QUERVERWEISE
  • 1) D. Ueda, H. Takagi, und G. Kano, "A New Vertical Power MOSFET Structure with Extremely Reduced On-Resistance," IEEE Trans. Electron Dev. ED-32, No. 1, S. 2–6, Jan 1985.
  • 2) D. Ueda, H. Takagi, und G. Kano, "Deep-Trench Power MOSFET with An Ron Area Product of 160 m&OHgr;-mm2," IEEE IEDM Tech. Digest, S. 638–641, 1986.
  • 3) D. Ueda, H. Takagi, und G. Kano, "An Ultra-Low On-Resistance Power MOSFET Fabricated by Using a Fully Self-Aligned Process", IEEE Trans. Electron Dev. ED-34, No. 4, S. 926–930. Apr. 1987.
  • 4) H. R. CHANG, R. D. Black, V. A. K. Temple, W. Tantraporn, and B. J. Baliga, "Self-Aligned UMOFET's with a Specific On-Resistance of 1 m&OHgr;-cm2," IEEE Trans. Electron Dev. ED-34, No. 11, S. 2329–2334, Nov. 1987.
  • 5) H. R. Chang, B. J. Baliga, J. W. Kretchmer, and P. A. Piacente, "Insulated Gate Bipolar Transistor (IGBT) with a Trench Gate Structure," IEEE IEDM Tech. Digest S. 674–677, 1987.
  • 6) S. Mukherjee, M. Kim, L. Tsou, and M. Simpson, "TDMOS-An Ultra-Low On-Resistance Power Transistor," IEEE Trans. Electron Dev. Ed-35, No. 12, S. 2459, Dez. 1988.
  • 7) C. Bulucea, M. R. Kump, and K. Amberiadis, "Field Distribution and Avalanche Breakdown of Trench MOS Capacitor Operated in Deep Depletion," IEEE Trans. Electron Dev. ED-36, No. 11, S. 2521–2529, Nov. 1989.
  • 8) K. Shenai, W. Hennessy, M. Ghezzo, D. Korman, H. Chang, V. Temple, and M. Adler, "Optimum Low-Voltage Silicon Power Switches Fabricated Using Scaled Trench MOS Technologies," IEEE IEDM Tech. Digest S. 793–797, 1991.
  • 9) K. Shenai, "A 55-V, 0.2-m&OHgr;-cm2 Vertical Trench Power MOSFET," IEEE Electron Dev. Lett. EDL-12, No. 3, S. 108– 110, März 1991.
  • 10) U.S. Patent No. 4,944,871, Feb. 19, 1991, H. R. Chang et al., "Insulated Gate Bipolar Transistor with Improved Latch-up Current Level and Safe Operating Area."

Anspruch[de]
  1. Verfahren zur Herstellung eines Leistungs-MOSFET mit versenktem Gate, gekennzeichnet durch nachfolgende Verfahrensschritte:

    – Ausbilden eines Substrats (20) mit ersten und zweiten dotierten Schichten mit ersten und zweiten gegensätzlich dotierten Leitfähigkeiten zur Festlegung eines an einer oberen Hauptfläche des Substrats angrenzenden Body-Bereichs (26) sowie eines tieferliegenden Drain-Bereichs (24);

    – Ausbilden einer Grabenschutzschicht (30) auf der oberen Hauptfläche (28) des Substrats;

    – Maskieren und Versehen der Grabenschutzschicht mit einem Muster, um zumindest zwei freiliegende erste Bereiche (46) und einen geschätzten zweiten Bereich der Hauptfläche des Substrats zu schaffen, die durch gegenüberliegende Seitenwände der Grabenschutzschicht begrenzt sind;

    – Ausbilden von seitlichen Zwischenschichten (44) mit inneren, gegenüberliegende Seitenwände der Grabenschutzschicht (30) kontaktierenden Oberflächen (48) und äußeren in einem vorgegebenen Abstand (52) von den Seitenwänden der Grabenschutzschicht verlaufenden Oberflächen;

    – Ausbilden eines ersten Grabens (50) zwischen der äußeren Oberfläche (47) der Zwischenschichten (44) in jedem ersten Bereich (46) des Substrats, wobei der erste Graben (50) relativ zur äußeren Oberfläche (47) ausgerichtete Seitenwände hat und sich zumindest durch die Schicht (26) erstreckt und mit einer zumindest von der oberen Hauptfläche (28) des Substrats vorgegebenen Tiefe (56) verlaufenden Bodenwand den Body-Bereich definiert;

    – Ausbilden einer Gateoxidschicht (60) auf Seitenwänden des ersten Grabens;

    – Ausfüllen eines jeden Grabens (50) mit einem leitenden Gatematerial (62) bis auf ein Niveau zwischen der oberen Hauptfläche des Substrats und einer oben liegenden Fläche der Grabenschutzschicht (30);

    – Selektives Aufbringen einer Schutzschicht (68) über dem leitenden Gatematerial (62), welches in jeden ersten Graben zwischen den Zwischenschichten (44) in Kontakt mit den äußeren Oberflächen (47) der Zwischenschichten eingebracht wird;

    – Entfernen der Grabenschutzschicht, um die zweiten Bereiche (28') der oberen Hauptfläche des. Substrats zwischen der inneren Oberfläche (48) der Zwischenschichten benachbarter erster Gräben (50) freizulegen;

    – Dotieren der zweiten Bereiche (28') der oberen Hauptfläche des Substrats zwischen der Gateoxidschicht (60) an den angrenzenden ersten Seitenwänden des Grabens mit einem Dotierstoff der zweiten Leitfähigkeit, um einen Source-Bereich (72) auf dem Body-Bereich (26) zu schaffen;

    – Ausbilden eines zweiten Grabens (80) in dem zweiten Bereich (28') des Substrats zwischen der inneren Oberfläche (48) der Zwischenschichten (44'), wobei die Seitenwände relativ zur inneren Oberfläche der Zwischenschichten (44') ausgerichtet sind und sich durch eine den Source-Bereich definierende Schicht (72) bis zu einer Bodenwand im Body-Bereich (26) des Substrats erstrecken; und

    – Abscheiden einer Source-Leiterschicht (94) im zweiten Graben (80), welche in Kontakt mit dem Source-Bereich (72) und dem Body-Bereich (26) steht, wobei der zweite Graben über den Source-Bereich und den Body-Bereich vertikal ausgerichtet ist, auf beiden Seiten des zweiten Grabens (80) entlang der Gateoxidschicht (60) übereinander angeordnete Source-Schichten (86) und Body-Schichten (90) definiert, welche eine durch den vorgegebenen Abstand der inneren und äußeren Oberflächen der seitlichen Zwischenschichten bestimmte seitliche Dicke (88) haben.
  2. Verfahren zur Herstellung eines Leistungs-MOSFET mit versenktem Gate, gekennzeichnet durch nachfolgende Verfahrensschritte:

    – Ausbildung eines Substrats (20) mit ersten und zweiten dotierten Schichten mit ersten und zweiten gegensätzlich dotierten Leitfähigkeiten zur Festlegung eines an eine obere Hauptfläche des Substrats angrenzenden Body-Bereiches (26) sowie eines tieferliegenden Drain-Bereiches (24),

    – Ausbilden einer Grabenschutzschicht (30) auf der oberen Hauptfläche (28) des Substrats;

    – Maskieren und Versehen der Grabenschutzschicht mit einem Muster, um zumindest zwei freiliegende erste Bereiche und einen geschätzten zweiten Bereich der Hauptfläche des Substrats zu schaffen, die durch gegenüberliegende Seitenwände der Grabenschutzschicht (30) begrenzt sind;

    – Ausbilden von seitlichen Zwischenschichten (144) mit inneren, gegenüberliegende Seitenwände der Grabenschutzschicht (30) kontaktierenden Oberflächen und äußeren, in einem gegebenen Abstand (152) von den Seitenwänden der Grabenschutzschicht verlaufenden Oberflächen;

    – Ausbilden eines ersten Grabens (150A) zwischen der äußeren Oberfläche der Zwischenschichten (144) in jedem ersten Bereich des Substrats, wobei der erste Graben relativ zu äußeren Oberflächen ausgerichtete Seitenwände hat und sich durch die Schicht (26) erstreckt und mit einer in zumindest einer von der oberen Oberfläche des Substrats vorgegebenen ersten Tiefe (156A) verlaufenden Bodenwand den Body-Bereich definiert;

    – Ausbilden einer Gateoxidschicht (160A; 260A) mit einer ersten Dicke (166A) auf den ersten Seitenwänden des Grabens;

    – Auffüllen eines jeden ersten Grabens (150A) mit einem Füllstoff (162A, 262A) bis auf eine zweite Tiefe (156B) und Entfernen eines Teils der ersten Gateoxidschicht (160A, 260B) bis auf eine zweite Tiefe (156B);

    – Ausbilden einer zweiten Gateoxidschicht (160B, 260B) mit einer zweiten Dicke (66) auf den Wänden des ersten Grabens;

    – Auffüllen jedes ersten Grabens (150B) mit einem leitenden Gatematerial (162B, 262B) bis auf ein Niveau zwischen der oberen Hauptfläche des Substrats und der oberen Fläche der Grabenschutzschicht (30);

    – selektives Anbringen einer Schutzschicht (68) über dem leitenden Gatematerial (162A, 262A), welches in jeden ersten Graben (150B) zwischen den Zwischenschichten (144) in Kontakt mit den äußeren Oberflächen der Zwischenschichten (144) eingebracht wird;

    – Entfernen der Grabenschutzschicht (30), um die zweiten Bereiche der oberen Hauptfläche des Substrats zwischen der inneren Oberfläche der Zwischenschichten (144') benachbarter erster Gräben (150B) freizulegen;

    – Dotieren der zweiten Bereiche der oberen Hauptfläche des Substrats zwischen den zweiten Gateoxidschichten (160B, 260B) an den angrenzenden Seitenwänden des ersten Grabens mit einem Dotierstoff der zweiten Leitfähigkeit, um einen Source-Bereich auf dem Body-Bereich (26) zu schaffen;

    – Ausbilden eines zweiten Grabens (180) in dem zweiten Bereich des Substrats zwischen der inneren Oberfläche, der Zwischenschichten (144'), wobei die Seitenwände relativ zur inneren Oberfläche der Zwischenschichten (144') ausgerichtet sind und sich durch eine, den Source-Bereich definierenden Schicht bis zu einer Bodenwand im Body-Bereich (26) des Substrats erstrecken; und

    – Abscheiden einer Source-Leiterschicht (94) im zweiten Graben (180), welche in Kontakt mit dem Source-Bereich und dem Body-Bereich (26) steht, wobei der zweite Graben (180) über den Source-Bereich und den Body-Bereich vertikal ausgerichtet auf beiden Seiten des zweiten Grabens (180) entlang der Gateoxidschicht (16OB, 260B) übereinander angeordnete Source-Schichten (86) und Body-Schichten (90) definiert, welche eine durch den vorgegebenen Abstand der inneren und äußeren Oberflächen der seitlichen Zwischenschichten (144) bestimmte seitliche Dicke haben.
  3. Verfahren nach Anspruch 2, bei welchem das Füllmaterial (162A, 262A) Polysilizium umfaßt und bei welchem die zweite Gateoxidschicht (160B, 260B) über dem Polysilizium ausgebildet ist.
  4. Verfahren nach Anspruch 2, bei welchem das Füllmaterial Photoresist-Material (138) enthält und dieses Photoresist-Material vor der Ausbildung der zweiten Gateoxidschicht (160B) entfernt wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei welchem die Grabenschutzschicht eine dünne Oxidschicht (32) umfaßt, die auf der oberen Hauptfläche des Substrats angebracht ist und bei welchem eine Polysiliziumschicht (34) auf der dünnen Oxidschicht und ferner eine dicke Oxidschicht (36) auf der Polysiliziumschicht ausgebildet ist.
  6. Verfahren nach einem der Ansprüche 1 bis 4, bei welchem die Grabenschutzschicht (330) aus einer ersten Oxidschicht (32) auf der oberen Hauptfläche des Substrats, einer ersten auf der ersten Oxidschicht ausgebildeten Polysiliziumschicht (334), einer zweiten auf der ersten Polysiliziumschicht ausgebildeten zweiten Oxidschicht (336) besteht und eine zweite Polysiliziumschicht (338) auf der zweiten Oxidschicht ausgebildet ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die seitliche Dicke (88) der vertikal ausgerichteten Source-Schicht und der Body-Schicht (86, 90) mit einer Dicke von ≤1 &mgr;m ausgebildet ist.
  8. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die seitliche Dicke (88) der vertikal ausgerichteten Source- und Body-Schichten (86, 90) mit einer Dicke von ≤5 &mgr;m ausgebildet ist.
  9. Verfahren nach einem der vorausgehenden Ansprüche, bei welchem der Verfahrensschritt der Ausbildung der Gateoxidschicht (60) das Absenken der Gateoxidschicht relativ zur äußeren Oberfläche (47) der seitlichen Zwischenschichten umfaßt.
  10. Leistungs-MOSFET mit versenktem Gate und einem vertikal ausgerichteten Kanal bestehend aus:

    – einem Halbleitersubstrat (20) mit einer sich seitlich erstreckenden ersten und zweiten Schicht einer ersten und zweiten gegensätzlich dotierten Leitfähigkeit zur Festlegung einer Body-Schicht (26'') und einer darunterliegenden Drain-Schicht (24);

    – einer auf dem Substrat angeordneten Source-Leiterschicht (94);

    – einem ersten Graben (50), dessen Seitenwände sich von der oberen Hauptfläche des Substrats in die Tiefe zumindest durch die Body-Schicht (26'') bis zu einer Bodenwand in einer ersten vorgegebenen Tiefe von der oberen Hauptfläche des Substrats erstrecken, wobei sich die Seitenwände des ersten Grabens auch nach oben bis zu einer vorgegebenen Höhe über der oberen Hauptfläche des Substrats erstrecken;

    – einer Gateoxidschicht (60, 160, 260) auf den Seitenwänden und der Bodenwand des ersten Grabens;

    – einem leitenden Gatematerial (62, 162, 262), welches den ersten Graben (50) bis zu einer Höhe von weniger als die vorgegebene Höhe ausfüllt und mit der Gateoxidschicht (60, 160, 260) an den Seitenwänden des Grabens in leitender Verbindung steht sowie von einer isolierenden Schicht (68) bedeckt ist, wobei sich die isolierende Schicht vom oberen Ende des Gatematerials bis zu der vorgegebenen Höhe erstreckt;

    – einem an jeder Seite des ersten Grabens (50) angeordneten zweiten Graben (80), dessen Seitenwände sich von der vorgegebenen Höhe in die Tiefe bis zu einer Bodenwand in einer zweiten vorgegebenen Tiefe (82) innerhalb der Body-Schicht (2611) erstrecken, wobei jeder zweite Graben (80) vom ersten Graben (50) in einem von einer vertikal ausgerichteten Halbleiterschicht (86, 90) bestimmten Abstand vorgegebener Dicke (88) angeordnet ist und sich die Halbleiterschicht entlang der Gateoxidschicht (60, 160, 260) auf beiden Seiten des ersten Grabens von der oberen Hauptfläche des Substrats nach oben erstreckt;

    – einer aus der Source-Leiterschicht (94) bestehenden Füllung jedes zweiten Grabens, welche mit der vertikal ausgerichteten Halbleiterschicht (86, 90) auf einer der Gateoxidschicht (60) und dem leitenden Gatematerial (62, 162, 262) gegenüberliegenden Seite in Kontaktverbindung steht;

    – wobei die vertikal ausgerichtete Halbleiterschicht einen ersten vertikal verlaufenden und an die Body-Schicht (26'') angrenzenden Schichtabschnitt (90) umfaßt, der mit einem Dotierstoff erster Polarität in einer ersten Konzentration dotiert ist, um einen einen vertikalen Kanal umfassenden aktiven Body-Bereich zu definieren, und einen zweiten vertikal verlaufenden sowie oben auf dem ersten vertikalen Schichtabschnitt (90) angeordneten Schichtabschnitt (86) umfaßt,

    – wobei der zweite vertikal verlaufende Schichtabschnitt (86) mit einem Dotierstoff zweiter Polarität dotiert ist, um einen den aktiven Body-Bereich (90) kontaktierenden Source-Bereich und einen PN-Übergang zu schaffen, und die Source-Leiterschicht (94) den Source-Bereich über den PN-Übergang mit dem aktiven Body-Bereich kurzschließt;

    – einen angereicherten Leitungsbereich (93) der Body-Schicht (26''), der sich horizontal erstreckt, auf den Boden des zweiten Grabens (80) begrenzt ist, sich gänzlich innerhalb der Body-Schicht (26") befindet und sich unterhalb dem PN-Übergang sowie oberhalb dem Niveau der Bodenwand des ersten Grabens (50) erstreckt, wobei er mit der Source-Leiterschicht (94) entlang der Bodenwand in Kontaktverbindung steht und mit einem Dotierstoff erster Polarität mit einer zweiten Konzentration größer als die erste Konzentration dotiert ist.
  11. Leistungs-MOSFET nach Anspruch 10, bei welchem der erste vertikal verlaufende Schichtabschnitt seitlich eine Dicke (88) kleiner als die vertikale Höhe (83) hat.
  12. Leistungs-MOSFET nach Anspruch 10 oder 11, bei welchem der erste vertikal verlaufende Schichtabschnitt eine seitlich sich erstreckende Dicke (88) ≤1 &mgr;m hat.
  13. Leistungs-MOSFET nach einem der Ansprüche 10 bis 12, bei welchem oben auf dem vertikal verlaufenden Schichtabschnitt (86, 90) eine vertikal ausgerichtete seitliche Zwischenschicht (44', 144') angeordnet ist.
  14. Leistungs-MOSFET nach Anspruch 13, welcher auf jeder Seite des ersten Grabens (50) vertikal verlaufende Schichtabschnitte (86, 90) hat, auf welchen jeweils eine vertikal ausgerichtete Zwischenschicht (44', 144') angeordnet ist.
  15. Leistungs-MOSFET nach einem der Ansprüche 10 bis 14, bei welchem der erste Graben (50) und die Gateoxidschicht (60, 160, 260) sowie das leitende Gatematerial (62, 162, 262) innerhalb des Grabens eine Gatestruktur bilden, welche in zwei Dimensionen seitlich gemustert ist, um eine untereinander verbundene Matrix zu bilden, welche eine Vielzahl von Inseln umfaßt, von denen jede einen nach unten sich ersteckenden Finger des Source-Leiters (96) hat, der von einem Teil des aktiven Body-Bereichs einschließlich dem vertikalen Kanal (90) umgeben ist, wobei der Kanal einen in jeder Insel durch den Umfang der Insel definierten Bereich hat.
  16. Leistungs-MOSFET nach einem der Ansprüche 10 bis 15, bei welchem das Substrat eine mit der ersten Polarität derart dotierte Basisschicht (22) hat, daß eine alternierende PNPN-vierschichtstruktur gebildet wird, in der die Body-Schicht (26'') eine Basis eines oberen bipolaren Transistors und einen Kollektor eines unteren bipolaren Transistors definiert.
  17. Leistungs-MOSFET nach einem der Ansprüche 10 bis 15, bei welchem das Substrat (20) eine Basisschicht (122) unter der Drain-Schicht (24) hat und mit einem Dotierstoff der zweiten Polarität auf eine Konzentration dotiert ist, die größer als die Dotierungskonzentration der Drain-Schicht (24) ist, um einen Dreischichtleistungs-MOSFET zu schaffen.
  18. Leistungs-MOSFET nach einem der Ansprüche 10 bis 17, bei welchem die Gateoxidschicht einen ersten Abschnitt (160A, 260A) mit einer ersten Dicke in einem unteren Teil des ersten Grabens sowie einen zweiten Abschnitt (160B, 260B) mit einer zweiten Dicke in einem oberen Teil des ersten Grabens hat, wobei die erste Dicke größer als die zweite Dicke ist.
  19. Leistungs-MOSFET nach einem der Ansprüche 10 bis 14, bei welchem der erste Graben (50) und die Gateoxidschicht (60, 160, 260) und das leitende Gatematerial (62, 162, 262) innerhalb des Grabens derart gemustert sind, daß ein vertikaler Kanal (90) definiert wird, der kontinuierlich längs einer Seite des Source-Leiters (96) verläuft.
Es folgen 12 Blatt Zeichnungen






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